JP2010219454A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010219454A JP2010219454A JP2009067155A JP2009067155A JP2010219454A JP 2010219454 A JP2010219454 A JP 2010219454A JP 2009067155 A JP2009067155 A JP 2009067155A JP 2009067155 A JP2009067155 A JP 2009067155A JP 2010219454 A JP2010219454 A JP 2010219454A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- layer
- base
- conductivity type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Transistors (AREA)
Abstract
【課題】SOA(安全動作領域)拡大と良好な静特性とを同時に達成するトランジスタを提供する。
【解決手段】第1導電型のコレクタ層(2)と、前記コレクタ層上に形成される第2導電型のベース層(3)と、前記ベース層上に島状に形成される第1導電型のエミッタ層(4)と、前記ベース層とベース電極(11)とが電気的に接続されるとベースコンタクト(11’)と、前記エミッタ層とエミッタ電極(12)とが電気的に接続されるエミッタコンタクト(12’)と、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチ(6)を備えることを特徴とする半導体装置。
【選択図】図1
【解決手段】第1導電型のコレクタ層(2)と、前記コレクタ層上に形成される第2導電型のベース層(3)と、前記ベース層上に島状に形成される第1導電型のエミッタ層(4)と、前記ベース層とベース電極(11)とが電気的に接続されるとベースコンタクト(11’)と、前記エミッタ層とエミッタ電極(12)とが電気的に接続されるエミッタコンタクト(12’)と、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチ(6)を備えることを特徴とする半導体装置。
【選択図】図1
Description
本発明は、トランジスタ構造およびトランジスタを含む半導体素子が集積された半導体装置に関する。
パワー半導体素子として電源回路等に適用されるトランジスタの性能指標の1つに安全動作領域SOA(Safe Operating Area)という仕様項目がある。SOAは、トランジスタを素子破壊などの故障無く正常に動作させることができる電流・電圧の許容値を示す領域であり、トランジスタを用いた電源回路は、トランジスタがSOAで示される領域内で動作するように外部回路を設ける必要がある。即ち、SOAを拡大することは、トランジスタの信頼性を向上させ、電源回路を簡素化させる手段の1つである。
SOAを拡大する方法として、ベース領域とエミッタ領域との間にバラスト抵抗を設ける方法が知られている。バラスト抵抗を設ける従来の方法として、例えば、ベース領域内にフローティングエミッタと呼ばれる領域を形成する方法や、ベース領域とエミッタ領域との間の電流経路に低不純物濃度領域を形成する方法が開示されている(特許文献1)。
このようにバラスト抵抗を形成することで、ベース領域からエミッタ領域へと流れるベース電流を制限し、エミッタコンタクトにおける電流集中を防ぐことができ、SOAを拡大する効果がある。
ところで、バラスト抵抗を形成するフローティングエミッタは、トランジスタ動作に直接関与しない無効領域であり、フローティングエミッタを形成することにより、エミッタの有効面積が減少し、hFE(電流増幅率)特性等のトランジスタの静特性が悪化してしまうという問題点があった。また、特許文献1の方法におけるバラスト抵抗は、不純物の横方向拡散によって形成されているため、同様にエミッタの有効面積が減少するとともに、バラスト抵抗の抵抗値の制御が困難であるという問題点があった。即ち、SOA拡大とトランジスタ特性とはトレードオフ関係にあり、両立させることが困難であった。
本発明は、上記課題を解決するためになされたものである。従って、本発明は、SOA拡大と良好な静特性とを同時に達成するトランジスタを提供することである。
上記課題を解決し上記目的を達成するために、本発明のトランジスタは、第1導電型のコレクタ層と、前記コレクタ層上に形成される第2導電型のベース層と、前記ベース層上に島状に形成される第1導電型のエミッタ層と、前記ベース層とベース電極とが電気的に接続されるベースコンタクトと、前記エミッタ層とエミッタ電極とが電気的に接続されるエミッタコンタクトと、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチを備えることを特徴とする。
また、上記課題を解決し上記目的を達成するために、本発明のトランジスタの製造方法は、第1導電型のコレクタ層上に第2導電型のベース層を形成する工程と、前記ベース層上に第1導電型のエミッタ層を島状に形成する工程と、前記ベース層とベース電極とが電気的に接続されるベースコンタクトを形成する工程と、前記エミッタ層とエミッタ電極とが電気的に接続されるエミッタコンタクトを形成する工程と、を有する半導体装置の製造方法であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間にトレンチを形成する工程を備えることを特徴とする。
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチを備えることを特徴とする。
また、上記課題を解決し上記目的を達成するために、本発明のトランジスタの製造方法は、第1導電型のコレクタ層上に第2導電型のベース層を形成する工程と、前記ベース層上に第1導電型のエミッタ層を島状に形成する工程と、前記ベース層とベース電極とが電気的に接続されるベースコンタクトを形成する工程と、前記エミッタ層とエミッタ電極とが電気的に接続されるエミッタコンタクトを形成する工程と、を有する半導体装置の製造方法であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間にトレンチを形成する工程を備えることを特徴とする。
上記の構成によれば、SOA拡大と良好な静特性とを同時に達成するトランジスタを提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
図1及び図2は、本発明の第1実施例に係るトランジスタの構造を示す断面図及び平面図である。
本実施例に係るトランジスタは、n+導電型を有する基板1と、基板1上に形成されたn−導電型を有するコレクタ層2と、コレクタ層2上に形成されたp導電型を有するベース層3と、ベース層3上に島状に形成されたn+導電型のエミッタ層4と、を備える。
さらに、本実施例に係るトランジスタは、ベース層3及びエミッタ層4上に形成され所定の開口を有する酸化膜5と、ベース層3の表面から内部に向かって延伸する複数のトレンチ6と、複数のトレンチ6内に形成されたトレンチ酸化膜7(電気抵抗領域)と、ベース層3に電気的に接続するベース電極11と、エミッタ層4に電気的に接続するエミッタ電極12と、コレクタ層2に電気的に接続するコレクタ電極13と、を備える。
本実施例に係るトランジスタにおいて、ベース層3とベース電極11との接合部であるベースコンタクト11’、エミッタ層4とエミッタ電極12との接合部であるエミッタコンタクト12’及びトレンチ酸化膜7は、図2(a)〜(c)に示すように平面的に見てストライプ状或いはドット状に配置される。即ち、平面的に見てトレンチ6は、ベースコンタクト11’とエミッタコンタクト12’との間に配置される。このような構成によれば、トレンチ6に挟まれるベース層3が、抵抗領域(バラスト抵抗)として機能する。
図3は、本発明の第1実施例に係るトランジスタの製造方法を示す工程断面図である。
まず、n+導電型を有する基板1を用意し、基板1上にn−導電型を有するコレクタ層2をエピタキシャル成長させ、コレクタ層2の表面からボロン等のp型不純物を拡散し、p導電型を有するベース層3を形成する(図3(a))。
次に、コレクタ層2及びベース層3上に所定の開口部を有するマスク20を形成し、反応性イオンエッチング(RIE)等の異方性エッチングによりトレンチ6を形成する(図3(b))。マスク20は、例えば周知のフォトリソグラフィにより酸化膜をパターニングすることで形成できる。
次に、上記異方性エッチングによるダメージを除去するために、トレンチ6内に犠牲酸化膜を形成し、ウェットエッチングにより犠牲酸化膜及びマスク20を除去した後、熱酸化工程を施し酸化膜5及びトレンチ酸化膜7を形成する(図3(c))。なお、酸化膜5及びトレンチ酸化膜7は、化学気相成長(CVD)法等により形成することもできる。また、犠牲酸化膜を形成する工程と犠牲酸化膜及びマスク20を除去する工程とは省略することもできる。
次に、周知のフォトリソグラフィにより酸化膜5に所定の開口部を形成し、この開口部からベース層3にリン等のn型不純物を拡散し、n+導電型を有するエミッタ層4を形成する(図3(d))。
そして、周知のフォトリソグラフィにより酸化膜5に所定の開口部を形成し、例えばスパッタ工程によりアルミニウムから成るベース電極11、エミッタ電極12及びコレクタ電極13を形成する(図3(e))。
本実施例に係るトランジスタの製造方法において、トレンチ6及びトレンチ酸化膜7は、エミッタ層4を形成する工程の後で形成することもできる。
本実施例に係るトランジスタは、以下の効果を有する。
(1)トレンチ6に挟まれるベース層3がバラスト抵抗として機能するため、トランジスタの安全動作領域SOA(Safe Operating Area)を拡大することができる。
(2)バラスト抵抗をベース層3の深さ方向に形成できるため、従来のトランジスタに比べ無効領域を大幅に削減することができ、エミッタの有効面積を大きくすることができる。従って、トランジスタの静特性が低下することを抑制できる。
(3)バラスト抵抗をベース層3の深さ方向に形成できるため、トランジスタセルを高集積化することができ、チップ面積を小さくすることができる。
(4)トレンチ6の間隔及び深さによってバラスト抵抗の抵抗値を調整することができるため、従来のトランジスタにおける手法に比べ、所望のバラスト抵抗を精度良く形成することができる。
(1)トレンチ6に挟まれるベース層3がバラスト抵抗として機能するため、トランジスタの安全動作領域SOA(Safe Operating Area)を拡大することができる。
(2)バラスト抵抗をベース層3の深さ方向に形成できるため、従来のトランジスタに比べ無効領域を大幅に削減することができ、エミッタの有効面積を大きくすることができる。従って、トランジスタの静特性が低下することを抑制できる。
(3)バラスト抵抗をベース層3の深さ方向に形成できるため、トランジスタセルを高集積化することができ、チップ面積を小さくすることができる。
(4)トレンチ6の間隔及び深さによってバラスト抵抗の抵抗値を調整することができるため、従来のトランジスタにおける手法に比べ、所望のバラスト抵抗を精度良く形成することができる。
図4は、本発明の第2実施例に係るトランジスタの構造を示す断面図である。
本発明の第2実施例に係るトランジスタは、変形されたエミッタ層4’及びトレンチ6’が形成される他は第1実施例に係るトランジスタと実質的に同一に形成される。変形されたエミッタ層4’は、第1実施例のエミッタ層4を形成する工程におけるn型不純物の横方向拡散によってトレンチ6’に隣接する。また、トレンチ6’はエミッタ層4’よりも深く形成されている。
本実施例に係るトランジスタは、第1実施例に係るトランジスタと同様の製造方法において、トレンチ6’及びトレンチ酸化膜7を、ベース層3を形成する工程とエミッタ層4’を形成する工程との間で形成することで得られる。
本実施例に係るトランジスタは、第1実施例に係るトランジスタと同様の効果のほか、以下の効果を有する。
(1)ベース層3とエミッタ層4’との接合面は、トランジスタの表面上に露出しないため、トランジスタの表面に導電物や電荷等が付着した場合でも、hFE(電流増幅率)特性やベース・エミッタ間耐圧等が受ける影響を低減できる。
(2)トレンチ6’がエミッタ層4’よりも深く形成されるため、エミッタ層4’がベースコンタクト11’に向かって拡散することを確実に抑制できる。
(3)トレンチ6’及びトレンチ酸化膜7を形成する工程は、ベース層3を形成する工程とエミッタ層4’を形成する工程との間に行うため、エミッタ層4’の横方向拡散がトレンチ6’で止まる。従って、エミッタ層4’の横方向の広がりを考える必要が無く、トランジスタセルを高集積化することができる。
(1)ベース層3とエミッタ層4’との接合面は、トランジスタの表面上に露出しないため、トランジスタの表面に導電物や電荷等が付着した場合でも、hFE(電流増幅率)特性やベース・エミッタ間耐圧等が受ける影響を低減できる。
(2)トレンチ6’がエミッタ層4’よりも深く形成されるため、エミッタ層4’がベースコンタクト11’に向かって拡散することを確実に抑制できる。
(3)トレンチ6’及びトレンチ酸化膜7を形成する工程は、ベース層3を形成する工程とエミッタ層4’を形成する工程との間に行うため、エミッタ層4’の横方向拡散がトレンチ6’で止まる。従って、エミッタ層4’の横方向の広がりを考える必要が無く、トランジスタセルを高集積化することができる。
以上、本発明の実施形態の一例について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。例えば、本発明の抵抗領域として、トレンチ酸化膜7に代わり、低濃度半導体層或いは酸化金属等の半絶縁性材料を適用しても良い。また、本発明の実施例としてnpnトランジスタについて説明したが、本発明の構造及び製造方法をpnpトランジスタに適用することもできる。
1 基板
2 コレクタ層
3 ベース層
4、4’ エミッタ層
5 酸化膜
6、6’ トレンチ
7 トレンチ酸化膜
11 ベース電極
12 エミッタ電極
13 コレクタ電極
2 コレクタ層
3 ベース層
4、4’ エミッタ層
5 酸化膜
6、6’ トレンチ
7 トレンチ酸化膜
11 ベース電極
12 エミッタ電極
13 コレクタ電極
Claims (6)
- 第1導電型のコレクタ層と、前記コレクタ層上に形成される第2導電型のベース層と、前記ベース層上に島状に形成される第1導電型のエミッタ層と、前記ベース層とベース電極とが電気的に接続されるとベースコンタクトと、前記エミッタ層とエミッタ電極とが電気的に接続されるエミッタコンタクトと、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチを備えることを特徴とする半導体装置。
- 前記トレンチ内部に形成される電気抵抗領域を備えることを特徴とする請求項1記載の半導体装置。
- 前記エミッタ層が前記トレンチに隣接するように形成されることを特徴とする請求項1又は2記載の半導体装置。
- 前記電気抵抗領域が酸化物で形成されることを特徴とする請求項2又は3記載の半導体装置。
- 第1導電型のコレクタ層上に第2導電型のベース層を形成する工程と、前記ベース層上に第1導電型のエミッタ層を島状に形成する工程と、前記ベース層とベース電極とが電気的に接続されるとベースコンタクトを形成する工程と、前記エミッタ層とエミッタ電極とが電気的に接続されるエミッタコンタクトとを形成する工程と、を有する半導体装置の製造方法であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間にトレンチを形成する工程を備えることを特徴とする半導体装置の製造方法。
- 前記トレンチを形成する工程が、前記ベース層を形成する工程と前記エミッタ層を島状に形成する工程との間に行われることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009067155A JP2010219454A (ja) | 2009-03-19 | 2009-03-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009067155A JP2010219454A (ja) | 2009-03-19 | 2009-03-19 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010219454A true JP2010219454A (ja) | 2010-09-30 |
Family
ID=42977938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009067155A Pending JP2010219454A (ja) | 2009-03-19 | 2009-03-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010219454A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013093457A (ja) * | 2011-10-26 | 2013-05-16 | Sony Corp | 半導体デバイス |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51147266A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Semiconductor device |
JPS53124985A (en) * | 1977-04-07 | 1978-10-31 | Sony Corp | Semiconductor device |
JPS61284960A (ja) * | 1985-06-10 | 1986-12-15 | Toshiba Corp | 半導体装置 |
-
2009
- 2009-03-19 JP JP2009067155A patent/JP2010219454A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51147266A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Semiconductor device |
JPS53124985A (en) * | 1977-04-07 | 1978-10-31 | Sony Corp | Semiconductor device |
JPS61284960A (ja) * | 1985-06-10 | 1986-12-15 | Toshiba Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013093457A (ja) * | 2011-10-26 | 2013-05-16 | Sony Corp | 半導体デバイス |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100683100B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP5172330B2 (ja) | 半導体デバイスおよびその製造方法 | |
JP2007184486A (ja) | 半導体装置 | |
JP2017147435A (ja) | 半導体装置 | |
JP2009194301A (ja) | 半導体装置 | |
JP2009188178A (ja) | 半導体装置 | |
KR100683099B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP5749616B2 (ja) | 半導体装置 | |
JP6639365B2 (ja) | 半導体装置 | |
JP2015170654A (ja) | 半導体装置 | |
JP2006303111A (ja) | 半導体素子 | |
JP2013089874A (ja) | 半導体装置 | |
CN108807515B (zh) | 双极性晶体管 | |
JP2010219454A (ja) | 半導体装置およびその製造方法 | |
JP2007059800A (ja) | 縦型ツェナーダイオードの製造方法および縦型ツェナーダイオード | |
CN108155098B (zh) | 双极晶体管的制作方法 | |
CN108063162B (zh) | 双极晶体管的制作方法 | |
JP6658560B2 (ja) | 半導体装置 | |
JP2010183054A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
JP4043246B2 (ja) | 光半導体集積回路装置 | |
JP4834305B2 (ja) | 半導体装置 | |
JP2008227114A (ja) | 半導体装置およびその製造方法 | |
JP2014165317A (ja) | 半導体装置 | |
US8581339B2 (en) | Structure of NPN-BJT for improving punch through between collector and emitter | |
JP2009141071A (ja) | 静電気保護用半導体素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131206 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140514 |