JP2010171810A - 発振回路 - Google Patents
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Abstract
【課題】圧電振動子の停止状態から安定発振に至る起動時間を短縮することが可能な発振回路を提供する。
【解決手段】発振回路1は、入力ノードXINと出力ノードXOUTとの間に互いに並列に設けられた圧電振動子XO、抵抗素子R1、および励振回路10と、入力ノードXINと接地ノードGNDとの間に設けられたコンデンサC1と、出力ノードXOUTと接地ノードGNDとの間に設けられたコンデンサC2とを含む。励振回路10は、従属接続されたNAND回路L1とインバータL2,L3とを含む。NAND回路L1に入力されたイネーブル信号EnableがHレベル(活性状態)に切替わることによって圧電振動子XOの発振が開始する。
【選択図】図1
【解決手段】発振回路1は、入力ノードXINと出力ノードXOUTとの間に互いに並列に設けられた圧電振動子XO、抵抗素子R1、および励振回路10と、入力ノードXINと接地ノードGNDとの間に設けられたコンデンサC1と、出力ノードXOUTと接地ノードGNDとの間に設けられたコンデンサC2とを含む。励振回路10は、従属接続されたNAND回路L1とインバータL2,L3とを含む。NAND回路L1に入力されたイネーブル信号EnableがHレベル(活性状態)に切替わることによって圧電振動子XOの発振が開始する。
【選択図】図1
Description
この発明は、水晶振動子やセラミック振動子などの圧電振動子を用いた発振回路に関する。
従来の水晶発振回路は、PチャネルMOS(Metal-Oxide Semiconductor)トランジスタおよびNチャネルMOSトランジスタよりなるインバータの入力端子と出力端子との間に、水晶振動子、帰還抵抗素子、および容量素子を結合することによって、発振出力を得るものである。この水晶発振回路では発振周波数や振幅レベルの安定までに時間がかかるという問題がある。
この問題に関して、たとえば、特公平5−6362号公報(特許文献1)に記載される水晶発振回路が知られている。この発振回路は、1つの水晶振動子を共用する2組の水晶発振回路を有し、一方の水晶発振回路で振動状態にある水晶振動子を、他方の水晶発振回路に切換接続して動作するようにしたものである。
ところで、携帯電話機を始めとするバッテリ電源で駆動する電子機器では、バッテリを長持ちさせるために省電力化が求められている。このため、電子部品に供給されるクロック信号は間欠動作させることが望ましい。このような間欠動作では、圧電振動子(水晶振動子、セラミック振動子など)の停止状態から安定発振に至る時間を短縮することが必要になる。前述の特公平5−6362号公報(特許文献1)に記載の技術は、圧電振動子の停止状態から安定発振に至る起動時間の短縮について開示するものでない。
この発明の目的は、圧電振動子の停止状態から安定発振に至る起動時間を短縮することが可能な発振回路を提供することである。
この発明は要約すれば発振回路であって、圧電振動子と、抵抗素子と、第1および第2の容量素子と、第1の励振回路とを備える。圧電振動子は、第1および第2のノード間に設けられる。抵抗素子は、第1および第2のノード間に圧電振動子と並列に設けられる。第1の容量素子は、第1のノードと接地ノードとの間に設けられる。第2の容量素子は、第2のノードと接地ノードとの間に設けられる。第1の励振回路は、第1および第2のノード間に圧電振動子および抵抗素子の各々と並列に設けられ、第1のノードの信号を反転増幅して第2のノードに出力する。そして、第1の励振回路は、各々が増幅回路として用いられる従属接続された複数の論理素子を含む。
好ましい実施の一形態において、発振回路は、タイマー回路と、第2の励振回路とをさらに備える。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第2の励振回路は、第1および第2のノード間に圧電振動子、抵抗素子、および第1の励振回路の各々と並列に設けられ、第1のノードの信号を反転増幅して第2のノードに出力する。ここで、第2の励振回路の電力増幅率は、第1の励振回路の電力増幅率より小さい。そして、第2の励振回路は、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含む。さらに、第1の励振回路を構成する複数の論理素子のうち初段および最終段の論理素子は、制御信号が非活性状態のとき高インピーダンス状態になる3ステートバッファである。
好ましい実施の他の形態において、発振回路は、タイマー回路と、第1および第2のスイッチと、第2の励振回路とをさらに備える。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第1のスイッチは、第1のノードと第1の励振回路の入力端との間に設けられ、制御信号が活性状態のときオン状態になり、制御信号が非活性状態のときオフ状態になる。第2のスイッチは、第2のノードと第1の励振回路の出力端との間に設けられ、制御信号が活性状態のときオン状態になり、制御信号が非活性状態のときオフ状態になる。第2の励振回路は、第1および第2のノード間に圧電振動子、抵抗素子、および第1の励振回路の各々と並列に設けられ、第1のノードの信号を反転増幅して第2のノードに出力する。ここで、第2の励振回路の電力増幅率は、第1の励振回路の電力増幅率より小さい。そして、第2の励振回路は、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含む。
好ましい実施のさらに他の形態において、発振回路は、第2の励振回路と、タイマー回路と、第1および第2のスイッチとをさらに備える。第2の励振回路は、第1および第2のノード間に圧電振動子、抵抗素子、および第1の励振回路の各々と並列に設けられ、第1のノードの信号を反転増幅して第2のノードに出力する。ここで、第2の励振回路の電力増幅率は、第1の励振回路の電力増幅率より小さい。タイマー回路は、イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力する。第1のスイッチは、制御信号が活性状態のときに第1の励振回路の入力端と第1のノードとを接続し、イネーブル信号が活性状態であり、かつ、制御信号が非活性状態であるときに第2の励振回路の入力端と第1のノードとを接続する。第2のスイッチは、制御信号が活性状態のときに第1の励振回路の出力端と第2のノードとを接続し、イネーブル信号が活性状態であり、かつ、制御信号が非活性状態であるときに第2の励振回路の出力端と第2のノードとを接続する。
この発明において、好ましくは、第1の励振回路を構成する複数の論理素子のうちの少なくとも1つは、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力する。
この発明によれば、第1の励振回路は従属接続された複数の論理素子によって構成されるので、単一の論理素子で構成される場合に比べて第1の励振回路の電力増幅率が大きい。この結果、圧電振動子の停止状態から安定発振に至る起動時間を短縮することができる。
好ましくは、発振起動時には励振加速用の第1の励振回路を用い、安定発振時には第1の励振回路よりも電力増幅率の小さい第2の励振回路のみが動作するようにすれば、発振回路全体の消費電力を低減させることができる。
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
[実施の形態1]
図1は、この発明の実施の形態1による発振回路1の構成を示す回路図である。図1を参照して、発振回路1は、入力ノードXINと出力ノードXOUTとの間に互いに並列に接続された圧電振動子XO、抵抗素子R1、および励振回路10と、ノードXINと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C1と、ノードXOUTと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C2とを含む。
図1は、この発明の実施の形態1による発振回路1の構成を示す回路図である。図1を参照して、発振回路1は、入力ノードXINと出力ノードXOUTとの間に互いに並列に接続された圧電振動子XO、抵抗素子R1、および励振回路10と、ノードXINと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C1と、ノードXOUTと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C2とを含む。
発振回路1は、圧電振動子XOの固有振動数の近傍で圧電振動子XOが誘導性リアクタンスを示す特性を利用してコルピッツ発振回路を構成したものである。この場合、圧電振動子XOは、ノードXOUTから入力された信号のうち共振周波数を有する正弦波のみを出力するフィルタとして機能していると考えることができる。圧電効果を利用した圧電振動子XOとして、たとえば、水晶振動子やセラミック振動子などを用いることができる。
励振回路10は、ノードXINの信号を反転増幅してノードXOUTに出力する。励振回路10は、ノードXIN,XOUT間に従属接続されたNAND回路L1およびインバータ回路L2,L3を含む。実施の形態1の場合、NAND回路L1およびインバータ回路L2,L3は、CMOS(Complementary Metal-Oxide Semiconductor)論理素子によって構成される。これらの論理素子は、本来はデジタルIC(Integrated Circuit)として使われるものを増幅回路として使用するものである。抵抗素子R1は、励振回路10の入力ノードXINに電源電圧の半分のバイアスを与えるために設けられている。
図1の発振回路1は、さらに、出力ノードXOUTの信号を整形して出力するためのインバータL9を含む。インバータL9は、ノードXOUTとクロック信号CLKを出力するためのクロック端子9との間に接続される。
図2は、図1のNAND回路L1の構成を示す回路図である。図2を参照して、NAND回路は、PチャネルMOSトランジスタQ1,Q2とNチャネルMOSトランジスタQ3,Q4とを含む。MOSトランジスタQ1,Q2は電源ノードVDDと出力端子OUTとの間に並列に接続され、MOSトランジスタQ3,Q4は出力端子OUTと接地ノードGNDとの間に直列に接続される。MOSトランジスタQ1,Q3のゲートは第1の入力端子IN1に接続され、MOSトランジスタQ2,Q4のゲートは第2の入力端子IN2に接続される。
図1の発振回路1の場合、NAND回路L1の第1の入力端子(図2のIN1)は、イネーブル信号Enableが入力されるイネーブル端子8と接続され、NAND回路の第2の入力端子(図2のIN2)はノードXINと接続される。イネーブル信号がLレベル(非活性状態)のとき、図2のMOSトランジスタQ1がオン状態になり、MOSトランジスタQ3がオフ状態になるので、NAND回路L1の出力はHレベル(電源電圧)に固定される。一方、イネーブル信号がHレベル(活性状態)のとき、図2のMOSトランジスタQ1がオフ状態になり、MOSトランジスタQ3がオン状態になるので、NAND回路L1は次に説明する図3のインバータ回路と等価になる。
図3は、図1のインバータ回路L2,L3,L9の構成を示す回路図である。図3を参照して、インバータ回路は、PチャネルMOSトランジスタQ5とNチャネルMOSトランジスタQ6とを含む。MOSトランジスタQ5は電源ノードVDDと出力端子OUTとの間に接続され、MOSトランジスタQ6は出力端子OUTと接地ノードGNDとの間に接続される。MOSトランジスタQ5,Q6のゲートは、入力端子INに接続される。
再び図1を参照して、イネーブル信号EnableがLレベル(非活性状態)のとき、NAND回路L1の出力がHレベルに固定されるので、圧電振動子XOは停止状態である。イネーブル信号がLレベル(非活性状態)からHレベル(活性状態)に切替わったとき、NAND回路L1はインバータ回路と等価である。したがって、圧電振動子XOは、インバータで換算したときに従属接続された合計3段のインバータで励振されることによって発振を開始することになる。
次に、図1の発振回路1の効果を比較例と対比しながら説明する。
図4は、図1の発振回路1の比較例としての発振回路101の構成を示す回路図である。図4を参照して、発振回路101の励振回路110は、1段のCMOSのNAND回路L1のみを含む点で、図1の発振回路1の励振回路10と異なる。その他の点は、図4の発振回路101は図1の発振回路1と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図4は、図1の発振回路1の比較例としての発振回路101の構成を示す回路図である。図4を参照して、発振回路101の励振回路110は、1段のCMOSのNAND回路L1のみを含む点で、図1の発振回路1の励振回路10と異なる。その他の点は、図4の発振回路101は図1の発振回路1と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図5は、発振回路101の立上がり時のノードXIN,XOUTの電圧波形を模式的に示す図である。図5は、上から順に、イネーブル信号Enableの波形、ノードXINの電圧波形、およびノードXOUTの電圧波形を示す。図5の横軸は時間である。
図4、図5を参照して、時刻t1でイネーブル信号EnableがHレベル(活性状態)になると、圧電振動子XOが発振を開始する。この発振開始直後における入力ノードXINの正弦波の振幅は安定発振時に比べると小さい。このとき、励振回路110によって増幅された後の出力ノードXOUTの電圧振幅も小さく、その波形は正弦波になる。この後、ノードXIN,XOUTの電圧振幅は徐々に増加してやがて定常状態に至る。このとき、励振回路110の電力増幅率が十分に大きくない場合には、圧電振動子XOの励振レベルRe×I2(ただし、Reは水晶振動子の実効抵抗、Iは水晶振動子に流れる交流電流)における交流電流Iの大きさが小さいので、電圧振幅が定常状態に至るまでに時間がかかることになる。
そこで、図1に示すように、励振回路10をインバータ換算で3段の従属接続の論理素子L1〜L3によって構成すれば、インバータに換算すると1段のNAND回路L1で構成された図4の励振回路110に比べて、電力増幅率を増加させることができる。この結果、圧電振動子XOの励振レベルRe×I2における交流電流Iの大きさも図4の場合に比べて大きくなるので、圧電振動子XOの発振が安定するまでの時間(すなわち、起動時間)を短縮することができる。
上記の起動時間の短縮の効果について、実験結果に基づいてさらに説明する。実験では、図1および図4の圧電振動子XOとしてセラミック振動子を用い、抵抗素子R1の抵抗値を1MΩに設定した。そして、クロック信号CLKをタイムインターバルアナライザ(YOKOGAWA TA320)でモニターし、クロック信号CLKのパルス幅周期が安定化するまでの時間を測定した。なお、実験では、図1のインバータに代えて、一方の入力端子がHレベルに固定されたNAND回路が用いられている。
まず、図4の比較例の発振回路101についての実験結果を説明する。
図6は、図4の発振回路101の出力の測定結果を示す図である。図6(B)は図6(A)の拡大図である。図6(A),(B)の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。図中には、各時刻ごとのパルス幅周期の測定値51と、155.5μ秒の区間ごとに測定値51を移動平均した移動平均値52とが示されている。
図6は、図4の発振回路101の出力の測定結果を示す図である。図6(B)は図6(A)の拡大図である。図6(A),(B)の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。図中には、各時刻ごとのパルス幅周期の測定値51と、155.5μ秒の区間ごとに測定値51を移動平均した移動平均値52とが示されている。
ここで、移動平均値52のデータに基づいて、圧電振動子XOの発振が安定するまでの起動時間を次のように定義する。まず、1m秒以降の移動平均値52の最大値および最大値を求め、移動平均値52がこの最大値または最小値のいずれかに達するまでの到達時間を求める。そして、この到達時間から移動平均の区間である155.5μ秒を減じた時間を起動時間と定義する。図6の場合、到達時間が385.7μ秒であるので、起動時間は230.2μ秒と評価される。
次に、図1の実施の形態1の発振回路1についての実験結果を説明する。
図7は、図1の発振回路1の出力の測定結果を示す図である。図7(B)は図(A)の拡大図である。図7(A),(B)の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。図中には、各時刻ごとのパルス幅周期の測定値53と、155.5μ秒の区間ごとに測定値53を移動平均した移動平均値54とが示されている。
図7は、図1の発振回路1の出力の測定結果を示す図である。図7(B)は図(A)の拡大図である。図7(A),(B)の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。図中には、各時刻ごとのパルス幅周期の測定値53と、155.5μ秒の区間ごとに測定値53を移動平均した移動平均値54とが示されている。
図6の場合と同様の起動時間の評価を行なうと、図7の場合の到達時間は243.1μ秒と求められるので、起動時間は87.6μ秒と評価できる。すなわち、CMOSインバータ換算で論理素子の段数を1段から3段に増加することによって起動時間を約1/3に短縮することができることが実証された。
図8は、図1の励振回路10を5段の論理素子で構成した場合における発振回路の出力の測定結果を示す図である。具体的には、励振回路は、5段のNAND回路によって構成される。初段のNAND回路の一方の入力端子にはイネーブル信号Enableが入力され、残りの各NAND回路の入力端子の一方は、Hレベルに固定されている。したがって、CMOSインバータ換算で、図8の場合の励振回路は5段の論理素子で構成されていることになる。
図8においても、図6、図7の場合と同様に、図の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。また、図中には、各時刻ごとのパルス幅周期の測定値55と、155.5μ秒の区間ごとに測定値55を移動平均した移動平均値56とが示されている。
図6の場合と同様の方法によって起動時間を評価すると、図8の場合には到達時間は192.7μ秒と求められるので、起動時間は37.2μ秒と評価することができる。すなわち、CMOSインバータ換算で論理素子の段数が1段から5段に増加することによって起動時間が約1/6に短縮できることがわかる。
以上のとおり、実施の形態1の発振回路1によれば、多段構成のCMOS論理素子を用いて圧電振動子XOの出力を反転増幅することによって、発振開始直後の圧電振動子XOの励振レベルRe×I2における交流電流Iの大きさを増加させることができる。この結果、圧電振動子XOの発振が安定するまでの起動時間を短縮することができる。
なお、図1の各インバータ回路L2,L3は、一方の入力がHレベルに固定されたNAND回路、または一方の入力がLレベルに固定されたNOR回路、または一方の入力がHレベルに固定されたXOR(排他的論理和)回路などに置換えることができる。
また、図1のNAND回路L1は、NOR回路に置換えることもできる。NOR回路の場合は、イネーブル信号EnableはLレベルのとき活性状態である。
また、イネーブル信号Enableが入力されるNAND回路L1は、図1のように従属接続されたCMOS論理素子の初段に配置する必要はない。励振回路10を構成する論理素子の少なくとも1つにイネーブル信号Enableの入力用のNAND回路L1を配置すればよい。
実施の形態1をさらに一般化すると、励振回路10を構成する従属接続された複数の論理素子の各々は、インバータ、NAND回路、NOR回路、AND回路、OR回路、XOR回路、バッファ、3ステートバッファなどのいずれの論理素子であってもよい。ただし、励振回路10全体として入力信号の論理レベルを反転するように組合わせる必要がある。この場合、NAND回路、NOR回路、AND回路、OR回路、XOR回路など2入力の論理素子をインバータまたはバッファ(スルー回路)の代わりに用いる場合には、入力の一方をHレベルまたはLレベルに固定する。
さらに、上記の実施の形態1では、CMOS論理素子を例に挙げて説明したが、論理素子はCMOS型に限る必要はない。たとえば、CMOS論理素子に代えて、PチャネルMOSトランジスタのみを用いて論理素子を構成してもよいし、もしくは、NチャネルMOSトランジスタのみを用いて論理素子を構成してもよい。
[実施の形態2]
図9は、この発明の実施の形態2による発振回路2の構成を示す回路図である。図9の発振回路2は、ノードXIN,XOUT間で第1の励振回路10と並列に設けられた第2の励振回路20をさらに含む点で図1の発振回路1と異なる。
図9は、この発明の実施の形態2による発振回路2の構成を示す回路図である。図9の発振回路2は、ノードXIN,XOUT間で第1の励振回路10と並列に設けられた第2の励振回路20をさらに含む点で図1の発振回路1と異なる。
第2の励振回路20は、ノードXINの信号を反転増幅してノードXOUTに出力する。この点で第1の励振回路10と同じであるが、CMOSインバータで換算したときに第1の励振回路10よりも少ない段数の従属接続された論理素子で構成される点で第1の励振回路10と異なる。この結果、第2の励振回路20の電力増幅率は第1の励振回路10よりも小さく、圧電振動子XOの励振レベルRe×I2における交流電流Iの大きさも小さい。
具体的に図9の場合、第2の励振回路20は、ノードXIN,XOUT間に接続された2入力のNAND回路L4を含む。NAND回路L4の一方の入力端子にはイネーブル信号Enableが入力され、NAND回路L4の他方の入力端子は入力ノードXINと接続される。イネーブル信号EnableがLレベル(非活性状態)の間は、NAND回路L4の出力はHレベルに固定され、イネーブル信号EnableがHレベル(活性状態)になると、NAND回路L4は圧電振動子XOを励振するためのインバータとして動作する。
図9の発振回路2は、さらに、タイマー回路30と、ノードXINと第1の励振回路10の入力端(NAND回路L1の一方の入力端子)との間に設けられたスイッチSW1と、ノードXOUTと第1の励振回路10の出力端(インバータL3の出力端子)との間に設けられたスイッチSW2とを含む。
タイマー回路30は、イネーブル信号EnableがHレベル(活性状態)になったときから予め定める時間だけ活性状態になる制御信号CTLを出力する。タイマー回路は、イネーブル信号EnableのタイミングをずらすためにCR積分回路などの遅延回路を用いて構成することができる。あるいは、別のクロック信号を利用したカウンタ回路を用いてもタイマー回路を構成することができる。
スイッチSW1,SW2は制御信号CTLを受け、制御信号CTLが活性状態のときに導通し、制御信号CTLが非活性状態になると非導通状態になる。スイッチSW1,SW2が導通することによって、圧電振動子XOは、並列接続された第1および第2の励振回路10,20の両方で励振されることになる。また、スイッチSW1,SW2が非導通状態になると、圧電振動子XOは第2の励振回路20のみで励振されることになる。
したがって、実施の形態2の発振回路2によれば、制御信号CTLが活性状態である発振起動時には並列接続された第1の励振回路10および第2の励振回路20を用いることによって起動時間を短縮させることができる。そして、制御信号CTLが非活性状態に戻った発振安定後には第1の励振回路10よりも電力増幅率の小さな第2の励振回路20のみを用いることによって、発振回路2全体の消費電力を低減させることができる。
[実施の形態3]
実施の形態3の発振回路3は、実施の形態2の発振回路2のスイッチSW1,SW2に代えて、3ステートバッファを用いたものである。3ステートバッファは、スイッチSW1,SW2としての役割とともに、圧電振動子XOの励振加速用に用いられる第1の励振回路の論理素子の役割も兼ねる。なお、以下の説明では、実施の形態1,2と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない場合がある。
実施の形態3の発振回路3は、実施の形態2の発振回路2のスイッチSW1,SW2に代えて、3ステートバッファを用いたものである。3ステートバッファは、スイッチSW1,SW2としての役割とともに、圧電振動子XOの励振加速用に用いられる第1の励振回路の論理素子の役割も兼ねる。なお、以下の説明では、実施の形態1,2と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない場合がある。
図10は、この発明の実施の形態3による発振回路3の構成を示す回路図である。図10を参照して、発振回路3は、入力ノードXINと出力ノードとの間に互いに並列に接続された圧電振動子XO、抵抗素子R1、第1の励振回路12、および第2の励振回路20と、ノードXINと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C1と、ノードXOUTと接地ノードGNDとの間に接続されたコンデンサ(容量素子)C2と、タイマー回路30Aと、出力ノードXOUTの信号を整形するためのインバータL9とを含む。
第1の励振回路12は、発振起動時にノードXINの信号を反転増幅してノードXOUTに出力するための回路であり、3ステートバッファL5,L6とNAND回路L1とを含む。3ステートバッファL5、NAND回路L1、および3ステートバッファL6は、この順でノードXIN,XOUT間に直列に接続される。第1の励振回路12は、さらに、3ステートバッファL5およびNAND回路L1を接続する接続ノードEと接地ノードGNDとの間に設けられた抵抗素子R3を含む。抵抗素子R3は、3ステートバッファの出力がハイ・インピーダンスのときに接続ノードEの電圧を接地電圧に固定するためのプルダウン抵抗として設けられている。
NAND回路L1の一方の入力端子は、後述するタイマー回路30AのノードDに接続される。したがって、NAND回路L1は、ノードDの電圧がHレベル(活性状態)のときインバータとして動作し、ノードDの電圧がLレベル(非活性状態)のとき出力がHレベルに固定される。
3ステートバッファL5、L6は、ゲート端子に入力された信号がLレベルのとき入力信号をそのまま出力し、ゲート端子に入力された信号がHレベルのとき出力をハイ・インピーダンスにする。ゲート端子にはノードDの信号の論理レベルを反転させた信号が入力される。したがって、3ステートバッファL5、L6は、ノードDの電圧がHレベル(活性状態)のときバッファとして動作し、ノードDの電圧がLレベル(非活性状態)のとき出力をハイ・インピーダンスに固定する。
第2の励振回路20は、ノードXINの信号を反転増幅してノードXOUTに出力するための回路であり、ノードXIN,XOUT間に接続されたNAND回路L4を含む。NAND回路L4の一方の入力端子はイネーブル信号Enableが入力されるイネーブル端子8と接続され、NAND回路L4の他方の入力端子は入力ノードXINと接続される。したがって、イネーブル信号EnableがLレベル(非活性状態)の間は、NAND回路L4の出力はHレベルに固定され、イネーブル信号EnableがHレベル(活性状態)になると、NAND回路L4は圧電振動子XOを励振するためのインバータとして動作する。
タイマー回路30Aは、イネーブル信号EnableがHレベル(活性状態)になったときから予め定める時間だけノードDの電圧をHレベル(活性状態)にする。タイマー回路30Aは、インバータL11,L12,L13と、3ステートバッファL14と、抵抗素子R2,R4と、コンデンサ(容量素子)C3とを含む。抵抗素子R2、インバータL11、および3ステートバッファL14は、この順でイネーブル信号Enableが入力されるイネーブル端子8とノードDとの間に直列に接続される。
コンデンサC3は、抵抗素子R2とインバータL11とを接続する接続ノードAと、接地ノードGNDとの間に接続される。コンデンサC3と抵抗素子R2とによってCR積分回路が構成される。
インバータL12は、イネーブル端子8と3ステートバッファL14のゲート端子との間に接続される。したがって、3ステートバッファL14は、イネーブル信号EnableがHレベル(活性状態)のときバッファとして動作する。
インバータL13の入力端子はノードDに接続され、インバータL13の出力端子(ノード/D)は3ステートバッファL5,L6の各ゲート端子に接続される。抵抗素子R4は、ノードDと接地ノードGNDとの間に固定され、3ステートバッファL14の出力がハイ・インピーダンスのとき、ノードDの電圧をLレベルに固定するためのプルダウン抵抗として用いられる。
次に、発振回路3の動作について説明する。
図11は、図10の発振回路3の各部における電圧波形を模式的に示した図である。図11には、上から順に、イネーブル信号Enableの電圧波形と、図10のノードA,B,C,D,/D,E,Fの各電圧波形とが示される。
図11は、図10の発振回路3の各部における電圧波形を模式的に示した図である。図11には、上から順に、イネーブル信号Enableの電圧波形と、図10のノードA,B,C,D,/D,E,Fの各電圧波形とが示される。
図10、図11を参照して、時刻t1でイネーブル信号EnableがLレベル(非活性状態)からHレベル(活性状態)に変化すると、コンデンサC3の充電に伴なってコンデンサC3と抵抗素子R2との接続ノードAの電圧は徐々に上昇する。この結果、インバータL11の出力端子(ノードB)の電圧は、ノードAの電圧がインバータL11の閾値電圧を超える時刻t2までHレベルとなり、時刻t2以降Lレベルになる。
インバータL12の出力端子(ノードC)の電圧は、イネーブル信号Enableを反転させたものである。3ステートバッファL14のゲート端子にはノードCの電圧が入力されるので、時刻t1以降、イネーブル信号EnableがLレベルに戻る時刻t3までの間、3ステートバッファL14はバッファ回路として動作する。この結果、3ステートバッファL14の出力端子(ノードD)の電圧は、時刻t1〜t3の間はノードBの電圧と同様に変化する。すなわち、時刻t1〜t2の間、ノードDの電圧はHレベルになり、時刻t1以前および時刻t2以降はLレベルになる。また、インバータL13の出力端子(ノード/D)の電圧はノードDと逆であり、時刻t1〜t2の間がLレベルであり、時刻t1以前および時刻t2以降はHレベルになる。
3ステートバッファL5,L6の各ゲート電極はノード/Dに接続される。したがって、ノード/Dの電圧がLレベル(ノードDの電圧がHレベル)となる時刻t1〜t2の間、3ステートバッファL5,L6はバッファ回路として動作する。時刻t1以前および時刻t2以降については、3ステートバッファL5の出力端子(ノードE)はLレベルに固定されるので、NAND回路L1の出力端子(ノードF)はHレベルに固定される。したがって、時刻t1〜t2の間、ノードE,Fの電圧は圧電振動子XOの発振に伴なって振動する。
このように、イネーブル信号EnableがHレベル(活性状態)になった時刻t1から開始して時刻t2までの間、第1の励振回路12によって圧電振動子XOは励振される。時刻t2以降、第1の励振回路12による圧電振動子XOの励振は停止する。この時刻t1〜t2の時間は、抵抗素子R2の抵抗値およびコンデンサC3の容量値によって決まる積分回路の時定数に依存する。
一方、第2の励振回路20を構成するNAND回路L4は、イネーブル信号EnableがHレベル(活性状態)である時刻t1〜t3の間、圧電振動子XOを励振する。したがって、時刻t1〜t2の発振起動時には第1および第2の励振回路12,20がともに動作するのに対して、時刻t2〜t3の発振安定時には第2の励振回路20のみが動作する。これによって、発振安定時の消費電力を低減することができる。
以下、図10の発振回路3の各部の電圧波形を測定した実験結果について説明する。実験では、図10の圧電振動子XOとしてセラミック振動子を用い、抵抗素子R1の抵抗値を1MΩに設定した。まず、図10のイネーブル信号、ノードDの電圧、ノードEの電圧、およびクロック信号CLKをオシロスコープで測定した結果について説明する。
図12は、図10の発振回路3の各部における電圧変化を測定した波形図である。図の縦軸は電圧を示し、横軸は時間を示す。画面上の格子状の1目盛(ディビジョン)あたり、横軸は20μ秒を表わす。また、縦軸の1目盛(ディビジョン)あたり、イネーブル信号Enableは1Vを表わし、ノードD,Eの電圧およびクロック信号CLKは2Vを表わす。
図12に示すように、イネーブル信号EnableがHレベルに立上がると、ノードDの電圧もHレベルに立上がる。そして、ノードDの電圧は、イネーブル信号Enableが立ち上がってから約30μ秒が経過したときに立ち下がる。既に説明したように、ノードDの電圧がHレベルである時間(30μ秒)は、図10の抵抗素子R2の抵抗値およびコンデンサC3の容量値に依存して調整可能である。
ノードEの電圧は、ノードDの電圧がHレベル(活性状態)の間、発振した圧電振動子XOの電圧を受けて振動する。また、クロック信号CLKは、イネーブル信号EnableがHレベル(活性状態)の間に出力される。
次に、クロック信号CLKをタイムインターバルアナライザ(YOKOGAWA TA320)でモニターし、クロック信号CLKのパルス幅周期を測定した結果について説明する。
図13は、図10の発振回路3の起動時間を測定した実験結果を示す図である。図13(B)は図13(A)の拡大図である。図13(A),(B)の横軸はイネーブル信号EnableがHレベル(活性状態)になってからの経過時間であり、縦軸はクロック信号のパルス幅周期である。図中には、各時刻ごとのパルス幅周期の測定値57と、155.5μ秒の区間ごとに測定値57を移動平均した移動平均値58とが示されている。
図6〜図8の場合と同様に起動時間を評価すると、図7の場合の到達時間は184.0μ秒と求められるので、起動時間は28.5μ秒と評価できる。この起動時間は、図6〜図8のいずれの場合よりも短くなっている。この理由は、3ステートバッファL5,L6がバッファ回路として動作するときは4段のインバータ回路と等価であるので、図6〜図8のいずれの場合よりも実施の形態3の発振回路3のほうがCMOSインバータ換算での論理素子の段数が多くなっているからである。
このように、実施の形態3の発振回路3によれば、第1の励振回路12を構成する論理素子のうち初段および最終段の論理素子を3ステートバッファで構成することによって、実施の形態2の発振回路2のスイッチSW1,SW2に代用することができる。この結果、実施の形態2の発振回路2と同様に、発振起動時には並列接続された第1の励振回路12および第2の励振回路20を用いることによって起動時間を短縮させることができる。そして、発振安定後には第1の励振回路12よりも電力増幅率の小さな第2の励振回路20のみを用いることによって、発振回路2全体の消費電力を低減させることができる。
[実施の形態4]
図14は、この発明の実施の形態4による発振回路4の構成を示す回路図である。図14の発振回路4は、信号の経路を開閉する開閉スイッチSW1,SW2に代えて、信号の経路を切換える切換スイッチSW3,SW4を含む点で、図9の発振回路2と異なる。その他の点については、発振回路4は実施の形態2の発振回路2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図14は、この発明の実施の形態4による発振回路4の構成を示す回路図である。図14の発振回路4は、信号の経路を開閉する開閉スイッチSW1,SW2に代えて、信号の経路を切換える切換スイッチSW3,SW4を含む点で、図9の発振回路2と異なる。その他の点については、発振回路4は実施の形態2の発振回路2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
切換スイッチSW3は、タイマー回路30から出力された制御信号CTLを受け、制御信号CTLが活性状態のときにノードXINと第1の励振回路10の入力端(NAND回路L1の一方の入力端子)とを接続する。さらに、切換スイッチSW3は、制御信号CTLが非活性状態のときにノードXINと第2の励振回路20の入力端(NAND回路L4の一方の入力端子)とを接続する。
切換スイッチSW4は、タイマー回路30から出力された制御信号CTLを受け、制御信号CTLが活性状態のときにノードXINと第1の励振回路10の出力端(インバータL3の出力端子)とを接続する。さらに、切換スイッチSW4は、制御信号CTLが非活性状態のときにノードXINと第2の励振回路20の出力端(NAND回路L4の出力端子)とを接続する。
これによって、発振起動時には、第2の励振回路20よりも電力増幅率の大きな第1の励振回路10のみを用いることによって起動時間を短縮させることができる。そして、発振安定後には、第1の励振回路10よりも電力増幅率の小さな第2の励振回路20のみを用いることによって、発振回路2全体の消費電力を低減させることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1〜4,101 発振回路、10,12 第1の励振回路、20 第2の励振回路、30,30A タイマー回路、C1,C2 コンデンサ、CLK クロック信号、CTL 制御信号、Enable イネーブル信号、GND 接地ノード、L1,L4 NAND回路、L2,L3,L9 インバータ、L11,L12,L13 インバータ、L5,L6,L14 3ステートバッファ、R1〜R4 抵抗素子、SW1,SW2 開閉スイッチ、SW3,SW4 切換スイッチ、VDD 電源ノード、XIN 入力ノード(第1のノード)、XO 圧電振動子、XOUT 出力ノード(第2のノード)。
Claims (5)
- 第1および第2のノード間に設けられた圧電振動子と、
前記第1および第2のノード間に前記圧電振動子と並列に設けられた抵抗素子と、
前記第1のノードと接地ノードとの間に設けられた第1の容量素子と、
前記第2のノードと接地ノードとの間に設けられた第2の容量素子と、
前記第1および第2のノード間に前記圧電振動子および前記抵抗素子の各々と並列に設けられ、前記第1のノードの信号を反転増幅して第2のノードに出力するための第1の励振回路とを備え、
前記第1の励振回路は、各々が増幅回路として用いられる従属接続された複数の論理素子を含む、発振回路。 - 前記発振回路は、
イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力するタイマー回路と、
前記第1および第2のノード間に前記圧電振動子、前記抵抗素子、および前記第1の励振回路の各々と並列に設けられ、前記第1のノードの信号を反転増幅して前記第2のノードに出力するための第2の励振回路とをさらに備え、
前記第2の励振回路の電力増幅率は、前記第1の励振回路の電力増幅率より小さく、
前記第2の励振回路は、前記イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、前記イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含み、
前記第1の励振回路を構成する複数の論理素子のうち初段および最終段の論理素子は、前記制御信号が非活性状態のとき高インピーダンス状態になる3ステートバッファである、請求項1に記載の発振回路。 - 前記発振回路は、
イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力するタイマー回路と、
前記第1のノードと前記第1の励振回路の入力端との間に設けられ、前記制御信号が活性状態のときオン状態になり、前記制御信号が非活性状態のときオフ状態になる第1のスイッチと、
前記第2のノードと前記第1の励振回路の出力端との間に設けられ、前記制御信号が活性状態のときオン状態になり、前記制御信号が非活性状態のときオフ状態になる第2のスイッチと、
前記第1および第2のノード間に前記圧電振動子、前記抵抗素子、および前記第1の励振回路の各々と並列に設けられ、前記第1のノードの信号を反転増幅して前記第2のノードに出力するための第2の励振回路とをさらに備え、
前記第2の励振回路の電力増幅率は、前記第1の励振回路の電力増幅率より小さく、
前記第2の励振回路は、前記イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力し、前記イネーブル信号が活性状態のとき増幅回路として動作する論理素子を含む、請求項1に記載の発振回路。 - 前記発振回路は、前記第1および第2のノード間に前記圧電振動子、前記抵抗素子、および前記第1の励振回路の各々と並列に設けられ、前記第1のノードの信号を反転増幅して前記第2のノードに出力するための第2の励振回路をさらに備え、
前記第2の励振回路の電力増幅率は、前記第1の励振回路の電力増幅率より小さく、
前記発振回路は、
イネーブル信号が活性状態になったときから予め定める時間だけ活性状態になる制御信号を出力するタイマー回路と、
前記制御信号が活性状態のときに前記第1の励振回路の入力端と前記第1のノードとを接続し、前記イネーブル信号が活性状態であり、かつ、前記制御信号が非活性状態であるときに前記第2の励振回路の入力端と前記第1のノードとを接続する第1のスイッチと、
前記制御信号が活性状態のときに前記第1の励振回路の出力端と前記第2のノードとを接続し、前記イネーブル信号が活性状態であり、かつ、前記制御信号が非活性状態であるときに前記第2の励振回路の出力端と前記第2のノードとを接続する第2のスイッチとをさらに備える、請求項1に記載の発振回路。 - 前記第1の励振回路を構成する複数の論理素子のうちの少なくとも1つは、イネーブル信号が非活性状態のとき一定の論理レベルの信号を出力する、請求項1に記載の発振回路。
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