JP2007300143A - 半導体基体中に形成されたスパイラル形状インダクタ及びそのインダクタを形成するための方法 - Google Patents

半導体基体中に形成されたスパイラル形状インダクタ及びそのインダクタを形成するための方法 Download PDF

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Abstract

【課題】 半導体基体中に高いＱ値のスパイラル形状インダクタを形成する。
【解決手段】 能動デバイス領域からなる半導体基体上に形成されたインダクタであって、インダクタは半導体基体に積層される誘電体層上に形成された導電線からなる。導電線は、一つの実施例においては平面スパイラル形状である所望の形状にパターン成形され、エッチング加工される。インダクタの下の基体領域はインダクタのＱ値を上げるために除去される。
【選択図】 図９

Description

本発明は一般的にはインダクタ、より具体的には、半導体基体中に形成されたスパイラル（渦巻き）形状インダクタに関する。
近年のワイアレス通信における変革と小型のワイアレス通信装置への要望は無線通信電子機器の最適化と小型化に向けられた重要な取り組みを生み出してきた。（インダクタ、コンデンサ及びトランスのような）受動素子は、それらの機器の動作において必要な役割を果たし、それゆえ、取り組みはそのような受動素子の小型化並びに性能及び製造効率の向上に向けられている。
自立インダクタ及びコンデンサは、発振器、増幅器及び信号フィルタのような交流及び無線機器において使用され、周波数依存効果を与える電磁素子である。具体的には、インダクタ電圧はインダクタンス及びインダクタ電流の時間導関数の関数となる。従来のインダクタは強磁性又は絶縁材料で構成されるコアに施された複数の巻き線からなる。インダクタのコアはなくてもよいが、例えば強磁性体コアを用いるとインダクタンス値が増加する。インダクタンスはまたコイルの巻き数（具体的には、インダクタンスは巻き数の二乗に比例する）及びコア面積の関数となる。従来の自立インダクタは螺旋（専門的にはソレノイド形状とも言われる）又はトロイダルの形状をとる。コアは標準的には複数の磁性領域からなる鉄、コバルト又はニッケル（又は強磁性合金）で形成される。インダクタへの供給電流により磁界がコア材に誘磁され、磁区配向が発生し、材質の透磁性が増加し、そのことにより今度はインダクタンスが増加する。
半導体業界における開発はここ数年、小型高性能なデバイスの作製に向けられてきた。半導体回路の設計及び作製の一つの難関は高性能コンデンサ及びインダクタを半導体デバイス中に集積化することであった。それらの素子が半導体作製技術における常套な方法やプロセスを用いて半導体基体の比較的狭い領域に形成されるのが理想的である。しかしながら、能動素子の外部寸法や線幅に比べてインダクタやコンデンサは大きく、通常ミクロン以下の外部寸法を有する半導体デバイスに簡単には集積化できない。
半導体基体表面上に形成されたインダクタの多くはスパイラル形状を有していて、スパイラル形状の水平面は基体表面に対して平行である。マスキング、パターン成形及び導電性材料層のエッチングのようなスパイラルインダクタ形成のための多くの技術が知られている。所望の導電特性を与え、及び／又は、作製プロセスを単純化するために相互に接続された複数のスパイラルインダクタを形成することもできる。例えば、複合層スパイラル形状インダクタを記載する米国特許番号６４２９５０４及び各層が２以上のコイルからなる複数の層から形成される高いＱ値を持つ高インダクタンス値インダクタを開示する米国特許番号５６１０４３３が参照される。様々な層のコイルが直列に相互接続される。
Ｑ値（即ちquality factor）――インダクタの特長を表す重要な数値――は導電リアクタンスと抵抗値の比で定義される。Ｑ値ピークはインダクタ共振周波数で観測されることから、高いＱ値のインダクタ（例えば、低い抵抗値を有すること）は入力信号周波数に関連した狭いＱ値ピークを示す。高いＱ値のインダクタは狭い帯域幅の周波数依存回路の動作において使用する場合に特に重要である。例えば、インダクタが発振器中で動作するためにＱ値を増加すれば、発振器の位相ノイズが減少し、発振周波数が狭い帯域の周波数に制限される。Ｑ値がインダクタ抵抗の逆数の関数であるから、抵抗値を極力小さくすればＱ値は増加する。抵抗値を極力小さくする一つの公知技術はインダクタを形成する導電材料の断面積を増やすことである。しかしながら、そのような導体ではエッチング、洗浄及び不動態化のステップ中に困難が生じ、そして半導体基体の貴重な空間を使ってしまう。また、金属導体間の誘電性材料にギャップを形成する時に、ギャップによって局所的に誘電体が破壊されたり、インダクタの巻き数が結果的に不足したりすることになるのでデバイスの信頼性の問題をもたらし問題となる。
半導体基体表面に形成されたスパイラル形状インダクタの磁界は基体に対して垂直である。磁界によって渦電流が半導体基体及び能動半導体領域に接続するための基体において形成される導電相互接続構造内に誘起される。それらの渦電流には損失メカニズムがあるので、それらはインダクタ抵抗を増加させ、従って、インダクタのＱ値を低くする。この損失を回避するために、比較的低い動作周波数でインダクタを能動素子に擬似することでインダクタ効果を得ることができる。しかし、能動素子は有限のダイナミック範囲を有し、動作回路に不要なノイズを注入してしまい、高い動作周波数では許容できるインダクタ効果を与えることができなくなる。
渦電流損失を抑制するための公知の技術は、導電シールドをインダクタに対して平行にかつインダクタの下に配置することである。導体は磁力線を短絡して下にある半導体基体材料中の渦電流を減らす。渦電流はまた、インダクタの下のシリコン領域を除去する深いトレンチ技術を用いて減少される。この技術は、バイポーラ及びＣＭＯＳトランジスタからなる集積回路の絶縁領域を形成するために使用されるものであり、ウエハの前面又は上面からシリコンを除去するというものである。インダクタと下にあるシリコンとの距離を大きくすると渦電流損失は低減される。これらの技術が採用されてＱ値のわずかな改善がなされていた。
半導体基体上の能動デバイスに関連してインダクタの作製をさらに発展させるために、半導体基体と基体に積層される誘電体層からなるインダクタを形成するための構造及びプロセスが提供される。インダクタからなる導電線が誘電体層の上面に形成される。導電線の下の半導体基体の領域は除去される。
半導体デバイスは半導体基体及び半導体基体に積層される誘電体層からなる。連続導体は誘電体層上に配置される。連続導体の下層領域の少なくとも一部において半導体基体はそこに開口部を画定する。
以下、図面を参照して、本発明の実施形態を説明する。なお、通例により、記載された種々のデバイスの外形は実寸法では描かれているものではなく、本発明に関係する特定の特徴を強調している。符号は図面及び本文を通じて各要素を意味するものである。
本発明によるインダクタを形成するプロセスが集積回路の半導体基体１０を示す図１から始まる。なお、半導体基体１０は(図示されない)複数の能動素子を一般に含む。本発明の一つの実施例によると、インダクタ収容のため能動素子は領域１２及び１４内に形成されない。
誘電体層４０（標準的には厚さ３〜５ミクロン）がシリコン基体１０の上面４２上に形成され、誘電体層４０から基体１０の領域４６及び４８中の能動素子まで伸びる窓部４４の形成が続く。窓部４４は公知の光リソグラフマスキング、パターン成形及びエッチングプロセスを用いて形成される。後に続く処理ステップにおいて、導電性材料の層が上面４５の上層に形成される。図１に示されるシリコン基体の領域において、インダクタは導電性材料層に形成され、インダクタと能動素子を領域４６及び４８中で接続するために相互接続部材（例えばタングステンプラグ）が窓部４４中に形成される。
図２に示されるように、チタン層５０が窓部４４内及び作業領域５２上、即ち、誘電体層４０の上にメッキされる。窓部４４の底面５３で、チタン層５０が下にある能動領域のシリコンと反応して局所化されたチタンシリコン領域を形成する。シリコンの領域は能動領域と後に窓部４４に形成される相互接続タングステンプラグ間の向上した導電性を提供する。
次にチタン窒化物（ＴｉＮ）層５８が窓部４４内及び作業領域５２上にメッキされる。チタン窒化物は誘電体層４０のような酸化材料から層状に剥離できることが知られている。チタン層５０は接着層として作用し、チタン窒化物層５８と、作業領域５２の下の誘電体材料、側壁５６及び底面５３との間の接着を促進する。フッ化気体はチタンと高い反応性があるので、ＴｉＮ層５８は下層のチタン層と下記のタングステンメッキのステップ中で使用されるフッ化気体との間の障壁として作用する。
図３に示すように、タングステン層６０は、タングステンヘキサフッ化物（ＷＦ６）及びシラン（ＳｉＨ４）が関与する化学蒸着プロセスによって窓部４４及び作業領域５２において形成される。そして、シリコン基体１０は化学機械研磨のステップに移行してタングステンプラグ６２を形成する。図４が参照される。
図５に示すように、下層から順に、チタン層６７、チタン窒化物層６８、アルミニウム層６９及び反射防止キャップ層７０からなるアルミニウム積層６６が作業領域５２上にメッキされる。アルミニウム積層６６のチタン層６７及びチタン窒化物層６８は上述のチタン層及びチタン窒化物層５０及び５８と同じ目的を果たすものである。
アルミニウム積層６６のある領域は、従来のマスキング、パターン成形及びエッチングの工程で除去され、基体１０の一範囲において、インダクタ７１の所望の導体形状を形成し、図６に示す複数のアルミニウム導電線６６Ａからなる構成となる。
基体１０の図６に図示されない他の領域において、導電相互接続構造がアルミニウム積層６６にマスキング、パターン成形及びエッチング工程によって形成され、下にある導電性のタングステンプラグが基体１０の能動領域に接触して形成される。相互接続構造は下面のタングステンプラグに接続し、以下、金属１層又は第１金属化層と称される。当業者には分かることであるが、追加的な相互接続構造、導電経路、及び、金属層に挟まれる誘電体層がアルミニウム積層６６上に形成され完全な集積回路の相互接続システムを形成する。従って、インダクタは相互接続構造の形成と同時に形成できるので、インダクタ７１の形成がデバイスの相互接続を形成するプロセスに都合よく統合される。
図７の平面図から分かるように（図６は図７の線６−６に切った断面図である）、この実施例において導線６６Ａは直線であり、約９０度の角度で交差し、直線をつなげたスパイラル形状インダクタ７１を形成する。インダクタ７１の終端７６が、領域４６及び４８においてタングステンプラグ６２によって下にある能動デバイスに接続されることになる。
図８に示すように円形状のスパイラル形状インダクタ８０もまたアルミニウム積層６６の材料領域の適切なマスキング、パターン成形及びエッチングによって形成される。所望のインダクタンス値を持つインダクタが、インダクタ７１を形成する導体の大きさ及び幾何学図形を適切に選択することにより形成できる。
図６に示す本発明の実施例において、インダクタ７１が金属−１層、即ち、第１の金属化層に形成される。下記に説明する他の実施例では、インダクタは金属化層の上層において形成される。
本発明によると、インダクタ７１の下の基体１０の領域１２及び１４はインダクタ７１の形成後に除去され、空間８２を形成する。その結果の構造は断面図９及び上面図１０に示される。金属エッチングプロセス又はレーザー微細加工は領域１２及び１４――それらは通常約３００から５００ミクロンの厚さであるが――を除去する技術として知られている。図１０では空間８２は長方形をしているが、これは代表例に過ぎない。円形スパイラル形状インダクタの空間は、例えば円形になるであろう。一つの実施例では空間８２は、エポキシやポリイミドのような非導電性の、誘電性の又は被覆付きの材料で充填される。また、他の実施例では、空間８２はインダクタ７１の形成に先立って基体１０において形成されるが、そのような技術は空間８２を二酸化シリコンのような誘電性材料で充填して後の上層の形成ができるようにする必要があるため、より難しいものとなる。
上述のように、インダクタ７１の下に半導体や導電性材料がないことにより、インダクタに起因する渦電流が減少し、インダクタのＱ値が上がる。
図１１は、導電線６６Ａと同じ金属化層において終端７６を伸ばすための導電性部材９０からなるインダクタ８９の実施例を示すものである。この実施例では、空間８２は図９の実施例よりも大きく、従って、図９のインダクタ７１に比べてインダクタ８９のＱ値は上がる。
図１２は、図１１のインダクタ８９の上面図であり、ここで、図１１の断面図は図１２の１１−１１面で切ったものである。
図１３はインダクタ９２の断面図である。インダクタ７１とは異なり両終端７６は離され、ここで上記に記載した実施例で示すものよりも大きい空間８２が形成できるようにする。この実施例を形成するために、金属層に挟まれる誘電体層９４が導電線６６Ａ上にメッキされ、誘電体層９４上の第２の金属化層はそこに形成される導電性部材９８からなる。タングステンプラグ１０２は導電線９８を基体１０における能動領域に接続する。両終端７６はインダクタ９２が占める面の外側の能動領域に接続され、空間８２はインダクタ９２の下の領域を実質的に囲うことができる。
当業者には分かるように、集積回路は一般に、半導体基体内で形成されるデバイスの能動領域を相互接続するために複数の金属化層からなる。それらの層は通常、金属化層１（Ｍ１）のような文字「Ｍ」の後にくる数字表示で表現される。本発明の一つの実施例ではインダクタは上層の金属化層（即ち、上記のＭ１）において形成され、インダクタの終端とデバイスの能動領域又は他の導電基体と接続するために上方に及び／又は下方にタングステンプラグを引き出す。
通常、第５の金属化層（Ｍ５）は半導体基体１０から約５ミクロンのところにある。従って、そこに形成されるインダクタは基体１０から約５ミクロンのところにある。（本発明の教示によると）インダクタと基体間を５ミクロン離して下層の基体材料を除去することでインダクタのＱ値が向上することが確認された。上述の公知の損失の多い基体の効果は少なくともインダクタ直径に等しいインダクタ・基体間の距離まで及ぶことが確認されている。通常のインダクタの直径は５０〜１００ミクロンの範囲である。従って、全ての金属化層は１００ミクロン以内の半導体基体なので、インダクタがいずれかの金属化層において形成されるという本発明のやり方を用いることは都合がよい。
図１４は本発明の実施例を示す断面図であり、インダクタ１２０が集積回路デバイスの第３の金属化層Ｍ３において形成される。図１４では上述の実施例で示した一種の補助的な層（例えば、チタンや窒化チタン）は図示していない。半導体基体１２２は公知の従来技術によって形成される複数の(図示されない)能動デバイスからなる。導電経路１２４は誘電体層１２６中に形成される。第１の金属化層（Ｍ１）は、導体経路１２４を金属層に挟まれる誘電体層１３２中に形成される上層の導体経路１３０に相互接続するための導体構造物１２８からなる。当業者なら分かるように、導体構造物はまた、図１４の断面上に及び断面上から伸びている。
第２の金属化層（Ｍ２）は導体経路１３０上にあり、金属層に挟まれる誘電体層１４４中に形成される導体経路１４２に接続される導体構造物１４０からなる。第３の金属化層はインダクタ１２０及び導体構造物１４６からなり、それらは同時に上層の金属層に挟まれる誘電体層１４４で形成される導体層上で行われる公知のマスキング、パターン成形及びエッチング工程によって形成される。（図１４では示されない）追加的な金属化層及び金属層に挟まれる誘電体層は図示された構造上に形成できる。
金属層に挟まれる誘電体層１４４の形成に先立って、インダクタ１２０の下にある空間が従来のマスキング、パターン成形及びエッチング工程を用いて領域１５０に形成される。空間は、金属層に挟まれる誘電体層１４４がその上面に形成されるのに先立って、二酸化シリコン（誘電性材料）又は他の比較的低損失の材料で充填される。（図１４に図示されない）他の実施例では、インダクタ１２０の下にある基体１２２の領域もまた、上述のやり方によって除去される。前述の実施例のように、半導体及び金属化層がインダクタ１２０の下にないことによって、渦電流損失が低減され、インダクタのＱ値を向上することができる。
構造やプロセスがインダクタを半導体基体上に形成するために有用なものとして記載された。本発明の特定の適用例が示されたが、ここに開示された原理は、発明が様々な態様や様々な回路構造で実施するための基礎を提供するものである。数値の変更は発明の範疇において可能である。発明は請求項によってのみ限定される。
本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。 本発明による様々なプロセスのステップの完了後の半導体基板及びインダクタを説明する図である。
符号の説明
１０、１２２ 半導体基体
４０、１２６、１３２、１４４ 誘電体層
４４ 窓部
４６、４８ 能動領域
５０、６７ チタン層
５８、６８ 窒化チタン層
６０ タングステン層
６２ タングステンプラグ
６６ アルミニウム積層
６６Ａ アルミニウム導電線
６９ アルミニウム層
７０ キャップ
７１、８９、９２、１２０ インダクタ
７６ 終端
８２ 空間
１２４、１３０、１４２ 導体経路
１２８、１４０、１４６ 導体構造物

Claims (7)

  1. インダクタを形成する方法であって、
    半導体基体を形成するステップ、
    誘電体層を該基体の上層に形成するステップであって、該誘電体層が上表面からなるステップ、
    該上表面上の導電線を形成するステップであって、該導電線は誘電効果を持つステップ、及び、
    該半導体基体の該導電線の少なくとも一部分の下方にある領域を除去するステップからなる方法。
  2. 請求項１記載の方法であって、さらに、該半導体基体中に能動領域を形成するステップからなる方法。
  3. 請求項１記載の方法において、該導電線は第１及び第２の終端からなり、さらに、該第１及び第２の終端を能動領域に接続するために該誘電体層を貫通して導電性相互接続を形成するステップからなる方法。
  4. 請求項１記載の方法において、該半導体基体を除去するステップは該半導体基体をエッチングするステップからなる方法。
  5. 請求項１記載の方法において、該半導体基体を除去するステップは該半導体基体を微細加工するステップからなる方法。
  6. インダクタを形成する方法であって、
    半導体基体を形成するステップ、
    １以上の誘電体層を該基体の上層に形成するステップであって、該１以上の誘電体層の上側の層が上表面からなるステップ、
    該上表面上に導電線を形成するステップであって、該導電線は誘電効果を持つステップ、及び、
    該導電線の少なくとも一部分の下方にある該誘電体層の１以上の領域を除去することによって開口部を画定するステップからなる方法、
  7. 請求項６記載の方法であって、さらに、該開口部中に誘電体材料をメッキするステップからなる方法。
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