JP2010112716A - 半導体試験装置、半導体試験方法および半導体試験プログラム - Google Patents

Abstract

【課題】被試験デバイスの試験に要する時間をより詳細に測定して、試験速度の高速化および生産性の向上を図ることを目的とする。
【解決手段】ＤＵＴ２のテストを行う１または複数の制御カード１と当該制御カード１の制御を行うコントローラ３とを備える半導体試験装置であって、制御カード１に備えられ、この制御カード１に設けたテスト実行部１３を制御するために要する制御時間ＴＢを計測するカード側タイマ１２と、コントローラ３に備えられ、カード側タイマ１２が測定する制御時間ＴＢに基づいてテスト実行部１３がＤＵＴ２のテストを行うために確保される待機時間ＴＷを変更する待機時間変更部２４と、を備えている。
【選択図】 図１

Description

本発明は、被試験デバイスの試験を行う半導体試験装置、半導体試験方法および半導体試験プログラムに関するものである。

ＩＣやＬＳＩ、メモリ等の被試験デバイス（以下、ＤＵＴ）に所定の試験を行って良否判定を行う半導体試験装置がある。近年のＤＵＴは高集積化や大容量化の傾向にあり、その個数も飛躍的に増加していることから、１つのＤＵＴに対して要する試験速度を高速化して生産性を向上させることが要求されている。このため、ＤＵＴ
の試験に要する試験時間を測定および分析して、試験時間の短縮化を図るようにしている。

図５は従来の半導体試験装置の構成の一例を示している。この半導体試験装置は複数枚の制御カード１０１（図５では３枚の制御カード１０１Ａ〜１０１Ｃを示している）と制御カード１０１ごとに接続されるＤＵＴ１０２と各制御カード１０１に接続されるコントローラ１０３とを備えて概略構成している。

制御カード１０１はカード側ＣＰＵ１１０（図５ではカード側ＣＰＵ１１０Ａ〜１１０Ｃとして示している）とテスト部１１１（図５ではテスト部１１１Ａ〜１１１Ｃとして示している）とを備えて概略構成している。カード側ＣＰＵ１１０は制御カード１０１の全体の制御を行う制御部である。テスト部１１１はＤＵＴ１０２に対して実際に試験を行うためのハードウェア機構であり、例えば図６に示すように電圧印加ドライバ１１２と測定器１１３とリレー１１４とを備えている。電圧印加ドライバ１１２はＤＵＴ１０２に対して電圧を印加するための駆動装置であり、測定器１１３はＤＵＴ１０２から出力される電圧を測定するための測定装置である。リレー１１４はテスト部１１１とＤＵＴ１０２とを接続状態または非接続状態に切り替えるリレースイッチである。

図５に戻って、コントローラ１０３は複数の制御カード１０１に接続されており、全ての制御カード１０１の制御を行っているコンピュータである。コントローラ１０３はコントローラ側ＣＰＵ１２０とプログラム記憶部１２１とタイマ１２２とを備えて概略構成している。コントローラ側ＣＰＵ１２０はコントローラ１０３全体の制御を行う制御部である。プログラム記憶部１２１はコントローラ側ＣＰＵ１２０が行う制御の実行手順が記述されたプログラム（テストプログラム）を記憶する記憶部である。タイマ１２２はコントローラ側ＣＰＵ１２０の制御により時間を計測する時間計測手段である。

以上の構成における動作について説明する。テスト部１１１が図６のような構成の場合、テスト部１１１は主に３つのテスト動作を行う。１つ目はリレー１１４をオフからオンに切り替えてテスト部１１１とＤＵＴ１０２とを接続する動作（リレー接続動作）、２つ目は電圧印加ドライバ１１２からＤＵＴ１０２に対して電圧を印加する動作（電圧印加動作）、３つ目はＤＵＴ１０２から出力される電圧を測定器１１３が測定する動作（測定動作）である。

テストプログラムには最初にリレー接続動作に関する命令が記述されており、コントローラ側ＣＰＵ１２０は当該命令の解読および実行を行い、制御カード１０１に対して命令（動作命令）の出力を行う。制御カード１０１のカード側ＣＰＵ１１０は当該動作命令を入力して動作命令の解析を行い、リレー接続動作に関する内容であると認識を行なう。実際にリレー接続動作を行うのはテスト部１１１であるため、カード側ＣＰＵ１１０はテスト部１１１に対してリレー１１４を接続する制御を行う制御命令を出力する。テスト部１１１はカード側ＣＰＵ１１０から出力された制御命令の内容にしたがって、リレー１１４の接続を行う。

そして、リレー１１４の接続動作が終了した後に、テスト部１１１はカード側ＣＰＵ１１０に対して動作が終了した旨を出力し、カード側ＣＰＵ１１０はコントローラ１０３のコントローラ側ＣＰＵ１２０に対して、リレー接続動作が終了した旨の通知（動作終了通知）を出力する。コントローラ側ＣＰＵ１２０は動作終了通知を入力したときにリレー接続動作が終了したことを認識する。以上が１つのテスト動作の流れであり、電圧印加動作および測定動作においても同様のテスト動作が行われる。

コントローラ側ＣＰＵ１２０は制御カード１０１に対して動作命令を出力するときに、タイマ１２２を制御して時間計測を開始させる。そして、制御カード１０１から動作終了通知を入力したときに、タイマ１２２を制御して時間計測を終了させる。これにより、１つのテスト動作に要する時間（テスト時間）を計測することができるようになる。計測したテスト時間は、例えばディスプレイ等の表示装置に表示するようにする。従って、ＤＵＴ１０２の試験に要するテスト時間を把握でき、テスト時間の分析を行うことができるようになる。

この他に、テスト時間を計測して表示する技術としては、例えば特許文献１がある。特許文献１の技術では、１つのＩＣに対して複数回行われるテストについて、テスト毎に所要時間を計測および記憶し、その結果を表示器により表示するようにしている。
特開平７−１２８３９７号公報

前述した従来の技術においては、コントローラ１０３にタイマ１２２を設けることで、１つのテスト動作に要するテスト時間を計測することができる。ただし、このテスト時間は１回のテストに要する時間であり、１回のテストにおける詳細な内訳を把握することはできない。また、特許文献１の技術においても１つのテスト動作に要する時間を計測することができるが、テスト動作の内訳の時間を認識しているわけではない。

１つのテスト動作の中においても、コントローラ１０３だけでなく制御カード１０１も動作を行っている。従って、１つのテスト動作の中の詳細な時間の内訳を計測することで、さらに試験速度の高速化を図れる場合もある。特に、近年では、ＤＵＴ１０２の高集積化や大容量化の傾向が顕著になっており、その個数も飛躍的に増加していることから、試験速度の効率化は重要な課題になっている。このため、１つのテスト動作の中の詳細な時間を計測することで、試験速度を大幅に向上させて生産性の向上を図ることは必須の課題である。

そこで、本発明は、被試験デバイスの試験に要する時間をより詳細に測定して、試験速度の高速化および生産性の向上を図ることを目的とする。

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスのテストを行う１または複数の制御カードと当該制御カードの制御を行うコントローラとを備える半導体試験装置であって、前記制御カードに備えられ、この制御カードに設けたテスト実行部を制御するために要する制御時間を計測するカード側タイマと、前記コントローラに備えられ、前記カード側タイマが測定する前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更する待機時間変更部と、を備えたことを特徴とする。

この半導体試験装置によれば、制御カードにカード側タイマを設けて制御時間を計測し、計測した制御時間に基づいて待機時間を変更している。待機時間は被試験デバイスの仕様等から予め定められているが、制御時間を待機時間として利用できる。このため、もともと設定されていた待機時間から制御時間を減じた時間を待機時間として設定できるため、全体としての処理時間を大幅に短縮でき、試験速度の大幅な高速化および生産性の飛躍的な向上を図ることができるようになる。

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記待機時間変更部は、予め設定された設定時間から前記カード側タイマが測定する前記制御時間を減じた時間に前記待機時間を変更することを特徴とする。

この半導体試験装置によれば、待機時間変更部が設定時間（予め設定されていた待機時間）から制御時間を減じた時間を待機時間に設定しているため、自動的に待機時間の変更がされるようになる。

本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記カード側タイマが計測する前記制御時間を表示する表示装置と、前記表示装置に表示される前記制御時間に基づいて前記待機時間を変更する入力装置と、を備えたことを特徴とする。

この半導体試験装置によれば、操作者が表示装置の内容を確認しながら入力装置を用いて手動で待機時間を変更することができるようになる。自動的な待機時間の変更を制限する要請がある場合には、手動による変更手段を設けることで、運用上の要請に柔軟に対応することができるようになる。

本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置において、前記コントローラは、前記被試験デバイスに対する１回のテストに要するテスト時間を計測するコントローラ側タイマを備え、前記表示装置に前記テスト時間と前記制御時間とを表示することを特徴とする。

この半導体試験装置によれば、コントローラにコントローラ側タイマを設けることで、表示装置に制御時間だけではなくテスト時間を表示することができる。画面上に表示される内容に基づいて手動で待機時間を変更する場合には、制御時間だけではなくテスト時間の表示も行うことで、操作者が視覚的により多くの情報を把握することができるようになる。

本発明の請求項５の半導体試験方法は、被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験方法であって、前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測するステップと、前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更するステップと、変更された待機時間に基づいて前記被試験デバイスのテストを行うステップと、を有することを特徴とする。

本発明の請求項６の半導体試験プログラムは、被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験プログラムを、前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測させる手段、前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更する手段、変更された待機時間に基づいて前記被試験デバイスのテストを行う手段、として機能させることを特徴とする。

本発明は、制御カードにカード側タイマを設けてカード側ＣＰＵの制御時間を計測しており、待機時間変更部が予め設定されていた待機時間から制御時間を減じた時間に待機時間を変更している。これにより、制御時間に要する時間を短縮できるため、試験速度の大幅な向上および生産性の飛躍的な向上を図ることができるようになる。

以下、本発明の実施形態について図面を参照して説明する。図１に示すように、本発明の半導体試験装置は、３枚の制御カード１（１Ａ〜１Ｃとしている）と各制御カード１に接続されるＤＵＴ２と各制御カード１に接続されるコントローラ３とを備えて概略構成している。図１においては、３枚の制御カード１を例示しているが、制御カード１の枚数は１枚であっても、複数枚であってもよい。

制御カード１はＤＵＴ２の試験を行うために設けた回路基板であり、カード側ＣＰＵ１１（１１Ａ〜１１Ｃとしている）とカード側タイマ１２（１２Ａ〜１２Ｃとしている）とテスト部１３（１３Ａ〜１３Ｃとしている）とを備えて概略構成している。カード側ＣＰＵ１１は制御カード１の動作制御を行う制御部であり、カード側タイマ１２とテスト部１３との制御を行う。カード側タイマ１２はカード側ＣＰＵ１１の制御により時間を計測する時間計測手段である。テスト部１３はＤＵＴ２に対して接続され、実際にＤＵＴ２の試験を行うハードウェア機構である。

テスト部１３が行う試験としては種々のものがあるが、ここでは図６で示した構成によりＤＵＴ２に対して行う動作であるものとする。従って、テスト部１３は、１）リレー１１４を制御してオフからオンに切り替える動作（リレー接続動作）、２）電圧印加ドライバ１１２によりＤＵＴ２に対して電圧を印加する動作（電圧印加動作）、３）ＤＵＴ２から出力される電圧を測定器１１３により測定する動作（測定動作）、の３つの動作を行う。これら各動作は、それぞれが１つのテスト動作であり、カード側ＣＰＵ１１からの制御命令に基づいてテスト部１３が行う。勿論、前記の３つのテスト動作以外のテスト動作を行うものであってもよい。

ＤＵＴ２はＩＣやＬＳＩ或いはメモリ等の被試験デバイスであり、制御カード１のテスト部１３により種々の試験が行われる。図１では、ＤＵＴ２に対して個別的に制御カード１が接続されているものを例示しているが、１つのＤＵＴ２に対して複数のテスト部１３が接続されるものであってもよい。また、制御カード１に複数のテスト部１３を設けておき、ＤＵＴ２の複数の接続ピンに対してそれぞれテスト部１３を接続するようにしてもよい。

コントローラ３は各制御カード１の制御を行うコンピュータであり、コントローラ側ＣＰＵ２０とプログラム記憶部２１とコントローラ側タイマ２２と待機時間記憶部２３と待機時間変更部２４とを備えて概略構成している。コントローラ側ＣＰＵ２０は制御カード１の全体の制御を行う制御部であり、プログラム記憶部２１に記憶されているプログラム（テストプログラム）の内容を実行して制御を行う。プログラム記憶部２１に記憶されているテストプログラムにはＤＵＴ２の試験を行うための実行手順が記述されており、コントローラ側ＣＰＵ２０はこのテストプログラムに記述されている内容を実行する。テスト部１３が図６の構成の場合には、テストプログラムにはリレー接続動作と電圧印加動作と測定動作との動作を行う命令が記述されている。ここでは、テストプログラムには、以下のようにリレー接続動作、電圧印加動作、測定動作の順番に動作を行う命令が記述されているものとする。
CONN=FC // リレー接続動作
Wait(TW1) // 待機動作
V=5[v] // 電圧印加動作
Wait(TW2) // 待機動作
Meas(VM) // 測定動作
Wait(TW3) // 待機動作

このテストプログラムには各テスト動作の命令の後に待機時間ＴＷ１〜ＴＷ３（総称して待機時間ＴＷとする）を設けている。この待機時間ＴＷの詳細については後述する。なお、上記のテストプログラムはあくまでも一例であり、他の実行手順が記述されているテストプログラムを使用するものであってもよい。ただし、何らかのテスト動作を行った後には待機時間が設けられているものとする。また、コントローラ側ＣＰＵ２０はプログラム記憶部２１から読み込んだプログラムを実行するための図示しないメモリを備えており、このメモリに読み込んだプログラムを展開して実行を行う。

コントローラ側タイマ２２はコントローラ側ＣＰＵ２０の制御により時間の計測を行う。そして、計測した時間をコントローラ側ＣＰＵ２０に対して出力を行う。待機時間記憶部２３は予め設定された待機時間を記憶するための記憶部である。なお、待機時間ＴＷはコントローラ側ＣＰＵ２０のメモリに記憶させるものであってもよい。待機時間変更部２４は待機時間記憶部２３に記憶されている待機時間ＴＷを自動的に変更するものであるが、手動で変更する場合には、待機時間変更部２４に接続される入力装置２６により変更することもできる。表示装置２５はコントローラ側ＣＰＵ２０に接続されるディスプレイであり、コントローラ側ＣＰＵ２０の制御により画面レイアウトを作成して種々の情報の表示を行う。

次に、図２を用いて、ＤＵＴ２の試験を行うためのテスト動作について説明する。テストプログラムには前記したような実行手順が記述されているため、リレー接続動作、電圧印加動作、測定動作の順番で行われる。ＤＵＴ２に対しては繰り返しテスト動作が行われるため、この一連の動作が繰り返して行われる。リレー接続動作、電圧印加動作、測定動作はそれぞれ１つのテスト動作を構成する。

コントローラ側ＣＰＵ２０はテストプログラムをプログラム記憶部２１から読み出して、テストプログラムの解読および実行を行う。テストプログラムには、最初にリレー接続動作が記述されているため、コントローラ側ＣＰＵ２０は制御カード１のテスト部１３にリレー接続動作を実行させるべく、動作内容の命令（動作命令）をカード側ＣＰＵ１１に対して出力する（ステップＳ１）。コントローラ側ＣＰＵ２０は動作命令を出力したときに、コントローラ側タイマ２２を制御して時間計測を開始させる（ステップＳ２）。

カード側ＣＰＵ１１はコントローラ側ＣＰＵ２０から動作命令を入力したときにカード側タイマ１２を制御して時間計測を開始させる（ステップＳ３）。次に、カード側ＣＰＵ１１は動作命令の解析を行い（ステップＳ４）、動作命令がリレー接続動作に関する内容であることを認識する。リレー接続動作を実際に行うのは、テスト部１３のリレー１１４であるため、カード側ＣＰＵ１１はテスト部１３に動作命令の内容を実行させるべく、テスト部１３を制御する命令（制御命令）を出力する（ステップＳ５）。ここでは、リレー接続動作であるため、制御命令はリレー１１４をオフからオンに切り替える命令になる。カード側ＣＰＵ１１が制御命令をテスト部１３に対して出力したときに、カード側タイマ１２を制御して時間計測を終了させる（ステップＳ６）。

このときにカード側タイマ１２が計測した時間を制御時間ＴＢとする。そして、カード側ＣＰＵ１１はカード側タイマ１２から制御時間ＴＢを取得する。この制御時間はカード側ＣＰＵ１１が動作命令を入力および解析してから制御命令を出力するまでの動作（制御動作）を行う時間であり、カード側ＣＰＵ１１がテスト部１３を制御する時間になる。

テスト部１３は制御命令を入力した後に、当該制御命令に基づいてリレー１１４をオフからオンに切り替えるリレー接続動作を行う（ステップＳ７）。リレー接続動作を行うのはテスト部１３であり、この間カード側ＣＰＵ１１はリレー接続動作に関与しない。従って、テスト部１３がリレー接続動作を終了するまでの間、カード側ＣＰＵ１１は待機した状態になる（ただし、テスト部１３に影響を与えない範囲内で他の処理を行ってもよい）。テスト部１３がリレー接続動作を終了したときには、テスト部１３からカード側ＣＰＵ１１にリレー接続動作が終了した旨が知らされる。そして、カード側ＣＰＵ１１はコントローラ３のカード側ＣＰＵ１１に対して、リレー接続動作が終了した旨の動作終了通知およびカード側タイマ１２が計測した制御時間ＴＢを出力する（ステップＳ８）。動作終了通知を入力したカード側ＣＰＵ１１は、カード側タイマ１２の時間計測を終了させる（ステップＳ９）。

このときにコントローラ側タイマ２２が計測した時間は１つのテスト動作を行うために要するテスト時間（以下、テスト時間ＴＡとする）になる。コントローラ側ＣＰＵ２０はコントローラ側タイマ２２からテスト時間ＴＡを取得する。以上により１つのテスト動作が終了する。テストプログラムには次に待機動作が記述されているため、コントローラ側ＣＰＵ２０は時間ＴＷ１だけ待機する。時間ＴＷ１を待機した後、ステップＳ１〜Ｓ９に従って電圧印加動作を行い、その後に時間ＴＷ２だけ待機を行う。時間ＴＷ２の待機を行った後に、ステップＳ１〜Ｓ９に従って測定動作を行い、時間ＴＷ３だけ待機を行う。以上により、テストプログラムに記述されている内容の実行が終了する。ＤＵＴ２の試験を行うときには、この一連のテスト動作が繰り返し行われる。

コントローラ３は、制御カード１から出力される制御時間ＴＢとコントローラ側タイマ２２が計測するテスト時間ＴＡとを取得する。従って、各テスト動作を１回行った後には、リレー接続動作のテスト時間ＴＡ１および制御時間ＴＢ１、電圧印加動作のテスト時間ＴＡ２および制御時間ＴＢ２、測定動作のテスト時間ＴＡ３およびＴＢ３を取得することができる。コントローラ３は、各テスト動作のテスト時間ＴＡ（ＴＡ１〜ＴＡ３）だけではなく、制御時間ＴＢ（ＴＢ１〜ＴＢ３）を入力しているため、より詳細な時間を把握することができるようになる。

図１に示すように、コントローラ側ＣＰＵ２０にはディスプレイ等の表示装置２５が接続されており、コントローラ側ＣＰＵ２０は適宜の画面レイアウトを作成して、テスト時間ＴＡおよび制御時間ＴＢの表示を行う。これにより、１つのテスト動作のテスト時間ＴＡと制御カード１の制御時間ＴＢとをそれぞれ視覚的に認識することができるようになる。なお、各テスト動作をそれぞれ複数回行って、平均値を取ることにより、さらに高精度なテスト時間ＴＡおよび制御時間ＴＢを認識するようにしてもよい。

また、コントローラ３には３枚の制御カード１Ａ〜１Ｃが接続されており、それぞれの制御カード１Ａ〜１Ｃより制御時間ＴＢを入力する。３枚の制御カード１Ａ〜１Ｃはそれぞれ信号伝達のタイミングが異なるため、カード側ＣＰＵ１１Ａ〜１１Ｃの制御動作の開始時刻および終了時刻は異なる。そこで、各制御カード１Ａ〜１Ｃにおいて、時間を計測するのではなく時刻を計測することにより、各制御カード１Ａ〜１Ｃにおける制御動作の開始時刻および終了時刻のずれを認識できるようになる。

次に、テスト時間ＴＡの短縮化について図３および図４を用いて説明する。図３はテスト時間ＴＡを短縮化する前のタイミングを示しており、図４は短縮化した後のタイミングを示している。図３および図４において、リレー接続動作における「ＣＯＮＮ＝ＦＣ」はリレー１１４をオフからオンに切り替える動作を、電圧印加動作における「Ｖ＝５[ｖ]」は電圧印加ドライバ１１２が５ボルトの電圧を印加する動作を、測定動作における「ＶＭ」は測定を行う動作を示している。各動作の内容はテストプログラムの記述内容に準じている。図３および図４において、３枚の制御カード１の動作タイミングを示しているが、それぞれ若干のタイミングのずれを生じている。なお、図３および図４において、リレー接続動作、電圧印加動作、測定動作における各時間がそれぞれ同じものを示しているが、実際にはそれぞれのテスト動作により所要時間は異なる。

最初に、テスト時間ＴＡを短縮化する前のタイミングについて図３を用いて説明する。図３に示すように、制御時間ＴＢ１〜ＴＢ３が経過した後にそれぞれ待機時間ＴＷ１〜ＴＷ３（総称して待機時間ＴＷとする）が設けられている。待機時間ＴＷはテスト部１３による動作後の状態を安定化させるための時間（所謂セトリング時間）を考慮した待ち時間となっている。リレー接続動作であれば、リレー１１４をオフからオンに切り替えたとしても、テスト部１３とＤＵＴ２とが即時に安定した接続状態にならず、所定時間を経過した後に安定した状態になる。電圧印加動作であれば、電圧印加ドライバ１１２から５ボルトの電圧を印加したとしても、即時に５ボルトには安定せず、所定時間経過後に５ボルトに安定する。測定動作であれば、測定器１１３が測定を開始した直後に即時に安定した３ボルトの電圧を測定できず、所定時間経過後に安定した３ボルトの電圧を測定できる。

従って、何れのテスト動作であってもセトリング時間を考慮した時間を待機時間ＴＷとしなければならない。前記したテストプログラムにおいて各テスト動作の後に待機時間ＴＷを挿入しているのはこのためである。待機時間ＴＷはセトリング時間だけではなく実際にテスト部１３が稼動している時間を含んでいるが、リレー１１４をオフからオンに切り替える動作、電圧印加ドライバ１１２から電圧を印加する動作、或いは測定器１１３により測定を行う動作にはそれほど長い時間を要することなく終了する。一方、状態安定化のためのセトリング時間には比較的長い時間が必要になり、従って待機時間ＴＷの大部分はセトリング時間のための時間となる。

セトリング時間はＤＵＴ２の仕様等により予め固定的に定められており、このセトリング時間を考慮した待機時間が待機時間記憶部２３に記憶されている。コントローラ側ＣＰＵ２０がテストプログラムに記述された待機動作の命令を実行するときには、待機時間ＴＷを待機時間記憶部２３から読み出して行う。待機時間記憶部２３にはＴＷ１〜ＴＷ３が記憶されており、各待機時間に応じてコントローラ側ＣＰＵ２０が待機を行う。なお、待機時間記憶部２３がコントローラ側ＣＰＵ２０のメモリに記憶されている場合には、当該メモリから待機時間ＴＷを読み出すようにする。従って、テスト動作としては、制御動作の後に待機動作を設けるようにしているため、図３のように制御時間ＴＢと待機時間ＴＷとが繰り返されるようになる。

次に、テスト時間ＴＡを短縮化した後のタイミングについて図４を用いて説明する。図４において、予め待機時間記憶部２３に記憶されている待機時間ＴＷ１〜ＴＷ３はＤＵＴ２の仕様等により定まる待機時間（設定時間）であるため、以下仕様待機時間ＴＷ１〜ＴＷ３とする。また、この仕様待機時間ＴＷ１〜ＴＷ３を変更した待機時間を変更待機時間ＴＮ１〜ＴＮ３（総称して変更待機時間ＴＮ）として説明する。

待機動作はテスト部１３の状態安定化のために設けた動作であり、この間にテスト部１３を動作させることはできないが、カード側ＣＰＵ１１が制御動作を行うことは可能である。つまり、カード側ＣＰＵ１１とテスト部１３とは独立して動作するものであり、カード側ＣＰＵ１１が制御動作（つまり、動作命令の解析等）を行ったとしても、テスト部１３は何等の動作を行わないため、依然として待機状態を維持することになる。そこで、仕様待機時間ＴＷから制御時間ＴＢを減じた時間を変更待機時間ＴＮとして設定する。

つまり、テスト部１３が待機動作を行っている間にカード側ＣＰＵ１１は次の動作命令の解析等を行うことができるため、もともと設定されていた仕様待機時間ＴＷと制御時間ＴＢとをオーバラップすることができる。これにより、仕様待機時間ＴＷから制御時間ＴＢを減じた時間を変更待機時間ＴＮとすることができ、時間短縮を図ることができる。図４にも示すように、リレー接続動作の仕様待機時間ＴＷ１と次に行われる電圧印加動作の制御時間ＴＢ２とをオーバラップさせて変更待機時間ＴＮ１（＝ＴＷ１−ＴＢ２）としており、電圧印加動作の仕様待機時間ＴＷ２と次に行われる測定動作の制御時間ＴＢ３とをオーバラップさせて変更待機時間ＴＮ２（＝ＴＷ２−ＴＢ３）としており、測定動作の仕様待機時間ＴＷ３と次に行われるリレー接続動作の制御時間ＴＢ１とをオーバラップさせて新たな変更待機時間ＴＮ３（＝ＴＷ３−ＴＢ１）としている。

リレー接続動作であれば、本来必要な仕様待機時間ＴＷ１よりも短い時間が変更待機時間ＴＮ１として設定されているが、制御時間ＴＢ２においてテスト部１３は依然として動作を行わず待機状態を維持している。このため、ＴＮ１とＴＢ２との合計で本来必要な仕様待機時間ＴＷ１を確保できるため、ＴＮ１を短縮化した時間としても特段の問題はない。電圧印加動作および測定動作についても同様である。

待機時間記憶部２３に記憶された仕様待機時間ＴＷ１〜ＴＷ３の変更は待機時間変更部２４が行う。前述したように、コントローラ側ＣＰＵ３には制御時間ＴＢ１〜ＴＢ３が各テスト動作後に入力されている。コントローラ側ＣＰＵ２０は、待機時間記憶部２３に記憶されている仕様待機時間ＴＷ１、ＴＷ２、ＴＷ３を読み出して、入力した制御時間ＴＢ２、ＴＢ３、ＴＢ１を減算する。そして、ＴＮ１（＝ＴＷ１−ＴＢ２）として、ＴＮ２（＝ＴＷ２−ＴＢ３）として、ＴＮ３（＝ＴＷ３−ＴＢ１）として、待機時間記憶部２３に変更を行う。従って、待機時間記憶部２３に記憶されていた待機時間はＴＷからＴＮに変更される。待機時間変更部２４が待機時間記憶部２３の変更を行うタイミングとしては、ＴＢ１〜ＴＢ３の全ての値が入力された後に一括して行うものであってもよいし、ＴＢ１〜ＴＢ３の値が入力した後に逐次行っていくものであってもよい。

以降、コントローラ側ＣＰＵ２０がテストプログラムを実行するときには、変更待機時間ＴＮを待機時間記憶部２３から取得して、待機動作を行うようになる。テストプログラムそのものは変更されないが、待機動作を行うときに取得する待機時間がＴＷからＴＮに変更される。従って、もともと設定されていた仕様待機時間ＴＷよりも短縮化した変更待機時間ＴＮでリレー接続動作、電圧印加動作、測定動作の一連の動作を繰り返し行っていくようになるため、全体として大幅な時間短縮を図ることができるようになる。

例えば、各待機時間ＴＷを１０[ｍｓ]、各制御時間ＴＢを２[ｍｓ]としたときに、リレー接続動作、電圧印加動作、測定動作の各テスト動作が１０万回繰り返されるとしたときには、１つのテスト動作で２[ｍｓ]×３＝６[ｍｓ]の時間を短縮でき、これが１０万回繰り返されるため、合計として、６×１００，０００＝６００，０００[ｍｓ]、つまり６，０００秒の時間短縮効果が得られるようになる。

以上説明したように、制御カードにカード側タイマを設けて、カード側タイマが制御時間を計測し、コントローラに設けた待機時間変更部がもともと設定されていたＤＵＴの仕様等により定まる待機時間から制御時間を減じた時間を待機時間として変更を行っている。これにより、制御時間分を短縮化でき、テスト動作全体としては大幅に時間短縮を図ることができる。このため、試験速度は飛躍的に向上し、また生産性も大きく向上するようになる。

以上の例では、待機時間変更部２４がコントローラ側ＣＰＵ２０から制御時間ＴＢを取得して、待機時間ＴＷを自動的に変更する例を示したが、例えばコントローラ側ＣＰＵ２０が制御時間ＴＢおよびテスト時間ＴＡを表示装置２５に表示を行って、画面上に表示されている内容に従って、入力装置２６を用いて待機時間記憶部２３に記憶されている待機時間ＴＷを変更するようにしてもよい。半導体試験装置の運用によっては、コントローラ３により自動的に待機時間ＴＷを変更することが望ましくない場合や待機時間の変更幅を手動で設定したい場合もある。そこで、待機時間変更部２４による待機時間ＴＷの変更を自動で行うか手動で行うかのモードを選択するモード選択手段を例えばディスプレイに表示させておき、何れのモードで行うかを適宜自由に選択できるようにすることもできる。手動で待機時間ＴＷの変更を行う場合には、表示装置２５に表示されている制御時間ＴＢとテスト時間ＴＡと待機時間ＴＷとを視覚的に認識して、入力装置２６を用いて自由に待機時間ＴＷを変更できるようになる。

また、制御時間ＴＢの全部を設定時間ＴＷから減じた時間を待機時間ＴＮとすることで、大幅な時間短縮を図ることができるが、制御時間ＴＢの一部を設定時間ＴＷから減じた時間を待機時間ＴＮとしてもよい。この場合には、時間短縮の効果は全部の場合に比べて低くなるが、他の事情により制御時間ＴＢの全部を減じることができないような場合であっても、制御時間ＴＢの一部を減じることにより時間短縮の効果は得られる。

本発明の半導体試験装置の概要を示すブロック図である。 コントローラおよび制御カードのフローチャートである。 テスト時間の短縮化前のタイミングを示す図である。 テスト時間の短縮化後のタイミングを示す図である。 従来の半導体試験装置の概要を示すブロック図である。 テスト部の構成の一例を示すブロック図である。

符号の説明

１ 制御カード ２ ＤＵＴ
３ コントローラ １２ カード側タイマ
１３ テスト部 ２０ コントローラ側ＣＰＵ
２１ プログラム記憶部 ２２ コントローラ側タイマ
２３ 待機時間記憶部 ２４ 待機時間変更部
２５ 表示装置 ２６ 入力装置

Claims (6)

1. 被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを備える半導体試験装置であって、
   前記制御カードに備えられ、この制御カードに設けた前記被試験デバイスのテストを行うテスト実行部を制御するために要する制御時間を計測するカード側タイマと、
   前記コントローラに備えられ、前記カード側タイマが計測する前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更する待機時間変更部と、
   を備えたことを特徴とする半導体試験装置。
2. 前記待機時間変更部は、予め設定された設定時間から前記カード側タイマが測定する前記制御時間を減じた時間に前記待機時間を変更する
   ことを特徴とする請求項１記載の半導体試験装置。
3. 前記カード側タイマが計測する前記制御時間を表示する表示装置と、
   前記表示装置に表示される前記制御時間に基づいて前記待機時間を変更する入力装置と、
   を備えたことを特徴とする請求項１記載の半導体試験装置。
4. 前記コントローラは、前記被試験デバイスの前記テストに要するテスト時間を計測するコントローラ側タイマを備え、
   前記表示装置に前記テスト時間と前記制御時間とを表示すること
   を特徴とする請求項３記載の半導体試験装置。
5. 被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験方法であって、
   前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測するステップと、
   前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更するステップと、
   変更された待機時間に基づいて前記被試験デバイスのテストを行うステップと、
   を有することを特徴とする半導体試験方法。
6. 被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験プログラムを、
   前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測させる手段、
   前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更する手段、
   変更された待機時間に基づいて前記被試験デバイスのテストを行う手段、
   として機能させることを特徴とする半導体試験プログラム。

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