JP2010112716A - Semiconductor-testing device, method of testing semiconductor, and semiconductor test program - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To increase test speed and to improve productivity by measuring time required for testing a device to be tested in more detail. <P>SOLUTION: A semiconductor-testing device includes: a plurality of control cards 1 for testing a DUT2; and a controller 3 for controlling the control cards 1. The semiconductor-testing device further includes: a card-side timer 12 that is provided in the control card 1 and measures control time TB required for controlling a test execution section 13 provided in the control card 1; and a standby time change section 24 that is provided in the controller 3, and changes the standby time TW ensured so that the test execution section 13 tests the DUT2, based on the control time TB measured by the card-side timer 12. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、被試験デバイスの試験を行う半導体試験装置、半導体試験方法および半導体試験プログラムに関するものである。   The present invention relates to a semiconductor test apparatus, a semiconductor test method, and a semiconductor test program for testing a device under test.

ＩＣやＬＳＩ、メモリ等の被試験デバイス（以下、ＤＵＴ）に所定の試験を行って良否判定を行う半導体試験装置がある。近年のＤＵＴは高集積化や大容量化の傾向にあり、その個数も飛躍的に増加していることから、１つのＤＵＴに対して要する試験速度を高速化して生産性を向上させることが要求されている。このため、ＤＵＴ
の試験に要する試験時間を測定および分析して、試験時間の短縮化を図るようにしている。 There is a semiconductor test apparatus that performs a predetermined test on a device under test (hereinafter referred to as a DUT) such as an IC, an LSI, or a memory to determine pass / fail. Recent DUTs tend to be highly integrated and have a large capacity, and the number of DUTs has increased dramatically. Therefore, it is necessary to increase the test speed required for one DUT to improve productivity. Has been. For this reason, DUT
The test time required for this test is measured and analyzed to shorten the test time.

図５は従来の半導体試験装置の構成の一例を示している。この半導体試験装置は複数枚の制御カード１０１（図５では３枚の制御カード１０１Ａ〜１０１Ｃを示している）と制御カード１０１ごとに接続されるＤＵＴ１０２と各制御カード１０１に接続されるコントローラ１０３とを備えて概略構成している。   FIG. 5 shows an example of the configuration of a conventional semiconductor test apparatus. This semiconductor test apparatus includes a plurality of control cards 101 (three control cards 101A to 101C are shown in FIG. 5), a DUT 102 connected to each control card 101, and a controller 103 connected to each control card 101. It has a schematic configuration.

制御カード１０１はカード側ＣＰＵ１１０（図５ではカード側ＣＰＵ１１０Ａ〜１１０Ｃとして示している）とテスト部１１１（図５ではテスト部１１１Ａ〜１１１Ｃとして示している）とを備えて概略構成している。カード側ＣＰＵ１１０は制御カード１０１の全体の制御を行う制御部である。テスト部１１１はＤＵＴ１０２に対して実際に試験を行うためのハードウェア機構であり、例えば図６に示すように電圧印加ドライバ１１２と測定器１１３とリレー１１４とを備えている。電圧印加ドライバ１１２はＤＵＴ１０２に対して電圧を印加するための駆動装置であり、測定器１１３はＤＵＴ１０２から出力される電圧を測定するための測定装置である。リレー１１４はテスト部１１１とＤＵＴ１０２とを接続状態または非接続状態に切り替えるリレースイッチである。   The control card 101 includes a card side CPU 110 (shown as card side CPUs 110A to 110C in FIG. 5) and a test unit 111 (shown as test units 111A to 111C in FIG. 5). The card CPU 110 is a control unit that controls the entire control card 101. The test unit 111 is a hardware mechanism for actually performing a test on the DUT 102, and includes, for example, a voltage application driver 112, a measuring instrument 113, and a relay 114 as shown in FIG. The voltage application driver 112 is a drive device for applying a voltage to the DUT 102, and the measuring instrument 113 is a measurement device for measuring a voltage output from the DUT 102. The relay 114 is a relay switch that switches the test unit 111 and the DUT 102 to a connected state or a non-connected state.

図５に戻って、コントローラ１０３は複数の制御カード１０１に接続されており、全ての制御カード１０１の制御を行っているコンピュータである。コントローラ１０３はコントローラ側ＣＰＵ１２０とプログラム記憶部１２１とタイマ１２２とを備えて概略構成している。コントローラ側ＣＰＵ１２０はコントローラ１０３全体の制御を行う制御部である。プログラム記憶部１２１はコントローラ側ＣＰＵ１２０が行う制御の実行手順が記述されたプログラム（テストプログラム）を記憶する記憶部である。タイマ１２２はコントローラ側ＣＰＵ１２０の制御により時間を計測する時間計測手段である。   Returning to FIG. 5, the controller 103 is a computer that is connected to a plurality of control cards 101 and controls all the control cards 101. The controller 103 includes a controller-side CPU 120, a program storage unit 121, and a timer 122, and is schematically configured. The controller-side CPU 120 is a control unit that controls the entire controller 103. The program storage unit 121 is a storage unit that stores a program (test program) in which an execution procedure of control performed by the controller-side CPU 120 is described. The timer 122 is time measuring means for measuring time under the control of the controller side CPU 120.

以上の構成における動作について説明する。テスト部１１１が図６のような構成の場合、テスト部１１１は主に３つのテスト動作を行う。１つ目はリレー１１４をオフからオンに切り替えてテスト部１１１とＤＵＴ１０２とを接続する動作（リレー接続動作）、２つ目は電圧印加ドライバ１１２からＤＵＴ１０２に対して電圧を印加する動作（電圧印加動作）、３つ目はＤＵＴ１０２から出力される電圧を測定器１１３が測定する動作（測定動作）である。   The operation in the above configuration will be described. When the test unit 111 is configured as shown in FIG. 6, the test unit 111 mainly performs three test operations. The first is an operation of switching the relay 114 from OFF to ON to connect the test unit 111 and the DUT 102 (relay connection operation), and the second is an operation of applying a voltage from the voltage application driver 112 to the DUT 102 (voltage application) Operation) The third is an operation (measurement operation) in which the measuring instrument 113 measures the voltage output from the DUT 102.

テストプログラムには最初にリレー接続動作に関する命令が記述されており、コントローラ側ＣＰＵ１２０は当該命令の解読および実行を行い、制御カード１０１に対して命令（動作命令）の出力を行う。制御カード１０１のカード側ＣＰＵ１１０は当該動作命令を入力して動作命令の解析を行い、リレー接続動作に関する内容であると認識を行なう。実際にリレー接続動作を行うのはテスト部１１１であるため、カード側ＣＰＵ１１０はテスト部１１１に対してリレー１１４を接続する制御を行う制御命令を出力する。テスト部１１１はカード側ＣＰＵ１１０から出力された制御命令の内容にしたがって、リレー１１４の接続を行う。   In the test program, an instruction regarding the relay connection operation is first described. The controller-side CPU 120 decodes and executes the instruction, and outputs an instruction (operation instruction) to the control card 101. The card-side CPU 110 of the control card 101 inputs the operation command, analyzes the operation command, and recognizes that the content is related to the relay connection operation. Since it is the test unit 111 that actually performs the relay connection operation, the card-side CPU 110 outputs a control command for performing control for connecting the relay 114 to the test unit 111. The test unit 111 connects the relay 114 according to the contents of the control command output from the card side CPU 110.

そして、リレー１１４の接続動作が終了した後に、テスト部１１１はカード側ＣＰＵ１１０に対して動作が終了した旨を出力し、カード側ＣＰＵ１１０はコントローラ１０３のコントローラ側ＣＰＵ１２０に対して、リレー接続動作が終了した旨の通知（動作終了通知）を出力する。コントローラ側ＣＰＵ１２０は動作終了通知を入力したときにリレー接続動作が終了したことを認識する。以上が１つのテスト動作の流れであり、電圧印加動作および測定動作においても同様のテスト動作が行われる。   Then, after the connection operation of the relay 114 is finished, the test unit 111 outputs a message indicating that the operation is finished to the card side CPU 110, and the card side CPU 110 finishes the relay connection operation to the controller side CPU 120 of the controller 103. A notification to the effect (operation end notification) is output. The controller-side CPU 120 recognizes that the relay connection operation has ended when the operation end notification is input. The above is one test operation flow, and the same test operation is performed in the voltage application operation and the measurement operation.

コントローラ側ＣＰＵ１２０は制御カード１０１に対して動作命令を出力するときに、タイマ１２２を制御して時間計測を開始させる。そして、制御カード１０１から動作終了通知を入力したときに、タイマ１２２を制御して時間計測を終了させる。これにより、１つのテスト動作に要する時間（テスト時間）を計測することができるようになる。計測したテスト時間は、例えばディスプレイ等の表示装置に表示するようにする。従って、ＤＵＴ１０２の試験に要するテスト時間を把握でき、テスト時間の分析を行うことができるようになる。   When the controller-side CPU 120 outputs an operation command to the control card 101, the controller-side CPU 120 controls the timer 122 to start time measurement. When the operation end notification is input from the control card 101, the timer 122 is controlled to end the time measurement. As a result, the time required for one test operation (test time) can be measured. The measured test time is displayed on a display device such as a display. Therefore, the test time required for the test of the DUT 102 can be grasped, and the test time can be analyzed.

この他に、テスト時間を計測して表示する技術としては、例えば特許文献１がある。特許文献１の技術では、１つのＩＣに対して複数回行われるテストについて、テスト毎に所要時間を計測および記憶し、その結果を表示器により表示するようにしている。
特開平７−１２８３９７号公報 In addition to this, there is, for example, Patent Document 1 as a technique for measuring and displaying the test time. In the technique of Patent Document 1, the required time is measured and stored for each test, and the result is displayed on a display unit.
JP-A-7-128397

前述した従来の技術においては、コントローラ１０３にタイマ１２２を設けることで、１つのテスト動作に要するテスト時間を計測することができる。ただし、このテスト時間は１回のテストに要する時間であり、１回のテストにおける詳細な内訳を把握することはできない。また、特許文献１の技術においても１つのテスト動作に要する時間を計測することができるが、テスト動作の内訳の時間を認識しているわけではない。   In the above-described conventional technique, the test time required for one test operation can be measured by providing the controller 122 with the timer 122. However, this test time is the time required for one test, and a detailed breakdown of one test cannot be grasped. The technique of Patent Document 1 can also measure the time required for one test operation, but does not recognize the breakdown time of the test operation.

１つのテスト動作の中においても、コントローラ１０３だけでなく制御カード１０１も動作を行っている。従って、１つのテスト動作の中の詳細な時間の内訳を計測することで、さらに試験速度の高速化を図れる場合もある。特に、近年では、ＤＵＴ１０２の高集積化や大容量化の傾向が顕著になっており、その個数も飛躍的に増加していることから、試験速度の効率化は重要な課題になっている。このため、１つのテスト動作の中の詳細な時間を計測することで、試験速度を大幅に向上させて生産性の向上を図ることは必須の課題である。   In one test operation, not only the controller 103 but also the control card 101 operates. Therefore, it may be possible to further increase the test speed by measuring the detailed time breakdown in one test operation. In particular, in recent years, the trend toward higher integration and larger capacity of the DUTs 102 has become remarkable, and the number of the DUTs 102 has increased dramatically, so that the efficiency of the test speed has become an important issue. For this reason, it is an indispensable task to improve the productivity by greatly improving the test speed by measuring the detailed time in one test operation.

そこで、本発明は、被試験デバイスの試験に要する時間をより詳細に測定して、試験速度の高速化および生産性の向上を図ることを目的とする。   Therefore, an object of the present invention is to measure the time required for testing a device under test in more detail, and to increase the test speed and improve the productivity.

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスのテストを行う１または複数の制御カードと当該制御カードの制御を行うコントローラとを備える半導体試験装置であって、前記制御カードに備えられ、この制御カードに設けたテスト実行部を制御するために要する制御時間を計測するカード側タイマと、前記コントローラに備えられ、前記カード側タイマが測定する前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更する待機時間変更部と、を備えたことを特徴とする。   In order to solve the above problems, a semiconductor test apparatus according to claim 1 of the present invention is a semiconductor test apparatus including one or more control cards for testing a device under test and a controller for controlling the control card. A card-side timer for measuring a control time required for controlling a test execution unit provided in the control card, and a control time for the controller to measure by the card-side timer. And a standby time changing unit that changes a standby time reserved for the test execution unit to test the device under test.

この半導体試験装置によれば、制御カードにカード側タイマを設けて制御時間を計測し、計測した制御時間に基づいて待機時間を変更している。待機時間は被試験デバイスの仕様等から予め定められているが、制御時間を待機時間として利用できる。このため、もともと設定されていた待機時間から制御時間を減じた時間を待機時間として設定できるため、全体としての処理時間を大幅に短縮でき、試験速度の大幅な高速化および生産性の飛躍的な向上を図ることができるようになる。   According to this semiconductor test apparatus, the card side timer is provided in the control card, the control time is measured, and the standby time is changed based on the measured control time. The standby time is determined in advance from the specifications of the device under test, but the control time can be used as the standby time. For this reason, since the time obtained by subtracting the control time from the originally set standby time can be set as the standby time, the overall processing time can be greatly reduced, the test speed can be greatly increased, and productivity can be dramatically improved. It will be possible to improve.

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記待機時間変更部は、予め設定された設定時間から前記カード側タイマが測定する前記制御時間を減じた時間に前記待機時間を変更することを特徴とする。   The semiconductor test apparatus according to a second aspect of the present invention is the semiconductor test apparatus according to the first aspect, wherein the standby time changing unit is a time obtained by subtracting the control time measured by the card side timer from a preset set time. And changing the waiting time.

この半導体試験装置によれば、待機時間変更部が設定時間（予め設定されていた待機時間）から制御時間を減じた時間を待機時間に設定しているため、自動的に待機時間の変更がされるようになる。   According to this semiconductor test apparatus, the standby time is automatically changed because the standby time changing unit sets the standby time as the time obtained by subtracting the control time from the set time (the standby time set in advance). Become so.

本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記カード側タイマが計測する前記制御時間を表示する表示装置と、前記表示装置に表示される前記制御時間に基づいて前記待機時間を変更する入力装置と、を備えたことを特徴とする。   According to a third aspect of the present invention, there is provided a semiconductor test apparatus according to the first aspect, wherein a display device that displays the control time measured by the card-side timer and a control time that is displayed on the display device. And an input device that changes the waiting time based on the input device.

この半導体試験装置によれば、操作者が表示装置の内容を確認しながら入力装置を用いて手動で待機時間を変更することができるようになる。自動的な待機時間の変更を制限する要請がある場合には、手動による変更手段を設けることで、運用上の要請に柔軟に対応することができるようになる。   According to this semiconductor test apparatus, the operator can manually change the standby time using the input device while checking the contents of the display device. When there is a request to limit the automatic change of the standby time, it is possible to flexibly respond to an operation request by providing a manual changing means.

本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置において、前記コントローラは、前記被試験デバイスに対する１回のテストに要するテスト時間を計測するコントローラ側タイマを備え、前記表示装置に前記テスト時間と前記制御時間とを表示することを特徴とする。   A semiconductor test apparatus according to a fourth aspect of the present invention is the semiconductor test apparatus according to the third aspect, wherein the controller includes a controller-side timer for measuring a test time required for one test for the device under test, and the display The test time and the control time are displayed on a device.

この半導体試験装置によれば、コントローラにコントローラ側タイマを設けることで、表示装置に制御時間だけではなくテスト時間を表示することができる。画面上に表示される内容に基づいて手動で待機時間を変更する場合には、制御時間だけではなくテスト時間の表示も行うことで、操作者が視覚的により多くの情報を把握することができるようになる。   According to this semiconductor test apparatus, by providing a controller-side timer in the controller, not only the control time but also the test time can be displayed on the display device. When manually changing the standby time based on the contents displayed on the screen, the operator can visually grasp more information by displaying not only the control time but also the test time. It becomes like this.

本発明の請求項５の半導体試験方法は、被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験方法であって、前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測するステップと、前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更するステップと、変更された待機時間に基づいて前記被試験デバイスのテストを行うステップと、を有することを特徴とする。   The semiconductor test method according to claim 5 of the present invention is a semiconductor test method for testing the device under test using one or more control cards connected to the device under test and a controller for controlling the control card. A step of measuring a control time required to control the test execution unit provided in the control card; and the test execution unit is secured for testing the device under test based on the control time. And changing the standby time, and testing the device under test based on the changed standby time.

本発明の請求項６の半導体試験プログラムは、被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験プログラムを、前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測させる手段、前記制御時間に基づいて前記テスト実行部が前記被試験デバイスのテストを行うために確保される待機時間を変更する手段、変更された待機時間に基づいて前記被試験デバイスのテストを行う手段、として機能させることを特徴とする。   According to a sixth aspect of the present invention, there is provided a semiconductor test program for testing a device under test using one or more control cards connected to the device under test and a controller for controlling the control card. Means for measuring a control time required to control the test execution unit provided in the control card, and a waiting time secured for the test execution unit to test the device under test based on the control time. It is made to function as a means to change and a means to test the said to-be-tested device based on the changed waiting time.

本発明は、制御カードにカード側タイマを設けてカード側ＣＰＵの制御時間を計測しており、待機時間変更部が予め設定されていた待機時間から制御時間を減じた時間に待機時間を変更している。これにより、制御時間に要する時間を短縮できるため、試験速度の大幅な向上および生産性の飛躍的な向上を図ることができるようになる。   In the present invention, a card-side timer is provided in the control card to measure the control time of the card-side CPU, and the standby time is changed to a time obtained by subtracting the control time from the preset standby time. ing. Thereby, since the time required for the control time can be shortened, the test speed can be significantly improved and the productivity can be dramatically improved.

以下、本発明の実施形態について図面を参照して説明する。図１に示すように、本発明の半導体試験装置は、３枚の制御カード１（１Ａ〜１Ｃとしている）と各制御カード１に接続されるＤＵＴ２と各制御カード１に接続されるコントローラ３とを備えて概略構成している。図１においては、３枚の制御カード１を例示しているが、制御カード１の枚数は１枚であっても、複数枚であってもよい。   Embodiments of the present invention will be described below with reference to the drawings. As shown in FIG. 1, the semiconductor test apparatus of the present invention includes three control cards 1 (1A to 1C), a DUT 2 connected to each control card 1, and a controller 3 connected to each control card 1. It has a schematic configuration. In FIG. 1, three control cards 1 are illustrated, but the number of control cards 1 may be one or plural.

制御カード１はＤＵＴ２の試験を行うために設けた回路基板であり、カード側ＣＰＵ１１（１１Ａ〜１１Ｃとしている）とカード側タイマ１２（１２Ａ〜１２Ｃとしている）とテスト部１３（１３Ａ〜１３Ｃとしている）とを備えて概略構成している。カード側ＣＰＵ１１は制御カード１の動作制御を行う制御部であり、カード側タイマ１２とテスト部１３との制御を行う。カード側タイマ１２はカード側ＣＰＵ１１の制御により時間を計測する時間計測手段である。テスト部１３はＤＵＴ２に対して接続され、実際にＤＵＴ２の試験を行うハードウェア機構である。   The control card 1 is a circuit board provided for testing the DUT 2 and includes a card side CPU 11 (11A to 11C), a card side timer 12 (12A to 12C), and a test unit 13 (13A to 13C). ). The card side CPU 11 is a control unit that controls the operation of the control card 1, and controls the card side timer 12 and the test unit 13. The card-side timer 12 is time measuring means for measuring time under the control of the card-side CPU 11. The test unit 13 is a hardware mechanism that is connected to the DUT 2 and actually tests the DUT 2.

テスト部１３が行う試験としては種々のものがあるが、ここでは図６で示した構成によりＤＵＴ２に対して行う動作であるものとする。従って、テスト部１３は、１）リレー１１４を制御してオフからオンに切り替える動作（リレー接続動作）、２）電圧印加ドライバ１１２によりＤＵＴ２に対して電圧を印加する動作（電圧印加動作）、３）ＤＵＴ２から出力される電圧を測定器１１３により測定する動作（測定動作）、の３つの動作を行う。これら各動作は、それぞれが１つのテスト動作であり、カード側ＣＰＵ１１からの制御命令に基づいてテスト部１３が行う。勿論、前記の３つのテスト動作以外のテスト動作を行うものであってもよい。   There are various types of tests performed by the test unit 13, but here, it is assumed that the operation is performed on the DUT 2 by the configuration shown in FIG. Accordingly, the test unit 13 is 1) an operation of controlling the relay 114 to switch from OFF to ON (relay connection operation), 2) an operation of applying a voltage to the DUT 2 by the voltage application driver 112 (voltage application operation), 3 3) The operation of measuring the voltage output from the DUT 2 by the measuring instrument 113 (measurement operation) is performed. Each of these operations is one test operation, and is performed by the test unit 13 based on a control command from the card-side CPU 11. Of course, a test operation other than the above three test operations may be performed.

ＤＵＴ２はＩＣやＬＳＩ或いはメモリ等の被試験デバイスであり、制御カード１のテスト部１３により種々の試験が行われる。図１では、ＤＵＴ２に対して個別的に制御カード１が接続されているものを例示しているが、１つのＤＵＴ２に対して複数のテスト部１３が接続されるものであってもよい。また、制御カード１に複数のテスト部１３を設けておき、ＤＵＴ２の複数の接続ピンに対してそれぞれテスト部１３を接続するようにしてもよい。   The DUT 2 is a device under test such as an IC, LSI, or memory, and various tests are performed by the test unit 13 of the control card 1. Although FIG. 1 illustrates an example in which the control card 1 is individually connected to the DUT 2, a plurality of test units 13 may be connected to one DUT 2. Alternatively, a plurality of test units 13 may be provided in the control card 1 and the test units 13 may be connected to a plurality of connection pins of the DUT 2, respectively.

コントローラ３は各制御カード１の制御を行うコンピュータであり、コントローラ側ＣＰＵ２０とプログラム記憶部２１とコントローラ側タイマ２２と待機時間記憶部２３と待機時間変更部２４とを備えて概略構成している。コントローラ側ＣＰＵ２０は制御カード１の全体の制御を行う制御部であり、プログラム記憶部２１に記憶されているプログラム（テストプログラム）の内容を実行して制御を行う。プログラム記憶部２１に記憶されているテストプログラムにはＤＵＴ２の試験を行うための実行手順が記述されており、コントローラ側ＣＰＵ２０はこのテストプログラムに記述されている内容を実行する。テスト部１３が図６の構成の場合には、テストプログラムにはリレー接続動作と電圧印加動作と測定動作との動作を行う命令が記述されている。ここでは、テストプログラムには、以下のようにリレー接続動作、電圧印加動作、測定動作の順番に動作を行う命令が記述されているものとする。
CONN=FC // リレー接続動作
Wait(TW1) // 待機動作
V=5[v] // 電圧印加動作
Wait(TW2) // 待機動作
Meas(VM) // 測定動作
Wait(TW3) // 待機動作 The controller 3 is a computer that controls each control card 1 and includes a controller-side CPU 20, a program storage unit 21, a controller-side timer 22, a standby time storage unit 23, and a standby time changing unit 24. The controller-side CPU 20 is a control unit that performs overall control of the control card 1, and performs control by executing the contents of a program (test program) stored in the program storage unit 21. The test program stored in the program storage unit 21 describes an execution procedure for performing the DUT 2 test, and the controller-side CPU 20 executes the contents described in the test program. In the case where the test unit 13 has the configuration shown in FIG. 6, a command for performing the relay connection operation, the voltage application operation, and the measurement operation is described in the test program. Here, it is assumed that the test program describes instructions for performing operations in the order of relay connection operation, voltage application operation, and measurement operation as follows.
CONN = FC // Relay connection operation
Wait (TW1) // Standby operation
V = 5 [v] // Voltage application operation
Wait (TW2) // Standby operation
Meas (VM) // Measurement operation
Wait (TW3) // Standby operation

このテストプログラムには各テスト動作の命令の後に待機時間ＴＷ１〜ＴＷ３（総称して待機時間ＴＷとする）を設けている。この待機時間ＴＷの詳細については後述する。なお、上記のテストプログラムはあくまでも一例であり、他の実行手順が記述されているテストプログラムを使用するものであってもよい。ただし、何らかのテスト動作を行った後には待機時間が設けられているものとする。また、コントローラ側ＣＰＵ２０はプログラム記憶部２１から読み込んだプログラムを実行するための図示しないメモリを備えており、このメモリに読み込んだプログラムを展開して実行を行う。   This test program is provided with standby times TW1 to TW3 (collectively referred to as standby time TW) after each test operation command. Details of the waiting time TW will be described later. Note that the above test program is merely an example, and a test program in which another execution procedure is described may be used. However, it is assumed that a standby time is provided after performing some test operation. Further, the controller-side CPU 20 includes a memory (not shown) for executing the program read from the program storage unit 21, and executes the program read into the memory.

コントローラ側タイマ２２はコントローラ側ＣＰＵ２０の制御により時間の計測を行う。そして、計測した時間をコントローラ側ＣＰＵ２０に対して出力を行う。待機時間記憶部２３は予め設定された待機時間を記憶するための記憶部である。なお、待機時間ＴＷはコントローラ側ＣＰＵ２０のメモリに記憶させるものであってもよい。待機時間変更部２４は待機時間記憶部２３に記憶されている待機時間ＴＷを自動的に変更するものであるが、手動で変更する場合には、待機時間変更部２４に接続される入力装置２６により変更することもできる。表示装置２５はコントローラ側ＣＰＵ２０に接続されるディスプレイであり、コントローラ側ＣＰＵ２０の制御により画面レイアウトを作成して種々の情報の表示を行う。   The controller-side timer 22 measures time under the control of the controller-side CPU 20. Then, the measured time is output to the controller side CPU 20. The standby time storage unit 23 is a storage unit for storing a preset standby time. Note that the waiting time TW may be stored in the memory of the controller-side CPU 20. The standby time changing unit 24 automatically changes the standby time TW stored in the standby time storage unit 23, but when changing manually, the input device 26 connected to the standby time changing unit 24. Can also be changed. The display device 25 is a display connected to the controller-side CPU 20, and displays various information by creating a screen layout under the control of the controller-side CPU 20.

次に、図２を用いて、ＤＵＴ２の試験を行うためのテスト動作について説明する。テストプログラムには前記したような実行手順が記述されているため、リレー接続動作、電圧印加動作、測定動作の順番で行われる。ＤＵＴ２に対しては繰り返しテスト動作が行われるため、この一連の動作が繰り返して行われる。リレー接続動作、電圧印加動作、測定動作はそれぞれ１つのテスト動作を構成する。   Next, a test operation for testing the DUT 2 will be described with reference to FIG. Since the execution procedure as described above is described in the test program, it is performed in the order of relay connection operation, voltage application operation, and measurement operation. Since a test operation is repeatedly performed on the DUT 2, this series of operations is repeated. Each of the relay connection operation, the voltage application operation, and the measurement operation constitutes one test operation.

コントローラ側ＣＰＵ２０はテストプログラムをプログラム記憶部２１から読み出して、テストプログラムの解読および実行を行う。テストプログラムには、最初にリレー接続動作が記述されているため、コントローラ側ＣＰＵ２０は制御カード１のテスト部１３にリレー接続動作を実行させるべく、動作内容の命令（動作命令）をカード側ＣＰＵ１１に対して出力する（ステップＳ１）。コントローラ側ＣＰＵ２０は動作命令を出力したときに、コントローラ側タイマ２２を制御して時間計測を開始させる（ステップＳ２）。   The controller-side CPU 20 reads the test program from the program storage unit 21 and decodes and executes the test program. Since the relay connection operation is first described in the test program, the controller-side CPU 20 sends an operation content command (operation command) to the card-side CPU 11 to cause the test unit 13 of the control card 1 to perform the relay connection operation. On the other hand, the data is output (step S1). When the controller-side CPU 20 outputs an operation command, the controller-side CPU 22 controls the controller-side timer 22 to start time measurement (step S2).

カード側ＣＰＵ１１はコントローラ側ＣＰＵ２０から動作命令を入力したときにカード側タイマ１２を制御して時間計測を開始させる（ステップＳ３）。次に、カード側ＣＰＵ１１は動作命令の解析を行い（ステップＳ４）、動作命令がリレー接続動作に関する内容であることを認識する。リレー接続動作を実際に行うのは、テスト部１３のリレー１１４であるため、カード側ＣＰＵ１１はテスト部１３に動作命令の内容を実行させるべく、テスト部１３を制御する命令（制御命令）を出力する（ステップＳ５）。ここでは、リレー接続動作であるため、制御命令はリレー１１４をオフからオンに切り替える命令になる。カード側ＣＰＵ１１が制御命令をテスト部１３に対して出力したときに、カード側タイマ１２を制御して時間計測を終了させる（ステップＳ６）。   When the card side CPU 11 inputs an operation command from the controller side CPU 20, the card side CPU 11 controls the card side timer 12 to start time measurement (step S3). Next, the card-side CPU 11 analyzes the operation command (step S4), and recognizes that the operation command is related to the relay connection operation. Since it is the relay 114 of the test unit 13 that actually performs the relay connection operation, the card-side CPU 11 outputs a command (control command) for controlling the test unit 13 to cause the test unit 13 to execute the contents of the operation command. (Step S5). Here, since it is a relay connection operation, the control command is a command to switch the relay 114 from OFF to ON. When the card-side CPU 11 outputs a control command to the test unit 13, the card-side timer 12 is controlled to end time measurement (step S6).

このときにカード側タイマ１２が計測した時間を制御時間ＴＢとする。そして、カード側ＣＰＵ１１はカード側タイマ１２から制御時間ＴＢを取得する。この制御時間はカード側ＣＰＵ１１が動作命令を入力および解析してから制御命令を出力するまでの動作（制御動作）を行う時間であり、カード側ＣＰＵ１１がテスト部１３を制御する時間になる。   The time measured by the card-side timer 12 at this time is defined as a control time TB. Then, the card side CPU 11 acquires the control time TB from the card side timer 12. This control time is a time for performing an operation (control operation) from when the card side CPU 11 inputs and analyzes the operation command to when the control command is output, and is a time for the card side CPU 11 to control the test unit 13.

テスト部１３は制御命令を入力した後に、当該制御命令に基づいてリレー１１４をオフからオンに切り替えるリレー接続動作を行う（ステップＳ７）。リレー接続動作を行うのはテスト部１３であり、この間カード側ＣＰＵ１１はリレー接続動作に関与しない。従って、テスト部１３がリレー接続動作を終了するまでの間、カード側ＣＰＵ１１は待機した状態になる（ただし、テスト部１３に影響を与えない範囲内で他の処理を行ってもよい）。テスト部１３がリレー接続動作を終了したときには、テスト部１３からカード側ＣＰＵ１１にリレー接続動作が終了した旨が知らされる。そして、カード側ＣＰＵ１１はコントローラ３のカード側ＣＰＵ１１に対して、リレー接続動作が終了した旨の動作終了通知およびカード側タイマ１２が計測した制御時間ＴＢを出力する（ステップＳ８）。動作終了通知を入力したカード側ＣＰＵ１１は、カード側タイマ１２の時間計測を終了させる（ステップＳ９）。   After inputting the control command, the test unit 13 performs a relay connection operation for switching the relay 114 from OFF to ON based on the control command (step S7). The test section 13 performs the relay connection operation, and the card side CPU 11 does not participate in the relay connection operation during this period. Therefore, until the test unit 13 finishes the relay connection operation, the card-side CPU 11 is in a standby state (however, other processing may be performed within a range that does not affect the test unit 13). When the test unit 13 finishes the relay connection operation, the test unit 13 notifies the card side CPU 11 that the relay connection operation is finished. Then, the card side CPU 11 outputs to the card side CPU 11 of the controller 3 an operation end notification indicating that the relay connection operation has ended and a control time TB measured by the card side timer 12 (step S8). The card-side CPU 11 having input the operation end notification ends the time measurement of the card-side timer 12 (step S9).

このときにコントローラ側タイマ２２が計測した時間は１つのテスト動作を行うために要するテスト時間（以下、テスト時間ＴＡとする）になる。コントローラ側ＣＰＵ２０はコントローラ側タイマ２２からテスト時間ＴＡを取得する。以上により１つのテスト動作が終了する。テストプログラムには次に待機動作が記述されているため、コントローラ側ＣＰＵ２０は時間ＴＷ１だけ待機する。時間ＴＷ１を待機した後、ステップＳ１〜Ｓ９に従って電圧印加動作を行い、その後に時間ＴＷ２だけ待機を行う。時間ＴＷ２の待機を行った後に、ステップＳ１〜Ｓ９に従って測定動作を行い、時間ＴＷ３だけ待機を行う。以上により、テストプログラムに記述されている内容の実行が終了する。ＤＵＴ２の試験を行うときには、この一連のテスト動作が繰り返し行われる。   At this time, the time measured by the controller-side timer 22 is a test time required to perform one test operation (hereinafter referred to as test time TA). The controller-side CPU 20 acquires the test time TA from the controller-side timer 22. Thus, one test operation is completed. Since the standby operation is described next in the test program, the controller side CPU 20 waits for the time TW1. After waiting for time TW1, a voltage application operation is performed according to steps S1 to S9, and thereafter, standby is performed for time TW2. After waiting for the time TW2, the measurement operation is performed according to steps S1 to S9, and the standby is performed for the time TW3. Thus, the execution of the contents described in the test program is completed. When the test of DUT 2 is performed, this series of test operations is repeated.

コントローラ３は、制御カード１から出力される制御時間ＴＢとコントローラ側タイマ２２が計測するテスト時間ＴＡとを取得する。従って、各テスト動作を１回行った後には、リレー接続動作のテスト時間ＴＡ１および制御時間ＴＢ１、電圧印加動作のテスト時間ＴＡ２および制御時間ＴＢ２、測定動作のテスト時間ＴＡ３およびＴＢ３を取得することができる。コントローラ３は、各テスト動作のテスト時間ＴＡ（ＴＡ１〜ＴＡ３）だけではなく、制御時間ＴＢ（ＴＢ１〜ＴＢ３）を入力しているため、より詳細な時間を把握することができるようになる。   The controller 3 acquires the control time TB output from the control card 1 and the test time TA measured by the controller-side timer 22. Therefore, after each test operation is performed once, the test time TA1 and control time TB1 of the relay connection operation, the test time TA2 and control time TB2 of the voltage application operation, and the test times TA3 and TB3 of the measurement operation can be obtained. it can. Since the controller 3 inputs not only the test time TA (TA1 to TA3) of each test operation but also the control time TB (TB1 to TB3), more detailed time can be grasped.

図１に示すように、コントローラ側ＣＰＵ２０にはディスプレイ等の表示装置２５が接続されており、コントローラ側ＣＰＵ２０は適宜の画面レイアウトを作成して、テスト時間ＴＡおよび制御時間ＴＢの表示を行う。これにより、１つのテスト動作のテスト時間ＴＡと制御カード１の制御時間ＴＢとをそれぞれ視覚的に認識することができるようになる。なお、各テスト動作をそれぞれ複数回行って、平均値を取ることにより、さらに高精度なテスト時間ＴＡおよび制御時間ＴＢを認識するようにしてもよい。   As shown in FIG. 1, a display device 25 such as a display is connected to the controller-side CPU 20, and the controller-side CPU 20 creates an appropriate screen layout and displays a test time TA and a control time TB. As a result, the test time TA of one test operation and the control time TB of the control card 1 can be visually recognized. Note that it is also possible to recognize the test time TA and the control time TB with higher accuracy by performing each test operation a plurality of times and taking an average value.

また、コントローラ３には３枚の制御カード１Ａ〜１Ｃが接続されており、それぞれの制御カード１Ａ〜１Ｃより制御時間ＴＢを入力する。３枚の制御カード１Ａ〜１Ｃはそれぞれ信号伝達のタイミングが異なるため、カード側ＣＰＵ１１Ａ〜１１Ｃの制御動作の開始時刻および終了時刻は異なる。そこで、各制御カード１Ａ〜１Ｃにおいて、時間を計測するのではなく時刻を計測することにより、各制御カード１Ａ〜１Ｃにおける制御動作の開始時刻および終了時刻のずれを認識できるようになる。   Further, three control cards 1A to 1C are connected to the controller 3, and a control time TB is input from each of the control cards 1A to 1C. Since the three control cards 1A to 1C have different signal transmission timings, the start times and end times of the control operations of the card side CPUs 11A to 11C are different. Therefore, in each of the control cards 1A to 1C, by measuring the time instead of measuring the time, it is possible to recognize the difference between the start time and the end time of the control operation in each of the control cards 1A to 1C.

次に、テスト時間ＴＡの短縮化について図３および図４を用いて説明する。図３はテスト時間ＴＡを短縮化する前のタイミングを示しており、図４は短縮化した後のタイミングを示している。図３および図４において、リレー接続動作における「ＣＯＮＮ＝ＦＣ」はリレー１１４をオフからオンに切り替える動作を、電圧印加動作における「Ｖ＝５[ｖ]」は電圧印加ドライバ１１２が５ボルトの電圧を印加する動作を、測定動作における「ＶＭ」は測定を行う動作を示している。各動作の内容はテストプログラムの記述内容に準じている。図３および図４において、３枚の制御カード１の動作タイミングを示しているが、それぞれ若干のタイミングのずれを生じている。なお、図３および図４において、リレー接続動作、電圧印加動作、測定動作における各時間がそれぞれ同じものを示しているが、実際にはそれぞれのテスト動作により所要時間は異なる。   Next, shortening of the test time TA will be described with reference to FIGS. FIG. 3 shows the timing before the test time TA is shortened, and FIG. 4 shows the timing after the shortening. 3 and 4, “CONN = FC” in the relay connection operation is an operation for switching the relay 114 from OFF to ON, and “V = 5 [v]” in the voltage application operation is a voltage of 5 volts by the voltage application driver 112. In the measurement operation, “VM” indicates an operation for performing the measurement. The content of each operation conforms to the description content of the test program. 3 and 4, the operation timings of the three control cards 1 are shown, but there is a slight timing shift. 3 and 4 show the same time in the relay connection operation, the voltage application operation, and the measurement operation, but actually the required time varies depending on the test operation.

最初に、テスト時間ＴＡを短縮化する前のタイミングについて図３を用いて説明する。図３に示すように、制御時間ＴＢ１〜ＴＢ３が経過した後にそれぞれ待機時間ＴＷ１〜ＴＷ３（総称して待機時間ＴＷとする）が設けられている。待機時間ＴＷはテスト部１３による動作後の状態を安定化させるための時間（所謂セトリング時間）を考慮した待ち時間となっている。リレー接続動作であれば、リレー１１４をオフからオンに切り替えたとしても、テスト部１３とＤＵＴ２とが即時に安定した接続状態にならず、所定時間を経過した後に安定した状態になる。電圧印加動作であれば、電圧印加ドライバ１１２から５ボルトの電圧を印加したとしても、即時に５ボルトには安定せず、所定時間経過後に５ボルトに安定する。測定動作であれば、測定器１１３が測定を開始した直後に即時に安定した３ボルトの電圧を測定できず、所定時間経過後に安定した３ボルトの電圧を測定できる。   First, the timing before the test time TA is shortened will be described with reference to FIG. As shown in FIG. 3, standby times TW1 to TW3 (collectively referred to as standby time TW) are provided after the control times TB1 to TB3 have elapsed. The waiting time TW is a waiting time that takes into account the time for stabilizing the state after the operation by the test unit 13 (so-called settling time). In the case of the relay connection operation, even if the relay 114 is switched from OFF to ON, the test unit 13 and the DUT 2 are not immediately in a stable connection state, and are in a stable state after a predetermined time has elapsed. In the voltage application operation, even if a voltage of 5 volts is applied from the voltage application driver 112, the voltage application driver 112 does not immediately stabilize to 5 volts, but stabilizes to 5 volts after a predetermined time has elapsed. In the measurement operation, a stable 3 volt voltage cannot be measured immediately after the measuring instrument 113 starts measurement, and a stable 3 volt voltage can be measured after a predetermined time has elapsed.

従って、何れのテスト動作であってもセトリング時間を考慮した時間を待機時間ＴＷとしなければならない。前記したテストプログラムにおいて各テスト動作の後に待機時間ＴＷを挿入しているのはこのためである。待機時間ＴＷはセトリング時間だけではなく実際にテスト部１３が稼動している時間を含んでいるが、リレー１１４をオフからオンに切り替える動作、電圧印加ドライバ１１２から電圧を印加する動作、或いは測定器１１３により測定を行う動作にはそれほど長い時間を要することなく終了する。一方、状態安定化のためのセトリング時間には比較的長い時間が必要になり、従って待機時間ＴＷの大部分はセトリング時間のための時間となる。   Therefore, in any test operation, the time considering the settling time must be set as the standby time TW. This is why the waiting time TW is inserted after each test operation in the test program. The standby time TW includes not only the settling time but also the time during which the test unit 13 is actually operating. The operation for switching the relay 114 from OFF to ON, the operation for applying a voltage from the voltage application driver 112, or the measuring instrument. The operation of performing the measurement in step 113 is completed without taking a long time. On the other hand, the settling time for stabilizing the state requires a relatively long time, and therefore, most of the waiting time TW is settling time.

セトリング時間はＤＵＴ２の仕様等により予め固定的に定められており、このセトリング時間を考慮した待機時間が待機時間記憶部２３に記憶されている。コントローラ側ＣＰＵ２０がテストプログラムに記述された待機動作の命令を実行するときには、待機時間ＴＷを待機時間記憶部２３から読み出して行う。待機時間記憶部２３にはＴＷ１〜ＴＷ３が記憶されており、各待機時間に応じてコントローラ側ＣＰＵ２０が待機を行う。なお、待機時間記憶部２３がコントローラ側ＣＰＵ２０のメモリに記憶されている場合には、当該メモリから待機時間ＴＷを読み出すようにする。従って、テスト動作としては、制御動作の後に待機動作を設けるようにしているため、図３のように制御時間ＴＢと待機時間ＴＷとが繰り返されるようになる。   The settling time is fixedly determined in advance according to the specification of the DUT 2 and the like, and the standby time considering the settling time is stored in the standby time storage unit 23. When the controller-side CPU 20 executes the standby operation instruction described in the test program, the standby side TW is read from the standby time storage unit 23 and executed. TW1 to TW3 are stored in the standby time storage unit 23, and the controller side CPU 20 performs standby according to each standby time. If the standby time storage unit 23 is stored in the memory of the controller-side CPU 20, the standby time TW is read from the memory. Therefore, since the standby operation is provided after the control operation as the test operation, the control time TB and the standby time TW are repeated as shown in FIG.

次に、テスト時間ＴＡを短縮化した後のタイミングについて図４を用いて説明する。図４において、予め待機時間記憶部２３に記憶されている待機時間ＴＷ１〜ＴＷ３はＤＵＴ２の仕様等により定まる待機時間（設定時間）であるため、以下仕様待機時間ＴＷ１〜ＴＷ３とする。また、この仕様待機時間ＴＷ１〜ＴＷ３を変更した待機時間を変更待機時間ＴＮ１〜ＴＮ３（総称して変更待機時間ＴＮ）として説明する。   Next, the timing after the test time TA is shortened will be described with reference to FIG. In FIG. 4, the standby times TW1 to TW3 stored in advance in the standby time storage unit 23 are standby times (set times) determined by the specifications of the DUT 2 and so on, and are hereinafter referred to as specification standby times TW1 to TW3. Further, the standby time in which the specification standby times TW1 to TW3 are changed will be described as changed standby times TN1 to TN3 (collectively, changed standby time TN).

待機動作はテスト部１３の状態安定化のために設けた動作であり、この間にテスト部１３を動作させることはできないが、カード側ＣＰＵ１１が制御動作を行うことは可能である。つまり、カード側ＣＰＵ１１とテスト部１３とは独立して動作するものであり、カード側ＣＰＵ１１が制御動作（つまり、動作命令の解析等）を行ったとしても、テスト部１３は何等の動作を行わないため、依然として待機状態を維持することになる。そこで、仕様待機時間ＴＷから制御時間ＴＢを減じた時間を変更待機時間ＴＮとして設定する。   The standby operation is an operation provided for stabilizing the state of the test unit 13, and during this time the test unit 13 cannot be operated, but the card-side CPU 11 can perform a control operation. That is, the card side CPU 11 and the test unit 13 operate independently, and even if the card side CPU 11 performs a control operation (that is, analysis of an operation command or the like), the test unit 13 performs any operation. Therefore, the standby state is still maintained. Therefore, a time obtained by subtracting the control time TB from the specification standby time TW is set as the change standby time TN.

つまり、テスト部１３が待機動作を行っている間にカード側ＣＰＵ１１は次の動作命令の解析等を行うことができるため、もともと設定されていた仕様待機時間ＴＷと制御時間ＴＢとをオーバラップすることができる。これにより、仕様待機時間ＴＷから制御時間ＴＢを減じた時間を変更待機時間ＴＮとすることができ、時間短縮を図ることができる。図４にも示すように、リレー接続動作の仕様待機時間ＴＷ１と次に行われる電圧印加動作の制御時間ＴＢ２とをオーバラップさせて変更待機時間ＴＮ１（＝ＴＷ１−ＴＢ２）としており、電圧印加動作の仕様待機時間ＴＷ２と次に行われる測定動作の制御時間ＴＢ３とをオーバラップさせて変更待機時間ＴＮ２（＝ＴＷ２−ＴＢ３）としており、測定動作の仕様待機時間ＴＷ３と次に行われるリレー接続動作の制御時間ＴＢ１とをオーバラップさせて新たな変更待機時間ＴＮ３（＝ＴＷ３−ＴＢ１）としている。   That is, since the card side CPU 11 can analyze the next operation command while the test unit 13 is performing the standby operation, the specification standby time TW and the control time TB that were originally set overlap. be able to. Thereby, the time obtained by subtracting the control time TB from the specification standby time TW can be set as the change standby time TN, and the time can be reduced. As shown also in FIG. 4, the specification standby time TW1 of the relay connection operation and the control time TB2 of the voltage application operation to be performed next are overlapped to make the change standby time TN1 (= TW1-TB2), and the voltage application operation The specification standby time TW2 and the control time TB3 of the next measurement operation are overlapped to obtain a change standby time TN2 (= TW2−TB3), and the specification standby time TW3 of the measurement operation and the next relay connection operation The control time TB1 is overlapped with the new change waiting time TN3 (= TW3-TB1).

リレー接続動作であれば、本来必要な仕様待機時間ＴＷ１よりも短い時間が変更待機時間ＴＮ１として設定されているが、制御時間ＴＢ２においてテスト部１３は依然として動作を行わず待機状態を維持している。このため、ＴＮ１とＴＢ２との合計で本来必要な仕様待機時間ＴＷ１を確保できるため、ＴＮ１を短縮化した時間としても特段の問題はない。電圧印加動作および測定動作についても同様である。   In the case of the relay connection operation, a time shorter than the originally required specification standby time TW1 is set as the change standby time TN1, but the test unit 13 still does not operate and maintains the standby state at the control time TB2. . For this reason, since the specification standby time TW1 that is originally necessary can be secured by the total of TN1 and TB2, there is no particular problem even if the time for shortening TN1. The same applies to the voltage application operation and the measurement operation.

待機時間記憶部２３に記憶された仕様待機時間ＴＷ１〜ＴＷ３の変更は待機時間変更部２４が行う。前述したように、コントローラ側ＣＰＵ３には制御時間ＴＢ１〜ＴＢ３が各テスト動作後に入力されている。コントローラ側ＣＰＵ２０は、待機時間記憶部２３に記憶されている仕様待機時間ＴＷ１、ＴＷ２、ＴＷ３を読み出して、入力した制御時間ＴＢ２、ＴＢ３、ＴＢ１を減算する。そして、ＴＮ１（＝ＴＷ１−ＴＢ２）として、ＴＮ２（＝ＴＷ２−ＴＢ３）として、ＴＮ３（＝ＴＷ３−ＴＢ１）として、待機時間記憶部２３に変更を行う。従って、待機時間記憶部２３に記憶されていた待機時間はＴＷからＴＮに変更される。待機時間変更部２４が待機時間記憶部２３の変更を行うタイミングとしては、ＴＢ１〜ＴＢ３の全ての値が入力された後に一括して行うものであってもよいし、ＴＢ１〜ＴＢ３の値が入力した後に逐次行っていくものであってもよい。   The standby time changing unit 24 changes the specification standby times TW1 to TW3 stored in the standby time storage unit 23. As described above, the control time TB1 to TB3 is input to the controller side CPU 3 after each test operation. The controller-side CPU 20 reads the specification standby times TW1, TW2, and TW3 stored in the standby time storage unit 23, and subtracts the input control times TB2, TB3, and TB1. Then, the standby time storage unit 23 is changed as TN1 (= TW1-TB2), TN2 (= TW2-TB3), and TN3 (= TW3-TB1). Therefore, the standby time stored in the standby time storage unit 23 is changed from TW to TN. The timing at which the standby time changing unit 24 changes the standby time storage unit 23 may be performed collectively after all the values TB1 to TB3 are input, or the values TB1 to TB3 may be input. After that, it may be performed sequentially.

以降、コントローラ側ＣＰＵ２０がテストプログラムを実行するときには、変更待機時間ＴＮを待機時間記憶部２３から取得して、待機動作を行うようになる。テストプログラムそのものは変更されないが、待機動作を行うときに取得する待機時間がＴＷからＴＮに変更される。従って、もともと設定されていた仕様待機時間ＴＷよりも短縮化した変更待機時間ＴＮでリレー接続動作、電圧印加動作、測定動作の一連の動作を繰り返し行っていくようになるため、全体として大幅な時間短縮を図ることができるようになる。   Thereafter, when the controller-side CPU 20 executes the test program, the change standby time TN is acquired from the standby time storage unit 23 and the standby operation is performed. Although the test program itself is not changed, the standby time acquired when the standby operation is performed is changed from TW to TN. Accordingly, a series of operations of the relay connection operation, the voltage application operation, and the measurement operation are repeatedly performed with the change standby time TN that is shorter than the originally set specification standby time TW. Shortening can be achieved.

例えば、各待機時間ＴＷを１０[ｍｓ]、各制御時間ＴＢを２[ｍｓ]としたときに、リレー接続動作、電圧印加動作、測定動作の各テスト動作が１０万回繰り返されるとしたときには、１つのテスト動作で２[ｍｓ]×３＝６[ｍｓ]の時間を短縮でき、これが１０万回繰り返されるため、合計として、６×１００，０００＝６００，０００[ｍｓ]、つまり６，０００秒の時間短縮効果が得られるようになる。   For example, when each standby time TW is 10 [ms] and each control time TB is 2 [ms], when each test operation of the relay connection operation, the voltage application operation, and the measurement operation is repeated 100,000 times, Since a time of 2 [ms] × 3 = 6 [ms] can be shortened by one test operation and this is repeated 100,000 times, the total is 6 × 100,000 = 600,000 [ms], that is, 6,000 The effect of shortening the time in seconds can be obtained.

以上説明したように、制御カードにカード側タイマを設けて、カード側タイマが制御時間を計測し、コントローラに設けた待機時間変更部がもともと設定されていたＤＵＴの仕様等により定まる待機時間から制御時間を減じた時間を待機時間として変更を行っている。これにより、制御時間分を短縮化でき、テスト動作全体としては大幅に時間短縮を図ることができる。このため、試験速度は飛躍的に向上し、また生産性も大きく向上するようになる。   As described above, the card side timer is provided in the control card, the card side timer measures the control time, and the standby time changing unit provided in the controller controls from the standby time determined by the DUT specifications and the like originally set. Changes are made using the reduced time as the standby time. As a result, the control time can be shortened, and the entire test operation can be significantly shortened. For this reason, the test speed is dramatically improved, and the productivity is greatly improved.

以上の例では、待機時間変更部２４がコントローラ側ＣＰＵ２０から制御時間ＴＢを取得して、待機時間ＴＷを自動的に変更する例を示したが、例えばコントローラ側ＣＰＵ２０が制御時間ＴＢおよびテスト時間ＴＡを表示装置２５に表示を行って、画面上に表示されている内容に従って、入力装置２６を用いて待機時間記憶部２３に記憶されている待機時間ＴＷを変更するようにしてもよい。半導体試験装置の運用によっては、コントローラ３により自動的に待機時間ＴＷを変更することが望ましくない場合や待機時間の変更幅を手動で設定したい場合もある。そこで、待機時間変更部２４による待機時間ＴＷの変更を自動で行うか手動で行うかのモードを選択するモード選択手段を例えばディスプレイに表示させておき、何れのモードで行うかを適宜自由に選択できるようにすることもできる。手動で待機時間ＴＷの変更を行う場合には、表示装置２５に表示されている制御時間ＴＢとテスト時間ＴＡと待機時間ＴＷとを視覚的に認識して、入力装置２６を用いて自由に待機時間ＴＷを変更できるようになる。   In the above example, the standby time changing unit 24 acquires the control time TB from the controller-side CPU 20 and automatically changes the standby time TW. For example, the controller-side CPU 20 controls the control time TB and the test time TA. May be displayed on the display device 25, and the standby time TW stored in the standby time storage unit 23 may be changed using the input device 26 in accordance with the content displayed on the screen. Depending on the operation of the semiconductor test apparatus, it may not be desirable to automatically change the standby time TW by the controller 3 or it may be desired to manually set the range of change of the standby time. Therefore, mode selection means for selecting a mode for automatically or manually changing the waiting time TW by the waiting time changing unit 24 is displayed on, for example, a display, and the mode to be used is freely selected as appropriate. It can also be made possible. When the standby time TW is manually changed, the control time TB, the test time TA, and the standby time TW displayed on the display device 25 are visually recognized, and the input device 26 is used to wait freely. The time TW can be changed.

また、制御時間ＴＢの全部を設定時間ＴＷから減じた時間を待機時間ＴＮとすることで、大幅な時間短縮を図ることができるが、制御時間ＴＢの一部を設定時間ＴＷから減じた時間を待機時間ＴＮとしてもよい。この場合には、時間短縮の効果は全部の場合に比べて低くなるが、他の事情により制御時間ＴＢの全部を減じることができないような場合であっても、制御時間ＴＢの一部を減じることにより時間短縮の効果は得られる。   In addition, by setting the time obtained by subtracting the entire control time TB from the set time TW as the standby time TN, the time can be significantly reduced. However, the time obtained by subtracting a part of the control time TB from the set time TW is reduced. The waiting time TN may be used. In this case, the effect of shortening the time is lower than in the case of all, but even if the control time TB cannot be reduced due to other circumstances, a part of the control time TB is reduced. Thus, the effect of shortening the time can be obtained.

本発明の半導体試験装置の概要を示すブロック図である。It is a block diagram which shows the outline | summary of the semiconductor test apparatus of this invention. コントローラおよび制御カードのフローチャートである。It is a flowchart of a controller and a control card. テスト時間の短縮化前のタイミングを示す図である。It is a figure which shows the timing before shortening of test time. テスト時間の短縮化後のタイミングを示す図である。It is a figure which shows the timing after shortening of test time. 従来の半導体試験装置の概要を示すブロック図である。It is a block diagram which shows the outline | summary of the conventional semiconductor test apparatus. テスト部の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of a test part.

符号の説明Explanation of symbols

１ 制御カード ２ ＤＵＴ
３ コントローラ １２ カード側タイマ
１３ テスト部 ２０ コントローラ側ＣＰＵ
２１ プログラム記憶部 ２２ コントローラ側タイマ
２３ 待機時間記憶部 ２４ 待機時間変更部
２５ 表示装置 ２６ 入力装置 1 Control card 2 DUT
3 Controller 12 Card side timer 13 Test unit 20 Controller side CPU
21 Program storage unit 22 Controller-side timer 23 Standby time storage unit 24 Standby time change unit 25 Display device 26 Input device

Claims (6)

被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを備える半導体試験装置であって、
前記制御カードに備えられ、この制御カードに設けた前記被試験デバイスのテストを行うテスト実行部を制御するために要する制御時間を計測するカード側タイマと、
前記コントローラに備えられ、前記カード側タイマが計測する前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更する待機時間変更部と、
を備えたことを特徴とする半導体試験装置。 A semiconductor test apparatus comprising one or more control cards connected to a device under test and a controller for controlling the control cards,
A card-side timer that is provided in the control card and measures a control time required to control a test execution unit that performs a test of the device under test provided in the control card;
A standby time changing unit that is provided in the controller and changes a standby time secured for testing the device under test based on the control time measured by the card-side timer;
A semiconductor test apparatus comprising: 前記待機時間変更部は、予め設定された設定時間から前記カード側タイマが測定する前記制御時間を減じた時間に前記待機時間を変更する
ことを特徴とする請求項１記載の半導体試験装置。 The semiconductor test apparatus according to claim 1, wherein the standby time changing unit changes the standby time to a time obtained by subtracting the control time measured by the card-side timer from a preset setting time. 前記カード側タイマが計測する前記制御時間を表示する表示装置と、
前記表示装置に表示される前記制御時間に基づいて前記待機時間を変更する入力装置と、
を備えたことを特徴とする請求項１記載の半導体試験装置。 A display device for displaying the control time measured by the card-side timer;
An input device for changing the waiting time based on the control time displayed on the display device;
The semiconductor test apparatus according to claim 1, further comprising: 前記コントローラは、前記被試験デバイスの前記テストに要するテスト時間を計測するコントローラ側タイマを備え、
前記表示装置に前記テスト時間と前記制御時間とを表示すること
を特徴とする請求項３記載の半導体試験装置。 The controller includes a controller-side timer that measures a test time required for the test of the device under test.
The semiconductor test apparatus according to claim 3, wherein the test time and the control time are displayed on the display device. 被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験方法であって、
前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測するステップと、
前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更するステップと、
変更された待機時間に基づいて前記被試験デバイスのテストを行うステップと、
を有することを特徴とする半導体試験方法。 A semiconductor test method for testing the device under test using one or more control cards connected to the device under test and a controller for controlling the control card,
Measuring a control time required to control the test execution unit provided in the control card;
Changing a waiting time reserved for testing the device under test based on the control time;
Testing the device under test based on the changed waiting time;
A semiconductor test method comprising: 被試験デバイスに接続される１または複数の制御カードと当該制御カードの制御を行うコントローラとを用いて前記被試験デバイスのテストを行う半導体試験プログラムを、
前記制御カードに設けたテスト実行部を制御するために要する制御時間を計測させる手段、
前記制御時間に基づいて前記被試験デバイスのテストを行うために確保される待機時間を変更する手段、
変更された待機時間に基づいて前記被試験デバイスのテストを行う手段、
として機能させることを特徴とする半導体試験プログラム。 A semiconductor test program for testing the device under test using one or more control cards connected to the device under test and a controller for controlling the control card;
Means for measuring a control time required to control the test execution unit provided in the control card;
Means for changing a standby time reserved for testing the device under test based on the control time;
Means for testing the device under test based on the changed waiting time;
A semiconductor test program characterized by functioning as

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