JP5092984B2 - 半導体試験装置 - Google Patents
半導体試験装置 Download PDFInfo
- Publication number
- JP5092984B2 JP5092984B2 JP2008208600A JP2008208600A JP5092984B2 JP 5092984 B2 JP5092984 B2 JP 5092984B2 JP 2008208600 A JP2008208600 A JP 2008208600A JP 2008208600 A JP2008208600 A JP 2008208600A JP 5092984 B2 JP5092984 B2 JP 5092984B2
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- pattern
- circuit
- address
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
この発明によると、パターン発生部で試験パターンの発生が停止されるとその旨を示す第1トリガ信号が第1トリガ発生回路から発生され、この第1トリガ信号が測定部で受信されるとメモリに記憶された半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報に応じた処理の実行が制御回路によって制御される。そして、測定部で半導体デバイスの静止電源電流の測定が完了するとその旨を示す第2トリガ信号が第2トリガ発生回路から発生され、この第2トリガ信号がパターン発生部で受信されると制御回路により試験パターンの発生が再開される。
また、本発明の半導体試験装置は、前記測定部が、前記半導体デバイスの電源電流の測定レンジを制御する電流測定レンジ制御回路(33)と、前記半導体デバイスの静止電源電流を測定する電流測定回路(34)とを備えており、前記メモリに記憶される前記処理情報には、前記半導体デバイスの静止電源電流を測定するために行うべき処理として、前記電流測定レンジ制御回路での測定レンジの制御処理、及び前記電流測定回路での測定を所定のタイミングで実行させる測定処理が含まれることを特徴としている。
また、本発明の半導体試験装置は、前記測定処理が、前記電流測定回路での測定を所定の時間間隔で複数回に亘って行わせる処理であることを特徴としている。
また、本発明の半導体試験装置は、前記測定部が、測定された静止電源電流の判定を行う判定回路(41)と、当該判定回路で異常判定された場合にその旨を示す第3トリガ信号(Tr3)を発生する第3トリガ発生回路(42)とを備えており、前記パターン発生部は、前記測定部からの前記第3トリガ信号を受信した場合に、発生すべき試験パターンの初期化を行うことを特徴としている。
更に、本発明の半導体試験装置は、前記パターン発生部と前記測定部とを接続し、前記パターン発生部から前記測定部に前記第1トリガ信号を伝達する第1バス(B1)と、前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第2トリガ信号を伝達する第2バス(B2)と、前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第3トリガ信号を伝達する第3バス(B3)とを備えることを特徴としている。
また、半導体デバイスの静止電源電流の最適な測定タイミングを求めることができるため、余計な待ち時間を省くことができ、IDDQ試験の全体に要する時間を更に短縮することができるという効果がある。
更に、静止電源電流を測定した結果に基づいて半導体デバイスの故障が検出された場合には、半導体デバイスの試験が速やかに終了し、故障の半導体デバイスに対して余計な試験が行われるのを防止することができるため、IDDQ試験の全体に要する時間を更に短縮することができるという効果がある。
図1は、本発明の第1実施形態による半導体試験装置の要部構成を示すブロック図である。図1に示す通り、本実施形態の半導体試験装置1は、バスB1(第1バス)及びバスB2(第2バス)を介して相互に接続されたパターン発生部10と測定部20とを備えており、パターン発生部10からの試験パターンP1の発生を一時的に中断している間に測定部20で半導体デバイス(図示省略)の静止電源電流(Iddq)を測定してIDDQ試験を行う。
次に、本発明の第2実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置は、図1に示す第1実施形態による半導体試験装置1と同じ構成であるが、シーケンスメモリ32に記憶されるデータパターンが図2に示すものとは相違しており、半導体デバイスの静止電源電流の最適な測定タイミングを求めてIDDQ試験の全体に要する時間を更に短縮するものである。
図6は、本発明の第3実施形態による半導体試験装置の要部構成を示すブロック図である。図6に示す通り、本実施形態の半導体試験装置2は、パターン発生部10と測定部29とを相互に接続する新たなバスB3(第3バス)が追加されて、パターン発生部10にトリガ検出回路40が追加され、測定部20に測定結果判定回路41(判定回路)及びトリガ発生回路42(第3トリガ発生回路)が追加された構成であり、IDDQ試験結果から半導体デバイスの故障を検出した場合には、試験を速やかに終了させることによりIDDQ試験の全体に要する時間を更に短縮するものである。
10 パターン発生部
14 トリガ発生回路
20 測定部
22 トリガ発生回路
31 シーケンス制御回路
32 シーケンスメモリ
33 電流測定レンジ制御回路
34 電流測定回路
41 測定結果判定回路
42 トリガ発生回路
B1〜B3 バス
P1 試験パターン
Tr1 トリガ信号
Tr2 トリガ信号
Tr3 トリガ信号
Claims (5)
- 半導体デバイスの試験に用いられる試験パターンを発生するパターン発生部と、前記半導体デバイスの電源電流を測定する測定部とを備える半導体試験装置において、
前記パターン発生部は、前記試験パターンの発生を停止した場合にその旨を示す第1トリガ信号を発生する第1トリガ発生回路と、前記測定部からの前記半導体デバイスの静止電源電流の測定を完了した旨を示す第2トリガ信号を受信した場合に前記試験パターンの発生を再開する制御回路とを備えており、
前記測定部は、前記半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報を記憶するメモリと、前記パターン発生部から前記第1トリガ信号を受信した場合に前記メモリに記憶された前記処理情報に応じた処理の実行を制御する制御回路と、前記半導体デバイスの静止電源電流の測定を完了した場合に前記第2トリガ信号を発生する第2トリガ発生回路とを備える
ことを特徴とする半導体試験装置。 - 前記測定部は、前記半導体デバイスの電源電流の測定レンジを制御する電流測定レンジ制御回路と、
前記半導体デバイスの静止電源電流を測定する電流測定回路とを備えており、
前記メモリに記憶される前記処理情報には、前記半導体デバイスの静止電源電流を測定するために行うべき処理として、前記電流測定レンジ制御回路での測定レンジの制御処理、及び前記電流測定回路での測定を所定のタイミングで実行させる測定処理が含まれる
ことを特徴とする請求項1記載の半導体試験装置。 - 前記測定処理は、前記電流測定回路での測定を所定の時間間隔で複数回に亘って行わせる処理であることを特徴とする請求項2記載の半導体試験装置。
- 前記測定部は、測定された静止電源電流の判定を行う判定回路と、当該判定回路で異常判定された場合にその旨を示す第3トリガ信号を発生する第3トリガ発生回路とを備えており、
前記パターン発生部は、前記測定部からの前記第3トリガ信号を受信した場合に、発生すべき試験パターンの初期化を行う
ことを特徴とする請求項1から請求項3の何れか一項に記載の半導体試験装置。 - 前記パターン発生部と前記測定部とを接続し、前記パターン発生部から前記測定部に前記第1トリガ信号を伝達する第1バスと、
前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第2トリガ信号を伝達する第2バスと、
前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第3トリガ信号を伝達する第3バスと
を備えることを特徴とする請求項4記載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008208600A JP5092984B2 (ja) | 2008-08-13 | 2008-08-13 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008208600A JP5092984B2 (ja) | 2008-08-13 | 2008-08-13 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010043973A JP2010043973A (ja) | 2010-02-25 |
JP5092984B2 true JP5092984B2 (ja) | 2012-12-05 |
Family
ID=42015468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008208600A Expired - Fee Related JP5092984B2 (ja) | 2008-08-13 | 2008-08-13 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5092984B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016066862A (ja) * | 2014-09-24 | 2016-04-28 | 株式会社デンソー | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2551795B2 (ja) * | 1987-11-27 | 1996-11-06 | 株式会社アドバンテスト | Ic試験装置 |
JP3353288B2 (ja) * | 1997-02-27 | 2002-12-03 | 横河電機株式会社 | Lsi試験装置 |
JPH11260872A (ja) * | 1998-03-14 | 1999-09-24 | Tokyo Electron Ltd | スクリーニングプローバ |
-
2008
- 2008-08-13 JP JP2008208600A patent/JP5092984B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010043973A (ja) | 2010-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009026372A (ja) | 半導体集積回路及びそのテストシステム | |
US20110173502A1 (en) | Universal serial bus system and method | |
US20130138939A1 (en) | Method for processing booting errors | |
TWI387973B (zh) | 資料儲存裝置、資料儲存控制器及相關自動化測試的方法 | |
JP5092984B2 (ja) | 半導体試験装置 | |
US8587383B2 (en) | Measuring bias temperature instability induced ring oscillator frequency degradation | |
JP2011013915A (ja) | 測定装置の制御方法 | |
JP5982845B2 (ja) | トレース制御装置及びトレース制御方法 | |
JP5734615B2 (ja) | 検査装置及び方法 | |
US9679665B2 (en) | Method for performing built-in self-tests | |
JP5203724B2 (ja) | 絶縁抵抗計 | |
JP6463445B1 (ja) | 車載制御装置 | |
JP4226108B2 (ja) | ディジタルシグナルプロセッサ及びプロセッサのセルフテスト方法 | |
JP6400347B2 (ja) | 検査装置 | |
JP3605997B2 (ja) | 半導体装置 | |
US11556347B2 (en) | Information processing device and information processing method | |
JP4859650B2 (ja) | 解析方法及び解析装置 | |
KR102013643B1 (ko) | 고속 번인 테스트 장치 및 방법 | |
JP5266173B2 (ja) | 半導体装置 | |
TW201827994A (zh) | 電子裝置與其控制方法 | |
JP2008304404A (ja) | 計測装置 | |
JP2010112716A (ja) | 半導体試験装置、半導体試験方法および半導体試験プログラム | |
JP2015127710A (ja) | 検査装置及び方法 | |
CN112631844A (zh) | Ssd开关机测试***、方法、计算机设备及存储介质 | |
TWI421519B (zh) | Gsm模組上電測試系統及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120807 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120903 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |