JP2010087491A - 薄膜トランジスタ - Google Patents

Abstract

【課題】逆スタガ薄膜トランジスタの電気特性を高めることを目的とする。
【解決手段】基板上に、ゲート電極層と、半導体層と、ゲート電極層及び半導体層の間に設けられるゲート絶縁層と、半導体層に接するソース領域及びドレイン領域と、ソース領域に接するソース電極と、ドレイン領域に接するドレイン電極とを有する。さらに、ソース領域及びドレイン領域は、一導電型を付与する不純物が添加された微結晶半導体層で形成され、半導体層において、ソース領域及びドレイン領域と接する領域は結晶領域で形成されている。さらに、半導体層における結晶領域は、バックチャネル領域に形成されておらず分離されているため、対をなす。さらに、半導体層において、非晶質半導体を含む。
【選択図】図１

Description

本発明は、薄膜トランジスタおよびその作製方法、並びに該薄膜トランジスタを用いた半導体装置および表示装置に関する。

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン、及び多結晶シリコンを用いる技術が開示されている。

また、薄膜トランジスタのソース電極層及びドレイン電極層に接するコンタクト層（ソース領域、ドレイン領域ともいう。）をｎ型微結晶シリコンで形成することで、ソース及びドレイン間に流れる電流量を高める技術が開示されている（特許文献１）。

一方、表示装置の解像度及び画素における開口率の向上のため、薄膜トランジスタのサイズの縮小化が進んでおり、露光装置（ＭＰＡ）の露光限界程度のチャネル長の短い薄膜トランジスタが検討されている。チャネル長の短い薄膜トランジスタは、オン電流を高めることが可能であり、またしきい値電圧を低減することが可能である。

特開平３−１８５８４０号公報

従来の微結晶半導体層は、下地膜との格子不整合から、堆積初期においては、結晶性が低く、欠陥の多い非晶質半導体層が堆積する。このため、コンタクト層として、ｎ型微結晶シリコン膜を形成しても、下地膜との界面において、密度が低く、欠陥が多い低密度層が形成されるため、下地膜及びコンタクト層界面において、障壁が形成され、ソース領域及びドレイン領域の間の抵抗が高くなり、当該領域に流れる電流量が減少するという問題がある。

また、一般に、ｎ型微結晶シリコン膜の堆積条件において、プラズマＣＶＤ装置の電源電力が低いと、ｎ型微結晶シリコン膜の堆積初期における非晶質層の形成を低減することが可能である。しかしながら、ｎ型微結晶シリコン膜を堆積するためには、高い電源電力でないと、結晶化が起きない。即ち、ｎ型微結晶シリコン膜を形成するための電源電力の大きさと、ｎ型微結晶シリコン膜の堆積初期に形成される低密度層を低減する電源電力の大きさとが相反し、界面における低密度層を減らした微結晶シリコン膜を形成することが困難である。

一方、図２１に、逆スタガ型の薄膜トランジスタの構造を示す。図２１（Ａ）は、チャネル長が１００μｍ程度と長い薄膜トランジスタの断面図であり、基板９０１上にゲート電極層９０３が形成され、ゲート電極層９０３上に、ゲート絶縁層９０５が形成され、ゲート絶縁層９０５上にチャネル形成領域を形成する半導体層９０７が形成され、半導体層９０７上に一対のソース領域９０９ｓ及びドレイン領域９０９ｄが形成される。また、ソース領域９０９ｓ上にソース電極層９１１ｓが形成され、ドレイン領域９０９ｄ上にドレイン電極層９１１ｄが形成される。また、図２１（Ａ）に示す薄膜トランジスタのチャネル長をＬ１と示す。

図２１（Ｂ）に、図２１（Ａ）に示す薄膜トランジスタの等価回路を示す。ソース領域９０９ｓ及び半導体層９０７の抵抗をＲｓと示し、半導体層９０７のチャネル形成領域の抵抗をＲｃｈ１と示し、半導体層９０７及びドレイン領域９０９ｄの抵抗をＲｄとする。

図２１（Ｃ）には、チャネル長が１０μｍ以下、好ましくは５μｍ以下と短い薄膜トランジスタの断面図であり、基板９０１上にゲート電極層９０３が形成され、ゲート電極層９０３上に、ゲート絶縁層９０５が形成され、ゲート絶縁層９０５上にチャネル形成領域を形成する半導体層９１３が形成され、半導体層９１３上に一対のソース領域９０９ｓ及びドレイン領域９０９ｄが形成される。また、ソース領域９０９ｓ上にソース電極層９１１ｓが形成され、ドレイン領域９０９ｄ上にドレイン電極層９１１ｄが形成される。また、図２１（Ｃ）に示す薄膜トランジスタのチャネル長をＬ２（０＜Ｌ２＜Ｌ１）と示す。

図２１（Ｄ）に、図２１（Ｃ）に示す薄膜トランジスタの等価回路を示す。ソース領域９０９ｓ及び半導体層９１３の抵抗をＲｓと示し、半導体層９１３のチャネル形成領域の抵抗をＲｃｈ２と示し、半導体層９１３及びドレイン領域９０９ｄの抵抗をＲｄとする。

図２１（Ａ）及び（Ｂ）に示すような、チャネル長が１００μｍ程度の長い薄膜トランジスタにおいては、チャネル形成領域における抵抗Ｒｃｈ１が大きく、ソース領域９０９ｓ及び半導体層９０７の抵抗Ｒｓや、半導体層９０７及びドレイン領域９０９ｄの抵抗Ｒｄの影響を無視することができる。

しかしながら、図２１（Ｃ）及び（Ｄ）に示すような、チャネル長が１０μｍ以下、好ましくは５μｍ以下の薄膜トランジスタにおいては、チャネル長Ｌ２が短いため、チャネル形成領域の抵抗Ｒｃｈ２が小さくなる。このため、ソース領域９０９ｓ及び半導体層９１３の抵抗Ｒｓや、半導体層９１３及びドレイン領域９０９ｄの抵抗Ｒｄの影響を無視することができなくなる。

この結果、チャネル長が１０μｍ以下、好ましくは５μｍ以下の薄膜トランジスタにおいて、ソース領域９０９ｓ及び半導体層９１３の抵抗Ｒｓや、半導体層９１３及びドレイン領域９０９ｄの抵抗Ｒｄが高いと、ソース領域、半導体層、及びドレイン領域を流れる電流量が減少し、オン電流の低下及び電界効果移動度の低下が顕著となる。

そこで、逆スタガ薄膜トランジスタの電気特性を高めることを目的とする。

本発明の一態様は、基板上に、ゲート電極層と、半導体層と、ゲート電極層及び半導体層の間に設けられるゲート絶縁層と、半導体層に接するソース領域及びドレイン領域と、ソース領域に接するソース電極層と、ドレイン領域に接するドレイン電極層とを有する。さらに、ソース領域及びドレイン領域は、一導電型を付与する不純物が添加された微結晶半導体層で形成され、半導体層において、ソース領域及びドレイン領域と接する領域は結晶領域で形成されていることを特徴とする。さらに、半導体層における結晶領域は、バックチャネル領域に形成されておらず分離されているため、対をなす。さらに、半導体層において、非晶質半導体を含む半導体層を有すること特徴とする。

半導体層のソース領域及びドレイン領域に接する領域が、一対の結晶領域であることで、半導体層と、ソース領域及びドレイン領域との界面における結晶性が高まる。また、当該界面は半導体材料で接しているため、格子定数のずれもなく、歪も少なく、欠陥が少ない。また、ソース領域及びドレイン領域は、一導電型を付与する不純物が添加された微結晶半導体層で形成されているため、抵抗率が低い。このため、半導体層及びソース領域の抵抗、並びに半導体層及びドレイン領域の抵抗を低減することができる。また、一対の結晶領域は、バックチャネル領域において分離されている。さらに、一対の結晶領域には、非晶質半導体を含む半導体層が接している。このため、薄膜トランジスタのオフ時におけるキャリアは非晶質半導体を含む半導体層を流れるため、オフ電流の抑制することができる。

また、半導体層は、ゲート絶縁層に接する側から、微結晶半導体層、非晶質半導体を含む半導体層、及び一対の結晶領域の３層構造であってもよい。半導体層において、ゲート絶縁層に接する領域に微結晶半導体層が形成されることで、薄膜トランジスタのオン時においてキャリアが流れる領域の結晶性が高いため、薄膜トランジスタのオン電流及び移動度を高めることができる。

なお、半導体層において、ソース領域及びドレイン領域に接する結晶領域は、逆錐形の結晶粒が形成されている。または、堆積方向に伸びた柱状結晶粒が形成されている。または、結晶粒がランダムに配置された結晶領域である。

また、オン電流とは、薄膜トランジスタがオン状態（即ち、チャネル形成領域に電流を流すために、ゲート電極層に適切なゲート電圧を印加した状態）における、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。なお、ここでオン状態とは、ゲート電圧（ゲート電極層の電位とソース領域の電位との電位差）がトランジスタのしきい値電圧を超えた状態をいう。また、オフ電流とは、薄膜トランジスタがオフ状態（即ち、薄膜トランジスタのゲート電圧がしきい値電圧より低い状態）における、ソース領域とドレイン領域との間、即ちチャネル形成領域を流れる電流をいう。

ゲート絶縁層上に形成される半導体層と、一導電型を付与する不純物が添加された微結晶半導体層との界面における結晶性を向上させることが可能であり、薄膜トランジスタのオフ電流を低減しつつ、電界効果移動度及びオン電流を高めることができる。

本発明の一形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。 従来の薄膜トランジスタの構造及び等価回路を説明する図である。 実施例１で作製した薄膜トランジスタの構造を示す図である。 実施例２で作製した薄膜トランジスタの電界効果移動度を説明する図である。 本発明の一形態に係る薄膜トランジスタを有する表示装置の一例を説明する図である。 本発明の一形態に係る薄膜トランジスタを有する表示装置の一例を説明する図である。 電子機器を説明する図である。

以下に開示する実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。以下に開示する発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

（実施の形態１）
図１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極層１０３と、半導体層１２９と、ゲート電極層１０３及び半導体層１２９の間に設けられるゲート絶縁層１０５と、半導体層１２９に接するソース領域１２７ｓ及びドレイン領域１２７ｄと、ソース領域１２７ｓに接するソース電極層１２５ｓと、ドレイン領域１２７ｄに接するドレイン電極層１２５ｄとを有する。さらに、ソース領域１２７ｓ及びドレイン領域１２７ｄは、一導電型を付与する不純物が添加された微結晶半導体層で形成され、半導体層１２９において、ソース領域１２７ｓ及びドレイン領域１２７ｄと接する領域は結晶領域１２９ｂ、１２９ｃで形成されていることを特徴とする。さらに、半導体層１２９における結晶領域１２９ｂ、１２９ｃは、バックチャネル領域に形成されておらず分離されているため、対をなす。さらに、半導体層１２９において、非晶質半導体を含む半導体層１２９ａを有すること特徴とする。

半導体層１２９は、非晶質半導体を含む半導体層１２９ａと、結晶領域１２９ｂ、１２９ｃを有する。非晶質半導体を含む半導体層１２９ａは、ゲート絶縁層１０５側に形成され、結晶領域１２９ｂ、１２９ｃはソース領域１２７ｓ、及びドレイン領域１２７ｄ側に形成される。また、結晶領域１２９ｂ、１２９ｃは分割されており、一対の結晶領域１２９ｂ、１２９ｃとなり、一対の結晶領域１２９ｂ、１２９ｃの間において、非晶質半導体を含む半導体層１２９ａが露出する。

また、ソース領域１２７ｓ及びドレイン領域１２７ｄは、一導電型を付与する不純物が添加された微結晶半導体で形成され、且つ結晶領域１２９ｂ、１２９ｃに接している。このため、ソース領域１２７ｓ及びドレイン領域１２７ｄと結晶領域１２９ｂ、１２９ｃの界面においては、欠陥が多く密度の低い低密度層が低減され、界面の特性を向上させることができる。このため、ソース領域１２７ｓ及びドレイン領域１２７ｄ、並びに結晶領域１２９ｂ、１２９ｃの界面の抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。

さらには、バックチャネル領域においては、結晶領域１２９ｂ、１２９ｃが分割され、非晶質半導体を含む半導体層１２９ａが露出されているため、オフ電流は、ソース領域１２７ｓ、結晶領域１２９ｂ、抵抗率の低い非晶質半導体を含む半導体層１２９ａ、結晶領域１２９ｃ、ドレイン領域１２７ｄを流れる。このため、抵抗率の低い非晶質半導体を含む半導体層１２９ａの領域において、キャリアが流れにくいため、オフ電流を低減することができる。

半導体層１２９において、非晶質半導体を含む半導体層１２９ａは、アモルファスシリコン、アモルファスシリコンゲルマニウム、窒素を含むアモルファスシリコン、窒素を含むアモルファスシリコンゲルマニウム等で形成することができる。非晶質半導体を含む半導体層１２９ａは、１０ｎｍ以上１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍ以下の厚さで形成する。

半導体層１２９に含まれる結晶領域１２９ｂ、１２９ｃについて、図２を用いて説明する。図２は、非晶質半導体を含む半導体層１２９ａ、結晶領域１２９ｂ、及びソース領域１２７ｓの積層部の拡大図である。

図２（Ａ）に示すように、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂの界面が略平坦とすることができる。これは、非晶質半導体を含む半導体層１２９ａの表面から、結晶領域１２９ｂとして微結晶半導体を形成すればよい。

ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある（図２（Ａ）参照）。

また、微結晶半導体で形成される結晶領域１２９ｂに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。

微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。

また、図２（Ｂ）に示すように、非晶質半導体を含む半導体層１２９ａと結晶領域１２９ｂの界面において、分離した低密度領域１２９ｄが分散して形成され、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂが接する界面と、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂの間に低密度領域１２９ｄが形成される界面とを有する構造とすることができる。

図２（Ａ）及び図２（Ｂ）に示す構造は、結晶領域１２９ｂを通常の微結晶半導体の堆積条件で形成すると、低密度領域１２９ｄが形成されつつも、非晶質半導体を含む半導体層１２９ａに接して、微結晶半導体で形成される結晶領域１２９ｂも形成される。

また、図２（Ｃ）に示すように、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂの界面がジグザグ状とすることができる。これは、非晶質半導体を含む半導体層１２９ａの表面から、逆錐形の微結晶半導体が厚さ方向に成長して、隣接する結晶粒がソース領域１２７ｓ側で接することで、図２（Ｃ）に示すように、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂの界面がジグザグ状となる。即ち、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂの界面において凹凸が形成される。

図２（Ｃ）に示す形状の非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂは、シリコン、ゲルマニウム、またはシリコンゲルマニウムを主成分とする半導体層に窒素を含ませることにより形成される。

結晶領域１２９ｂは逆錐形の結晶粒が接した結晶領域である。ここで、逆錐形とは、逆スタガ型の薄膜トランジスタにおいては、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が基板１０１側に存在するものをいう。即ち、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂが堆積される方向に向けて略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、結晶領域の形成と共に結晶の方位に沿って成長することで、結晶粒は、結晶核を起点として結晶領域１２９ｂが堆積される方向と垂直な面の面内方向に拡がるように成長し、隣接する逆錐形の結晶粒が接することで、結晶領域となる。また、結晶粒内には単結晶または双晶を含む。

このような結晶粒は、非晶質半導体を含む半導体層１２９ａにおける窒素濃度を１×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下とし、堆積方向に対して徐々に窒素の濃度を低減し、３×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下まで低減させることで、非晶質半導体を含む半導体層１２９ａ表面に結晶核が形成され、結晶粒が成長して、結晶領域１２９ｂが形成される。

また、非晶質半導体を含む半導体層１２９ａは、図２（Ｄ）に示すように、微小結晶粒１２９ｅが分散する形態がある。微小結晶粒１２９ｅとは上記逆錐形の結晶粒の成長核とならない程度の微小な大きさ、代表的には１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の微小な大きさの結晶粒である。微小結晶粒は非晶質半導体を含む半導体層１２９ａ中の窒素の濃度を制御することで形成することができる。また、微小結晶粒の外側、即ち、非晶質構造と接する側には、多くの窒素が偏析しやすい。このため、窒素は微小結晶粒及び非晶質構造の界面において多く存在する。また、微小結晶粒及び非晶質構造の界面において、ＮＨ基またはＮＨ_２基が多く存在する場合もある。

なお、非晶質半導体を含む半導体層１２９ａ中において、微小結晶粒１２９ｅは、非晶質構造内に分散していてもよい。または、非晶質半導体を含む半導体層１２９ａ中において微小結晶粒が凝集していてもよい。更には、分散した微小結晶粒及び凝集した微小結晶粒が存在してもよい。

微小結晶粒を有することで、非晶質半導体を含む半導体層１２９ａの縦方向における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。

図２（Ｃ）及び図２（Ｄ）に示すような形状の非晶質半導体を含む半導体層１２９ａは、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。また、非晶質半導体、代表的にはアモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻である。このため、バンドギャップが広くなり、従来の非晶質半導体層と比較して、トンネル電流が流れにくくなる。

なお、結晶核の生成を抑制する不純物元素として、酸素及び窒素があるが、シリコン中にあってキャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば、酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０^１８ｃｍ^−３以下とするとよい。

また、非晶質半導体を含む半導体層１２９ａ及び結晶領域１２９ｂにおいて、ＮＨ基またはＮＨ_２基を有する場合がある。逆錐形の微結晶半導体の外側、即ち逆錐形の結晶粒と非晶質構造との界面や、微小結晶粒と非晶質構造との界面や、非晶質半導体のダングリングボンドにおいて、ＮＨ基が、異なるシリコン原子のダングリングボンドと結合すると、欠陥が低減し、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、シリコン層の移動度が上昇することがわかる。また、薄膜トランジスタの移動度が上昇すると考えられる。なお、微小結晶粒の密度が高くなると、半導体層における結晶性が高まるが、それと共にキャリアの移動を阻害する粒界も増加してしまう。しかしながら、半導体層にＮＨ基を有し、異なるＳｉのダングリングボンドを架橋することにより、当該結合が結晶粒界におけるキャリアの経路となるため、キャリアの移動が阻害されない。

また、逆錐形の微結晶半導体の外側、即ち逆錐形の結晶粒における非晶質構造との界面や、微小結晶粒における非晶質構造との界面や、非晶質半導体のダングリングボンドにおいて、シリコン原子のダングリングボンドをＮＨ_２基で終端することにより、欠陥準位を無くすことができる。欠陥準位があると、当該欠陥準位を介して、熱励起によって電子及び正孔が生成・再結合して、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ電流が流れる。しかしながら、欠陥準位がなくなることにより、当該電流を低減できる。これらのことから、オフ電流が流れる領域にＮＨ_２基を有する非晶質半導体を含む半導体層１２９ａを設けることにより、オフ電流を低減することができる。

また、半導体層の酸素濃度を低減することにより、微小結晶粒と非晶質構造との界面や、微小結晶粒同士の界面の欠陥における、キャリアの移動を阻害する結合を低減することができる。

ソース領域１２７ｓ及びドレイン領域１２７ｄは、一導電型を付与する不純物元素が添加された微結晶半導体層で形成される。ｎチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてリンを用いればよく、代表的には、リンが含有された微結晶シリコン層を用いて形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてとしてボロンを用いればよく、代表的には、ボロンが含有された微結晶シリコン層を用いて形成する。

一導電型を付与する不純物元素の濃度、ここではリンまたはボロンの濃度を１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下とすることで、ソース電極層１２５ｓ及びドレイン電極層１２５ｄとオーミックコンタクトすることが可能となる。さらに、ソース領域１２７ｓ及びドレイン領域１２７ｄを微結晶半導体層で形成するため、ソース領域１２７ｓ及びドレイン領域１２７ｄの抵抗を低減することが可能である。

ソース領域１２７ｓ及びドレイン領域１２７ｄは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。ソース領域１２７ｓ及びドレイン領域１２７ｄの厚さを、薄くすることでスループットを向上させることができる。また、ソース領域１２７ｓ及びドレイン領域１２７ｄの厚さを薄くすると、応力を低減することが可能であるため、ソース領域１２７ｓ及びドレイン領域１２７ｄにおける剥れを抑制することができる。

さらには、図１（Ｂ）に示すように、ゲート絶縁層１０５及び半導体層１２９の間、即ちゲート絶縁層１０５及び非晶質半導体を含む半導体層１２９ａの間に、微結晶半導体層１３１が形成されてもよい。

なお、微結晶半導体層１３１上に非晶質半導体を含む半導体層１２９ａを形成する場合、堆積初期においては、微結晶半導体層１３１が種結晶となり、錐形状に結晶成長し、微結晶半導体層１３１の表面が凹凸状となる場合がある。即ち、微結晶半導体層１３１及び非晶質半導体を含む半導体層１２９ａの界面が凹凸状となることで、微結晶半導体層１３１及び非晶質半導体を含む半導体層１２９ａにおける界面の障壁を低くすることが可能であり、オン電流及び電界効果移動度を高めることができる。

薄膜トランジスタにおいて、オン電流は、ゲート絶縁層１０５に接する半導体層において、ゲート絶縁層１０５の近傍を流れる。このため、ゲート絶縁層１０５に、微結晶半導体層１３１を形成することで、非晶質半導体を含む半導体層１２９ａと比較して、結晶性が高く、抵抗率も低いため、オン電流が流れやすい。この結果、薄膜トランジスタのオン電流及び電界効果移動度を更に高くすることが可能である。

基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。

ゲート電極層１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。

例えば、ゲート電極層１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。

ゲート絶縁層１０５は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層１０５を酸化シリコン層または酸化窒化シリコン層により形成することで、図１（Ｂ）に示すように、ゲート絶縁層１０５上に微結晶半導体層１３１を形成した場合、薄膜トランジスタの閾値電圧の変動を抑制することができる。

なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

ソース電極層１２５ｓ、ドレイン電極層１２５ｄは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、又は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０３に用いることができるアルミニウム−ネオジム合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコン層を用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコン層と接する側の層を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物により形成し、その上にアルミニウム又はアルミニウム合金を形成した積層構造としても良い。更には、アルミニウム又はアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン又はこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、ソース電極層１２５ｓ、ドレイン電極層１２５ｄとして、アルミニウム層をモリブデン層で挟んだ三層の積層構造とするとよい。

本実施の形態により、薄膜トランジスタのオフ電流を低減しつつ、電界効果移動度及びオン電流を高めることができる。特に、チャネル長が１０μｍ以下、代表的には２μｍ以上５μｍ以下の薄膜トランジスタにおいて、半導体層とソース領域１２７ｓ及びドレイン領域１２７ｄとの間の抵抗を低減することが可能であるため、薄膜トランジスタのオン電流及び移動度を増加させることができる。

（実施の形態２）
本実施の形態では、半導体層において、非晶質半導体を含む半導体層１２９ａと、結晶領域１２９ｂ、１２９ｃの界面における結晶性を高めることが可能な構造について、図３及び図４を用いて示す。

図３（Ａ）は、実施の形態１の図１（Ａ）に示す薄膜トランジスタに加えて、非晶質半導体を含む半導体層１２９ａと、結晶領域１２９ｂ、１２９ｃの界面において、ハロゲン元素を含む半導体層１３７ａ、１３７ｂを有することを特徴とする。

ハロゲン元素を含む半導体層１３７ａ、１３７ｂとしては、フッ素、若しくは塩素を含む微結晶シリコン、またはフッ素、若しくは塩素を含む微結晶シリコンゲルマニウムを含む。

図４は、非晶質半導体を含む半導体層１２９ａ、ハロゲン元素を含む半導体層１３７ａ、結晶領域１２９ｂ、及びソース領域１２７ｓの積層部の拡大図である。

図４（Ａ）に示すように、非晶質半導体を含む半導体層１２９ａ、ハロゲン元素を含む半導体層１３７ａ、及び結晶領域１２９ｂの界面が略平坦とすることができる。これはハロゲン元素を含む半導体層１３７ａの表面から、結晶領域１２９ｂとして微結晶半導体を形成すればよい。

また、図４（Ｂ）に示すように、ハロゲン元素を含む半導体層１３７ａと結晶領域１２９ｂの界面において、分離した低密度領域１２９ｄが分散して形成され、ハロゲン元素を含む半導体層１３７ａ及び結晶領域１２９ｂが接する界面と、ハロゲン元素を含む半導体層１３７ａ及び結晶領域１２９ｂの間に低密度領域１２９ｄが形成される界面とを有する構造とすることができる。

ハロゲン元素を含む半導体層１３７ａ、１３７ｂを有することで、ハロゲン元素を含む半導体層１３７ａ、１３７ｂ上に半導体層を形成する場合、非晶質半導体の含有量が少なく、結晶性の高い半導体層が形成される。この結果、ハロゲン元素を含む半導体層１３７ａ、１３７ｂを種結晶とし、ハロゲン元素を含む半導体層１３７ａ、１３７ｂの界面から、低密度層を含まず、結晶領域１２９ｂ、１２９ｃが形成される。更には、結晶領域１２９ｂ、１２９ｃを種結晶として、一導電型を付与する不純物元素が添加された微結晶半導体層が形成される。

ソース領域１２７ｓ及びドレイン領域１２７ｄ、並びに結晶領域１２９ｂ、１２９ｃの界面において、抵抗率が高くなる低密度層の割合が低減するため、当該領域の抵抗を低減することができる。このため、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。

さらには、図３（Ｂ）に示すように、図１（Ｂ）と同様に、ゲート絶縁層１０５及び半導体層１２９の間、即ちゲート絶縁層１０５及び非晶質半導体を含む半導体層１２９ａの間に、微結晶半導体層１３１が形成されてもよい。

薄膜トランジスタにおいて、オン電流は、ゲート絶縁層１０５に接する半導体層において、ゲート絶縁層１０５の近傍を流れる。このため、ゲート絶縁層１０５に、微結晶半導体層１３１を形成することで、非晶質半導体を含む半導体層１２９ａと比較して、結晶性が高く、抵抗率も低いため、オン電流が流れやすい。この結果、薄膜トランジスタのオン電流及び電界効果移動度を更に高くすることが可能である。

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に適用可能な構造について、図５を用いて示す。

実施の形態１及び実施の形態２では、ソース電極層１２５ｓ及びドレイン電極層１２５ｄが、それぞれソース領域１２７ｓ及びドレイン領域１２７ｄに接するものの、半導体層１２９に接しない薄膜トランジスタを示した。本実施の形態では、該ソース電極層１２５ｓ及びドレイン電極層１２５ｄの代わりに、ソース領域１２７ｓ、非晶質半導体を含む半導体層１２９ａ、及び結晶領域１２９ｂに接するソース電極層１３３ｓと、ドレイン領域１２７ｄ、非晶質半導体を含む半導体層１２９ａ、及び結晶領域１２９ｃに接するドレイン電極層１３３ｄとを有する。

なお、図５においては、ソース電極層１３３ｓの端部及びソース領域１２７ｓの端部、並びにドレイン電極層１３３ｄの端部及びドレイン領域１２７ｄの端部が一致しているが、これに限定されない。ソース電極層１３３ｓの端部及びソース領域１２７ｓがずれ、且つソース領域１２７ｓが露出していてもよい。同様に、ドレイン電極層１３３ｄの端部及びドレイン領域１２７ｄがずれ、且つドレイン領域１２７ｄが露出していてもよい。

（実施の形態４）
本実施の形態では、実施の形態１に示す薄膜トランジスタの作製方法について、図６及び図７を用いて示す。薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。

基板１０１上にゲート電極層１０３を形成する。次に、ゲート電極層１０３を覆ってゲート絶縁層１０５、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９、及び導電層１１１を形成する。その後、導電層１１１上にレジストマスク１１３を形成する（図６（Ａ）を参照）。

基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。

ゲート電極層１０３は、実施の形態１に示すゲート電極層１０３に示す材料を適宜用いて形成する。ゲート電極層１０３は、基板１０１上に、スパッタリング法又は真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法又はインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金又は銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極層１０３と、基板１０１との密着性を向上させるために、上記の金属材料の窒化物層を、基板１０１と、ゲート電極層１０３との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。

なお、ゲート電極層１０３の側面は、テーパー形状とすることが好ましい。ゲート電極層１０３上には、後の工程で半導体層及び配線層を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極層１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。

また、ゲート電極層１０３を形成する工程によりゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極層に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方又は双方と、ゲート電極層１０３とは別に設けてもよい。

ゲート絶縁層１０５は、実施の形態１に示すゲート絶縁層１０５の材料を適宜用いて形成することができる。ゲート絶縁層１０５は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１０５は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層１０５を形成すると、ゲート電極層と、ドレイン電極層及びソース電極層との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁層１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、ゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

半導体層１０７として非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂを形成する。非晶質半導体を含む半導体層１０７ａとしては、アモルファスシリコン、アモルファスシリコンゲルマニウム等を用いて形成する。非晶質半導体を含む半導体層１０７ａは、１０ｎｍ以上１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍの厚さで形成する。

非晶質半導体を含む半導体層１０７ａは、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体を導入し、グロー放電プラズマにより、非晶質半導体層を形成する。または、シリコンまたはゲルマニウムを含む堆積性気体を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、堆積性気体の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素とを混合し、グロー放電プラズマにより、非晶質半導体層を形成する。なお、上記非晶質半導体を含む半導体層１０７ａに、フッ素、塩素等のハロゲン、窒素等を添加してもよい。

シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

なお、非晶質半導体を含む半導体層１０７ａを形成する前に、ＣＶＤ装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１０５及び非晶質半導体を含む半導体層１０７ａの界面における不純物を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。

結晶領域１０７ｂとしては、微結晶シリコン、微結晶シリコンゲルマニウム等を用いて形成する。結晶領域１０７ｂは、１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。結晶領域１０７ｂは、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。

一導電型を付与する不純物が添加された微結晶半導体層１０９は、リンが添加された微結晶シリコン、リンが添加された微結晶シリコンゲルマニウム、リンが添加された微結晶ゲルマニウム等を用いて形成する。一導電型を付与する不純物が添加された微結晶半導体層１０９は、５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された微結晶半導体層１０９は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して、リンが添加された微結晶シリコン、リンが添加された微結晶シリコンゲルマニウム、リンが添加された微結晶ゲルマニウム等を形成する。

また、ｐチャネル型の薄膜トランジスタを形成する場合は、シリコン、またはゲルマニウムを含む堆積性気体と、ジボランと、水素とを用いたプラズマＣＶＤ法により、一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。

非晶質半導体を含む半導体層１０７ａ、結晶領域１０７ｂ、一導電型を付与する不純物が添加された微結晶半導体層１０９の形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の形成に用いる材料ガスを処理室内に導入する（図９の予備処理２０１）。ここでは、一例として、ＳｉＨ_４の流量を４０ｓｃｃｍ、Ｈ_２の流量を５００ｓｃｃｍ、Ｎ_２の流量を５５０ｓｃｃｍ、ＮＨ_３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗの出力によりプラズマ放電を行うことで、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図９のＳｉＮ形成２０３）。これは、処理室内にＳｉＨ_４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物又は粉状物が形成され、歩留まりを低下させる原因となるためである。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、窒化シリコン層の堆積に用いた材料ガスを排気し、基板１０１を処理室から搬出する（図９のｕｎｌｏａｄ２０６）。

次に、処理室に保護層としてアモルファスシリコン層の形成に用いる材料ガスを処理室内に導入し、処理室内にアモルファスシリコン層を形成する処理を行う（図９のプレコート処理２０７）。処理室内壁にアモルファスシリコン層をコーティングすることで、内壁に付着した不純物、または処理室内壁を構成する元素や、ゲート絶縁層として形成した窒化シリコン層が、後に形成する非晶質半導体を含む半導体層１０７ａに混入することを防ぐ。ここでは、アモルファスシリコン層の堆積速度を速めるため、ＳｉＨ_４のみを用いて形成したが、図９のプレコート処理２０７の破線で示すように、水素も処理室に導入してもよい。

その後、基板１０１を処理室内に搬入し、非晶質半導体を含む半導体層１０７ａとして、アモルファスシリコン層の堆積に用いる材料ガスを処理室内に導入する（図９のｌｏａｄ２０８）。

次に、ゲート絶縁層１０５上の全面に非晶質半導体を含む半導体層１０７ａとしてアモルファスシリコン層を形成する。まず、非晶質半導体を含む半導体層１０７ａとしてアモルファスシリコン層の形成に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ_４の流量を２８０ｓｃｃｍ、Ｈ_２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、６０Ｗの出力によりプラズマ放電を行うことで、約５０ｎｍのアモルファスシリコン層を形成することができる。その後、上記した窒化シリコン層の形成と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９のａ−Ｓｉ形成２１１）。

次に、非晶質半導体を含む半導体層１０７ａ上の全面に結晶領域１０７ｂとして微結晶シリコン層を形成する。まず、結晶領域１０７ｂとして微結晶シリコン層の形成に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ_４の流量を１０ｓｃｃｍ、Ｈ_２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行うことで、約５０ｎｍの微結晶シリコン層を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９の結晶領域形成２１５）。

次に、結晶領域１０７ｂ上の全面に一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。まず、一導電型を付与する不純物が添加された微結晶半導体層１０９として、リンが添加された微結晶シリコン層の形成に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ_４の流量を１０ｓｃｃｍ、ＰＨ_３をＨ_２により０．５ｖｏｌ％まで希釈した混合ガスの流量を３０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させる。処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、３００Ｗの出力によりプラズマ放電を行うことで、約５０ｎｍの半導体層を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図９の不純物半導体層形成２１９）。その後、これらのガスを排気する（図９の排気２２１）。

以上説明したように、ゲート絶縁層１０５から一導電型を付与する不純物が添加された微結晶半導体層１０９までを形成することができる（図６（Ａ）を参照）。

本実施の形態においては、一導電型を付与する不純物が添加された微結晶半導体層１０９は、結晶領域１０７ｂ上に形成されるため、当該表面の結晶を種結晶として、一導電型を付与する不純物が添加された微結晶半導体層１０９の結晶成長が始まるため、形成初期における低密度層を低減することが可能である。

導電層１１１は、実施の形態１に示すソース電極層１２５ｓ及びドレイン電極層１２５ｄの材料及び積層構造を適宜用いることができる。導電層１１１は、ＣＶＤ法、スパッタリング法又は真空蒸着法を用いて形成する。また、導電層１１１は、銀、金又は銅等の導電性ナノペーストを用いてスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成することで形成しても良い。その後、導電層１１１上に第２のレジストマスクを形成する。

レジストマスク１１３は厚さの異なる領域を有する。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、半導体層のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程において、多階調マスクを用いることができる。

多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。

図８（Ａ−１）及び図８（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図８（Ａ−１）にはグレートーンマスク１８０を示し、図８（Ｂ−１）にはハーフトーンマスク１８５を示す。

図８（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。

回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。

透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、金属を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。

グレートーンマスク１８０に露光するための光を照射した場合、図８（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２又は回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。

図８（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７、及び遮光層により形成された遮光部１８８で構成されている。

半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様の金属を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。

ハーフトーンマスク１８５に露光するための光を照射した場合、図８（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８又は半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する厚さ等により、調整可能である。

多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。

次に、レジストマスク１１３を用いて、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９、及び導電層１１１をエッチングする。この工程により、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９及び導電層１１１を素子毎に分離し、半導体層１１５、一導電型を付与する不純物が添加された微結晶半導体層１１７、及び導電層１１９を形成する（図６（Ｂ）を参照）。

次に、レジストマスク１１３を後退させて、分離されたレジストマスク１２３を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極層上で分離するようにレジストマスク１１３をアッシングすることで、レジストマスク１２３を形成することができる（図６（Ｃ）参照）。

次に、レジストマスク１２３を用いて導電層１１９をエッチングし、ソース電極層１２５ｓ及びドレイン電極層１２５ｄを形成する（図７（Ａ）を参照）。導電層１１９のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。その結果、導電層はレジストマスク１２３よりも内側に後退し、ソース電極層１２５ｓ及びドレイン電極層１２５ｄが形成される。ソース電極層１２５ｓ及びドレイン電極層１２５ｄは、ソース電極層及びドレイン電極層のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極層１２５ｓ及びドレイン電極層１２５ｄとは別に設けてもよい。

次に、レジストマスク１２３を用いて、非晶質半導体を含む半導体層１１５ａ、結晶領域１１５ｂ、及び一導電型を付与する不純物が添加された微結晶半導体層１１７のそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで非晶質半導体を含む半導体層１２９ａ、結晶領域１２９ｂ、１２９ｃ、並びにソース領域１２７ｓ及びドレイン領域１２７ｄが形成される。この後、レジストマスク１２３を除去する（図７（Ｂ）参照）。

なお、ここでは、導電層１１９をウエットエッチングし、非晶質半導体を含む半導体層１１５ａ、結晶領域１１５ｂ、及び一導電型を付与する不純物が添加された微結晶半導体層１１７のそれぞれ一部をドライエッチングしたため、導電層１１９が等方的にエッチングされ、ソース電極層１２５ｓ及びドレイン電極層１２５ｄの側面と、ソース領域１２７ｓ及びドレイン領域１２７ｄの側面は一致せず、ソース電極層１２５ｓ及びドレイン電極層１２５ｄの側面の外側に、ソース領域１２７ｓ及びドレイン領域１２７ｄの側面が形成される形状となる。

次に、レジストマスク１２３を除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む半導体層１２９ａにダメージが入らず、且つ非晶質半導体を含む半導体層１２９ａに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む半導体層１２９ａ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む半導体層１２９ａの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、塩素系ガスを用い、代表的にはＣｌ_２、ＣＦ_４、Ｎ_２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。

次に、非晶質半導体を含む半導体層１２９ａの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。

水プラズマ処理は、反応空間に水蒸気（Ｈ_２Ｏ蒸気）に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。

上記したように、ソース領域１２７ｓ及びドレイン領域１２７ｄを形成した後に、非晶質半導体を含む半導体層１２９ａにダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体を含む半導体層１２９ａ上に存在する残渣などの不純物元素を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。

以上の工程により、少ないマスク数で、電界効果移動度及びオン電流が高く、オフ電流の低い薄膜トランジスタを作製することができる。

（実施の形態５）
本実施の形態では、実施の形態４において、ゲート絶縁層１０５、非晶質半導体を含む半導体層１０７ａ、及び結晶領域１０７ｂの形成方法の代わりに用いることが可能な形成方法について以下に示す。

ここで、ゲート絶縁層１０５として窒化シリコン層、非晶質半導体を含む半導体層１０７ａとして窒素を有するアモルファスシリコン層、結晶領域１０７ｂとして逆錐形状の微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１０に示すタイムチャートを用いて説明する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１０の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１０のＳｉＮ形成２０３）。上記の工程により、ゲート絶縁層１０５を形成することができる。

次に、窒化シリコン層の堆積に用いる材料ガスを排気し、非晶質半導体を含む半導体層１０７ａの形成に用いる材料ガスを処理室内に導入する（図１０のガス置換２０９）。

次に、ゲート絶縁層１０５上の全面に非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂを積層する。ここでは、一例として、ＳｉＨ_４の流量を１０ｓｃｃｍ、Ｈ_２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行うことで、合計の厚さが約５０ｎｍの非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの半導体層を形成することができる。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１０のａ−Ｓｉ形成２２３、結晶領域形成２２５）。その後、これらのガスを排気し、一導電型を付与する不純物が添加された微結晶半導体層１０９の堆積に用いるガスを導入する（図１０のガス置換２１７）。

上記の例において、非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの形成に用いられる材料ガスでは、ＳｉＨ_４の流量に対するＨ_２の流量を１５０倍としており、シリコン層は徐々に堆積される。

本実施の形態のゲート絶縁層１０５において、少なくとも非晶質半導体を含む半導体層１０７ａに接する最上層は窒化シリコン層で形成されているため、ゲート絶縁層１０５の表面には多量の窒素が存在する。上記したように、窒素はシリコンの結晶の核生成を抑制する。そのため上記したようにゲート絶縁層１０５の表面に窒素を供給し、微結晶シリコン層が形成される条件で堆積しても、非晶質半導体を含む半導体層１０７ａが形成される。該非晶質半導体を含む半導体層１０７ａの形成の際、非晶質半導体を含む半導体層１０７ａに含まれる窒素の濃度を低下させ、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒となり、当該結晶粒が接して、結晶領域１０７ｂが形成される。なお、ここで結晶領域１０７ｂの成長の起点となる結晶核の生成位置において、二次イオン質量分析法によって計測される窒素の濃度は１×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上７×１０^２０ｃｍ^−３以下となる。

ここで、酸素又は窒素等の結晶核の生成を抑制する不純物元素があるが、シリコン中にあって、キャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば、酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、二次イオン質量分析法によって計測される酸素の濃度は５×１０^１８ｃｍ^−３以下とするとよい。

本実施の形態で示すゲート絶縁層、非晶質半導体を含む層、及び結晶領域における窒素のＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒｙ）のプロファイルは、ゲート絶縁層及び非晶質半導体を含む層においては、ピークを有し、非晶質半導体を含む層、結晶領域、及びソース領域及びドレイン領域へと離れるにつれて徐々に低下する。

次に、結晶領域１０７ｂ上の全面に、一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。ここでは、実施の形態４に示す不純物半導体層形成２１９と同様の方法により、約３０ｎｍのリンを含む微結晶シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１０の不純物半導体層形成２１９）。その後、これらのガスを排気する（図１０の排気２２１）。

上記説明したように、少なくとも非晶質半導体を含む層に接するゲート絶縁層を窒化シリコン層により形成することで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることができ、非晶質半導体を含む層及び逆錐形の微結晶半導体を含む結晶領域を形成することができる。さらには、一導電型を付与する不純物が添加された微結晶半導体層を、逆錐形の微結晶半導体を含む結晶領域上に形成されるため、当該表面の結晶を種結晶として、一導電型を付与する不純物が添加された微結晶半導体層の結晶成長が始まるため、形成初期における低密度層を低減することが可能である。

（実施の形態６）
本実施の形態では、実施の形態５において、ゲート絶縁層１０５、非晶質半導体を含む半導体層１０７ａ、及び結晶領域１０７ｂの形成方法の代わりに用いることが可能な形成方法について以下に示す。

ここで、ゲート絶縁層１０５として窒化シリコン層及び酸化窒化シリコン層、非晶質半導体を含む半導体層１０７ａとして窒素を有するアモルファスシリコン層、結晶領域１０７ｂとして逆錐形状の微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１１に示すタイムチャートを用いて説明する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１１の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１１のＳｉＮ形成２０３）。

次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１１のガス置換２２７）。ここでは、一例として、ＳｉＨ_４の流量を３０ｓｃｃｍ、Ｎ_２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃として５０Ｗの出力によりプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコン層を形成する。その後、窒化シリコン層と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１のＳｉＯＮ形成２２９）。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、基板１０１を処理室から搬出する（図１１のｕｎｌｏａｄ２３１）。

基板１０１を処理室から搬出した後、処理室に、例えばＮＦ_３ガスを導入し、処理室内をクリーニングする（図１１のクリーニング処理２３３）。その後、処理室に保護層としてアモルファスシリコン層を形成する処理を行う（図１１のプレコート処理２３５）。ここでは、実施の形態４に示すプレコート処理２０７と同様の方法により、アモルファスシリコン層を形成する。ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気する。その後、基板１０１を処理室内に搬入する（図１１のｌｏａｄ２３７）。

次に、ゲート絶縁層１０５の表面に窒素を吸着させる。ここでは、ゲート絶縁層１０５の表面をアンモニアガスに曝すことで窒素を供給する（図１１のフラッシュ処理２３９）。また、アンモニアガスには水素を含ませてもよい。ここでは、一例として、処理室内の圧力は概ね２０Ｐａ〜３０Ｐａ、基板の温度は２８０℃とし、処理時間は６０秒間とするとよい。なお、本工程の処理では基板１０１をアンモニアガスに曝すのみであるが、プラズマ処理を行ってもよい。その後、これらのガスを排気する。

次に、窒素が吸着されたゲート絶縁層１０５上の全面に非晶質半導体を含む半導体層１０７ａを形成する。まず、非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの堆積に用いる材料ガスを処理室内に導入する（図１１のガス置換２０９）。ここでは、一例として、ＳｉＨ_４の流量を１０ｓｃｃｍ、Ｈ_２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行うことで、合計の厚さが約５０ｎｍの非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂを形成することができる。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１１のａ−Ｓｉ形成２４１及び結晶領域形成２４３）。その後、これらのガスを排気し、一導電型を付与する不純物が添加された微結晶半導体層１０９の堆積に用いるガスを導入する（図１１のガス置換２１７）。

上記の例において、非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの形成に用いられる材料ガスでは、ＳｉＨ_４の流量に対するＨ_２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。

本実施の形態におけるゲート絶縁層１０５の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、堆積の初期段階ではシリコンの結晶核が生成されず、ゲート絶縁層１０５表面上に微結晶シリコン層が形成される条件で堆積しても、非晶質半導体を含む半導体層１０７ａが形成される。該非晶質半導体を含む半導体層１０７ａの形成の際、非晶質半導体を含む半導体層１０７ａに含まれる窒素の濃度を低下させ、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒となり、当該結晶粒が接して、結晶領域１０７ｂが形成される。なお、ここで結晶領域１０７ｂの成長の起点となる結晶核の生成位置において、二次イオン質量分析法によって計測される窒素の濃度は１×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上７×１０^２０ｃｍ^−３以下となる。

本実施の形態で示すゲート絶縁層、非晶質半導体を含む層、及び結晶領域における窒素のＳＩＭＳのプロファイルは、ゲート絶縁層及び非晶質半導体を含む層においては、ピークを有し、非晶質半導体を含む層、結晶領域、及びソース領域及びドレイン領域が形成される方向に離れるにつれて徐々に低下する。

次に、結晶領域１０７ｂ上の全面に一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。ここでは、実施の形態４に示す不純物半導体層形成２１９と同様の方法により、約３０ｎｍのリンを含む微結晶シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１１の不純物半導体層形成２１９）。その後、これらのガスを排気する（図１１の排気２２１）。

上記説明したように、少なくとも非晶質半導体を含む層を形成する前に、ゲート絶縁層の表面に窒素、更には水素を供給することで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることができ、非晶質半導体を含む層及び逆錐形の微結晶半導体を含む結晶領域を形成することができる。さらには、一導電型を付与する不純物が添加された微結晶半導体層を、逆錐形の微結晶半導体を含む結晶領域上に形成されるため、当該表面の結晶を種結晶として、一導電型を付与する不純物が添加された微結晶半導体層の結晶成長が始まるため、形成初期における低密度層を低減することが可能である。

（実施の形態７）
本実施の形態では、実施の形態５において、ゲート絶縁層１０５、非晶質半導体を含む半導体層１０７ａ、及び結晶領域１０７ｂの形成方法の代わりに用いることが可能な形成方法について以下に示す。

ここで、ゲート絶縁層１０５として窒化シリコン層及び酸化窒化シリコン層、非晶質半導体を含む半導体層１０７ａとして窒素を有するアモルファスシリコン層、結晶領域１０７ｂとして逆錐形状の微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１２に示すタイムチャートを用いて説明する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１２の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１２のＳｉＮ形成２０３）。

次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１２のガス置換２２７）。ここでは、実施の形態６に示すＳｉＯＮ形成２２９と同様の方法により、約１１０ｎｍの酸化窒化シリコン層を形成する。その後、窒化シリコン層と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１２のＳｉＯＮ形成２２９）。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、基板１０１を処理室から搬出する（図１２のｕｎｌｏａｄ２３１）。

基板１０１を処理室から搬出した後、処理室に、例えばＮＦ_３ガスを導入し、処理室内をクリーニングする（図１２のクリーニング処理２３３）。その後、処理室に保護層としてアモルファスシリコン層を形成する処理を行う（図１２のプレコート処理２３５）。ここでは、実施の形態４に示すプレコート処理２０７と同様の方法により、保護層としてアモルファスシリコン層を形成する。ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気する。その後、基板１０１を処理室内に搬入する（図１２のｌｏａｄ２３７）。

次に、非晶質半導体を含む半導体層１０７ａの堆積に用いる材料ガスを処理室内に導入する（図１２のガス置換２０９）。次に、ゲート絶縁層１０５上の全面に、窒素及び水素を供給しながら、非晶質半導体を含む半導体層１０７ａを形成する。ここでは、一例として、ＳｉＨ_４の流量を２０ｓｃｃｍ、Ｈ_２の流量を１２５０ｓｃｃｍ、１００ｐｐｍＮＨ_３（水素希釈）の流量を２５０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行うことで、合計の厚さが約５０ｎｍの非晶質半導体を含む半導体層１０７ａを形成する。（図１２のａ−Ｓｉ形成２４２）。なお、ＮＨ_３の代わりに、破線で示すようにＮ_２を処理室内に導入してもよい。

次に、窒素を供給するガス、ここではＮＨ_３の導入を停止し、処理室内の窒素濃度を低減することで、結晶核の形成を促し、当該結晶核から結晶成長させて、結晶領域１０７ｂを形成する（図１２の結晶領域形成２４３）。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる。これらのガスを排気する。

上記の例において、非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの形成に用いられる材料ガスでは、ＳｉＨ_４の流量に対するＨ_２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。

本実施の形態における非晶質半導体を含む層は、窒素、更には水素が供給されながら形成される。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、窒素が供給されている時には、微結晶シリコン層が形成される条件で堆積しても、シリコンの結晶核が生成されない。当該条件で形成されるこの層が、図６（Ａ）に示す非晶質半導体を含む半導体層１０７ａとなる。該非晶質半導体を含む半導体層１０７ａの形成の際、窒素の供給を停止し、非晶質半導体を含む半導体層１０７ａに含まれる窒素の濃度を低下させ、窒素の濃度が一定の値以下となると、結晶核が生成される。その後、その結晶核が成長し、結晶粒となり、当該結晶粒が接して、結晶領域１０７ｂが形成される。なお、ここで結晶領域１０７ｂの成長の起点となる結晶核の生成位置において、二次イオン質量分析法によって計測される窒素の濃度は１×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下、好ましくは２×１０^２０ｃｍ^−３以上７×１０^２０ｃｍ^−３以下となる。

本実施の形態で示すゲート絶縁層、非晶質半導体を含む層、及び結晶領域における窒素のＳＩＭＳのプロファイルは、ゲート絶縁層及び非晶質半導体を含む層においては、略平坦であり、非晶質半導体を含む層及び結晶領域の界面からソース領域及びドレイン領域に離れるにつれて徐々に低下する。

次に、結晶領域１０７ｂ上の全面に一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。ここでは、実施の形態４に示す不純物半導体層形成２１９と同様の方法により、約３０ｎｍのリンを含む微結晶シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１２の不純物半導体層形成２１９）。その後、これらのガスを排気する（図１２の排気２２１）。

上記説明したように、非晶質半導体を含む層を形成する際に、窒素、更には水素を供給することで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることができ、非晶質半導体を含む層及び逆錐形の微結晶半導体を含む結晶領域を形成することができる。さらには、一導電型を付与する不純物が添加された微結晶半導体層を、逆錐形の微結晶半導体を含む結晶領域上に形成されるため、当該表面の結晶を種結晶として、一導電型を付与する不純物が添加された微結晶半導体層の結晶成長が始まるため、形成初期における低密度層を低減することが可能である。

（実施の形態８）
本実施の形態では、実施の形態１の図１（Ｂ）に示す薄膜トランジスタの作製工程について、図１３を用いて示す。

実施の形態４と同様に、基板１０１上にゲート電極層１０３を形成する。次に、ゲート電極層１０３を覆ってゲート絶縁層１０５を形成する。次に、ゲート絶縁層１０５上に微結晶半導体層１３９を形成する。次に、微結晶半導体層１３９上に、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９、及び導電層１１１を形成する。その後、導電層１１１上に、厚さの異なる領域を有するレジストマスク１１３を形成する（図１３（Ａ）を参照）。

微結晶半導体層１３９は、実施の形態４に示す結晶領域１０７ｂと同様に形成することができる。

ここで、ゲート絶縁層１０５として窒化シリコン層及び酸化窒化シリコン層、微結晶半導体層１３９として微結晶シリコン層、非晶質半導体を含む半導体層１０７ａとしてアモルファスシリコン層、結晶領域１０７ｂとして逆錐形状の微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１４に示すタイムチャートを用いて説明する。なお、ゲート絶縁層１０５に微結晶半導体層１３９が接する場合、ゲート絶縁層１０５の最表面は、酸化シリコン層または酸化窒化シリコン層が好ましいため、ここでは、ゲート絶縁層１０５として、窒化シリコン層及び酸化窒化シリコン層を積層する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１４の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１４のＳｉＮ形成２０３）。

次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１４のガス置換２０５）。ここでは、実施の形態６に示すＳｉＯＮ形成２２９と同様の方法により、約１１０ｎｍの酸化窒化シリコン層を形成する。その後、窒化シリコン層と同様に、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１４のＳｉＯＮ形成２２９）。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、基板１０１を処理室から搬出する（図１４のｕｎｌｏａｄ２３１）。

基板１０１を処理室から搬出した後、処理室に、例えばＮＦ_３ガスを導入し、処理室内をクリーニングする（図１４のクリーニング処理２３３）。その後、処理室に保護層としてアモルファスシリコン層を形成する処理を行う（図１４のプレコート処理２３５）。ここでは、実施の形態４に示すプレコート処理２０７と同様の方法により、保護層としてアモルファスシリコン層を形成する。ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気する。その後、基板１０１を処理室内に搬入する（図１４のｌｏａｄ２３７）。

次に、ゲート絶縁層１０５上の全面に微結晶半導体層１３９として微結晶シリコン層を形成する。まず、微結晶半導体層１３９として、微結晶シリコン層の形成に用いる材料ガスを処理室内に導入する。ここでは、実施の形態４に示すμｃ−Ｓｉ形成２４５と同様の方法により、厚さ２ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の微結晶シリコン層を形成する。ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる。その後、これらのガスを排気する。（図１４のμｃ−Ｓｉ形成２４５）。

この後、ガス置換２０９、実施の形態４と同様に、非晶質半導体を含む層の形成（ａ−Ｓｉ形成２１１）、ガス置換２１３、結晶領域の形成（結晶領域形成２１５）、ガス置換２１７、一導電型を付与する不純物が添加された微結晶半導体層の形成（不純物半導体層形成２１９）、及び排気２２１を行う。なお、非晶質半導体を含む層の形成（ａ−Ｓｉ形成２１１）においては、微結晶半導体層１３９を種結晶として結晶成長しやすいので、堆積初期に破線で示すように、Ｎ_２やＮＨ_３のような窒素を含むガスを処理室に導入することで、非晶質化が促進され、微結晶半導体層１３９上に非晶質半導体を含む層を形成しやすい。

次に、レジストマスク１１３を用いて、微結晶半導体層１３９、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９、及び導電層１１１をエッチングする。この工程により、微結晶半導体層１３９、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９及び導電層１１１を素子毎に分離し、微結晶半導体層１３１、半導体層１１５、一導電型を付与する不純物が添加された微結晶半導体層１１７、及び導電層１１９を形成する（図１３（Ｂ）を参照）。

この後、実施の形態４と同様に、図６（Ｃ）、図７の工程を経て、図１（Ｂ）に示すような、更にオン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。

なお、本実施の形態では、図１（Ｂ）に示す薄膜トランジスタについて示したが、図３（Ｂ）に示す薄膜トランジスタの作製方法に適宜適用することができる。

（実施の形態９）
本実施の形態では、実施の形態１の図３（Ａ）に示す薄膜トランジスタの作製工程について、図１５を用いて示す。

実施の形態４と同様に、基板１０１上にゲート電極層１０３を形成する。次に、ゲート電極層１０３を覆ってゲート絶縁層１０５を形成する。次に、ゲート絶縁層１０５上に非晶質半導体を含む半導体層１０７ａを形成する。次に、非晶質半導体を含む半導体層１０７ａの表面にプラズマ１３５を曝す。

ここでは、フッ素、塩素等のハロゲン雰囲気、フッ化水素、フッ化シラン、フッ化ゲルマニウム、三フッ化窒素、フッ化塩素、フッ化臭素、フッ化ヨウ素等のハロゲン化物雰囲気において、プラズマ１３５を発生させ、当該プラズマ１３５を、非晶質半導体を含む半導体層１０７ａの表面に曝す。または、フッ素、塩素等のハロゲン雰囲気、フッ化水素、フッ化シラン、フッ化ゲルマニウム、三フッ化窒素、フッ化塩素、フッ化臭素、フッ化ヨウ素等のハロゲン化物雰囲気において、プラズマ１３５を発生させ、当該プラズマ１３５を非晶質半導体を含む半導体層１０７ａの表面に曝した後、水素雰囲気、または希ガス雰囲気においてプラズマを発生させ、当該プラズマを非晶質半導体を含む半導体層１０７ａに曝してもよい。なお、ハロゲン雰囲気、及びハロゲン化物雰囲気において、水素、希ガス等を同時に導入してプラズマを発生させても良い（図１５（Ａ）参照）。

この結果、非晶質半導体を含む半導体層１０７ａの表面に、ハロゲン元素を含む半導体層１３７を形成することができる。当該プラズマ１３５はエッチング作用が高いため、非晶質半導体を含む半導体層１０７ａ表面の非晶質部をエッチングしながら、ダングリングボンドを露出させる。この結果、後に形成する結晶領域１０７ｂの堆積初期において、低密度層が形成されず、結晶性高い結晶領域１０７ｂを形成することができる。

次に、ハロゲン元素を含む半導体層１３７上に結晶領域１０７ｂを形成し、結晶領域１０７ｂ上に一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する（図１５（Ｂ）参照）。結晶領域１０７ｂは、ハロゲン元素を含む半導体層１３７を種結晶として結晶成長するため、結晶性が高く、界面における低密度層の割合を低減することができる。さらに、一導電型を付与する不純物が添加された微結晶半導体層も同様に、結晶領域１０７ｂを種結晶として結晶成長するため、結晶性が高く、界面における低密度層の割合を低減することができる。

ここで、ゲート絶縁層１０５として窒化シリコン層、非晶質半導体を含む半導体層１０７ａとしてアモルファスシリコン層、ハロゲン元素を含む半導体層１３７として、フッ素を含む微結晶シリコン層、結晶領域１０７ｂとして微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１６に示すタイムチャートを用いて説明する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１６の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１６のＳｉＮ形成２０３）。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、窒化シリコン層の堆積に用いた材料ガスを排気し、基板１０１を処理室から搬出する（図１６のｕｎｌｏａｄ２０６）。

次に、処理室に保護層としてアモルファスシリコン層の堆積に用いる材料ガスを処理室内に導入し、処理室内にアモルファスシリコン層を形成する処理を行う（図１６のプレコート処理２０７）。処理室内壁にアモルファスシリコン層をコーティングすることで、内壁に付着した不純物、または処理室（チャンバー）内壁を構成する元素や、ゲート絶縁層として形成した窒化シリコン層が、後に形成する非晶質半導体を含む層に混入することを防ぐ。その後、基板１０１を処理室内に搬入し、非晶質半導体を含む半導体層１０７ａとして、アモルファスシリコン層の堆積に用いる材料ガスを処理室内に導入する（図１６のｌｏａｄ２０８）。

次に、ゲート絶縁層１０５上の全面に非晶質半導体を含む半導体層１０７ａとしてアモルファスシリコン層を形成する。まず、実施の形態４のａ−Ｓｉ形成２１１と同様の工程により、約５０ｎｍのアモルファスシリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１６のａ−Ｓｉ形成２１１）。

次に、処理室内にフッ化シランを導入した後、プラズマを発生させて、非晶質半導体を含む半導体層１０７ａの表面にフッ化シランプラズマを曝して、ハロゲン元素を含む半導体層１３７として、フッ素を含む微結晶シリコン層を形成する（図１６のＳｉＦ_４処理２４７）。なお、この際、水素または／及び希ガスを処理室に導入しても良い。ハロゲン元素、代表的にはフッ素ラジカルは反応性が高いため、堆積時における非晶質半導体成分をフッ素ラジカルがエッチングし、結晶性の高いフッ素を含む微結晶シリコン層を形成することができる。この後、フッ化シランを排気する（図１６のガス置換２１３）。

次に、ハロゲン元素を含む半導体層１３７上の全面に、結晶領域１０７ｂとして微結晶シリコン層を形成する。まず、結晶領域１０７ｂの堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態４に示す結晶領域形成２１５と同様の方法により、約５０ｎｍの微結晶シリコン層を形成することができる。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１６の結晶領域形成２１５）。

この後、ガス置換２１７、一導電型を付与する不純物が添加された微結晶半導体層の形成（不純物半導体層形成２１９）、及び排気２２１を行う。

この後、実施の形態４と同様に、図６、図７の工程を経て、図３（Ａ）及び図１５（Ｃ）に示すような、オン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。

また、実施の形態８に示すように、ゲート絶縁層１０５上に微結晶半導体層を形成し、微結晶半導体層上に非晶質半導体を含む半導体層１０７ａを形成し、非晶質半導体を含む半導体層１０７ａ上に、本実施の形態と同様に、ハロゲン元素を含む半導体層１３７を形成し、薄膜トランジスタを作製することで、図３（Ｂ）に示すような、オン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。

（実施の形態１０）
本実施の形態では、実施の形態１の図３（Ａ）に示す薄膜トランジスタの作製工程について、実施の形態８とは異なる方法について、図１７を用いて示す。

ここでは、非晶質半導体を含む半導体層１０７ａ及び結晶領域１０７ｂの形成方法として、実施の形態５乃至実施の形態７を用いる形態について示す。ここでは、代表的に、実施の形態５を用いて説明するが、適宜実施の形態６及び実施の形態７を用いることができる。

ゲート絶縁層１０５として窒化シリコン層、非晶質半導体を含む半導体層１０７ａとして窒素を有するアモルファスシリコン層、ハロゲン元素を含む半導体層１３７として、フッ素を含む微結晶シリコン層、結晶領域１０７ｂとして微結晶シリコン層、一導電型を付与する不純物が添加された微結晶半導体層１０９としてリンを含む微結晶シリコン層を形成する工程について、図１７に示すタイムチャートを用いて説明する。

まず、ゲート電極層１０３が形成された基板１０１をＣＶＤ装置の処理室内にて加熱する。次に、ゲート絶縁層１０５として、窒化シリコン層を形成するために、窒化シリコン層の形成に用いる材料ガスを処理室内に導入する（図１７の予備処理２０１）。ここでは、実施の形態４に示すＳｉＮ形成２０３と同様の方法により、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ_４の供給のみを停止して数秒後にプラズマの放電を停止させる（図１７のＳｉＮ形成２０３）。

上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、窒化シリコン層の堆積に用いた材料ガスを排気する。

次に、ゲート絶縁層１０５上の全面に非晶質半導体を含む半導体層１０７ａを形成する。まず、非晶質半導体を含む半導体層１０７ａの堆積に用いる材料ガスを処理室内に導入する（図１７のガス置換２０９）。ここでは、実施の形態５に示すａ−Ｓｉ形成２２３と同様の方法により、窒素を有するアモルファスシリコン層を形成する。この際、厚さを厚くすることで、処理室内の窒素濃度が低減するため、窒素を有するアモルファスシリコン層上に、逆錐形の微結晶シリコン層を形成してもよい。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１７のａ−Ｓｉ形成２２３）。その後、これらのガスを排気する。

上記の例において、非晶質半導体を含む半導体層１０７ａの形成に用いられる材料ガスでは、ＳｉＨ_４の流量に対するＨ_２の流量を１５０倍としており、シリコンは徐々に堆積される。

次に、処理室内にフッ化シランを導入した後、プラズマを発生させて、非晶質半導体を含む半導体層１０７ａの表面にフッ化シランプラズマを曝して、ハロゲン元素を含む半導体層１３７として、フッ素を含む微結晶シリコン層を形成する。なお、この際、水素または／及び希ガスを処理室に導入しても良い。ハロゲン元素、代表的にはフッ素ラジカルは反応性が高いため、堆積時における非晶質半導体成分をフッ素ラジカルがエッチングし、結晶性の高いフッ素を含む微結晶シリコン層を形成することができる。この後、フッ化シランを排気する（図１７のＳｉＦ_４処理２４７）。

次に、ハロゲン元素を含む半導体層１３７ａ上の全面に結晶領域１０７ｂとして微結晶シリコン層を形成する。まず、結晶領域１０７ｂの堆積に用いる材料ガスを処理室内に導入する（図１７のガス置換２１３）。ここでは、一例として、実施の形態４に示す結晶領域形成２１５と同様の方法により、約５０ｎｍの微結晶シリコン層を形成することができる。その後、ＳｉＨ_４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図１７の結晶領域形成２１５）。

この後、ガス置換２１７、一導電型を付与する不純物が添加された微結晶半導体層の形成（不純物半導体層形成２１９）、及び排気２２１を行う。

この後、実施の形態４と同様に、図６、図７の工程を経て、図３（Ａ）に示すような、オン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。

また、実施の形態８に示すように、ゲート絶縁層１０５上に微結晶半導体層を形成し、微結晶半導体層上に非晶質半導体を含む半導体層１０７ａを形成し、非晶質半導体を含む半導体層１０７ａ上に、本実施の形態と同様に、ハロゲン元素を含む半導体層１３７を形成するし、薄膜トランジスタを作製することで、図３（Ｂ）に示すような、オン電流及び電界効果移動度を高めた薄膜トランジスタを作製することができる。

（実施の形態１１）
本実施の形態では、実施の形態１の図５に示す薄膜トランジスタの作製工程について、図１８及び図１９を用いて示す。

実施の形態４と同様に、基板１０１上にゲート電極層１０３を形成する。次に、ゲート電極層１０３を覆ってゲート絶縁層１０５、半導体層１０７、及び一導電型を付与する不純物が添加された微結晶半導体層１０９を形成する。その後、一導電型を付与する不純物が添加された微結晶半導体層１０９上にレジストマスク（図示せず。）を形成する（図１８（Ａ）を参照）。

次に、レジストマスクを用いて、半導体層１０７及び一導電型を付与する不純物が添加された微結晶半導体層１０９をエッチングする。この工程により、半導体層１０７及び一導電型を付与する不純物が添加された微結晶半導体層１０９を素子毎に分離し、半導体層１１５（非晶質半導体を含む半導体層１１５ａ及び結晶領域１１５ｂ）、及び一導電型を付与する不純物が添加された微結晶半導体層１１７を形成する（図１８（Ｂ）を参照）。

次に、ゲート絶縁層１０５、半導体層１１５（非晶質半導体を含む半導体層１１５ａ及び結晶領域１１５ｂ）、及び一導電型を付与する不純物が添加された微結晶半導体層１１７上に導電層１１１を形成する（図１８（Ｃ）参照）。

次に、導電層１１１上にレジストマスク（図示せず。）を形成し、当該レジストマスクを用いて導電層１１１をエッチングして、ソース電極層１３３ｓ及びドレイン電極層１３３ｄを形成する。こののち、レジストマスクを除去する。

次に、ソース電極層１３３ｓ及びドレイン電極層１３３ｄをマスクとして、一導電型を付与する不純物が添加された微結晶半導体層１１７をエッチングして、ソース領域１２７ｓ及びドレイン領域１２７ｄを形成する。また、結晶領域１１５ｂをエッチングして、結晶領域１２９ｂ、１２９ｃを形成する。また、非晶質半導体を含む半導体層１１５ａの一部をエッチングして、非晶質半導体を含む半導体層１２９ａを形成する。

以上の工程により、図５に示す薄膜トランジスタを作製することができる。

なお、本実施の形態では、ソース電極層１３３ｓ及びドレイン電極層１３３ｄを形成した後、レジストマスクを除去したが、当該レジストマスクを除去せず、一導電型を付与する不純物が添加された微結晶半導体層１１７及び結晶領域１１５ｂ、並びに非晶質半導体を含む半導体層１１５ａの一部をエッチングしてもよい。当該エッチングより、レジストマスクを用いて一導電型を付与する不純物が添加された微結晶半導体層１１７をエッチングするため、ソース電極層１３３ｓの端部及びソース領域１２７ｓがずれ、且つソース領域１２７ｓが露出する。この結果、ドレイン電極層１３３ｄの端部及びドレイン領域１２７ｄがずれ、且つドレイン領域１２７ｄが露出している薄膜トランジスタを作製することができる。

なお、本実施の形態に示すソース電極層及びドレイン電極層の作製方法は、実施の形態５乃至実施の形態１０に適宜適用することができる。

（実施の形態１２）
本実施の形態では、しきい値電圧の制御が可能な薄膜トランジスタの構造について説明する。

図２０は、本実施の形態の薄膜トランジスタの一例を示す。図２０に示す薄膜トランジスタは、基板１０１上に、ゲート電極層１０３と、半導体層１２９と、ゲート電極層１０３及び半導体層１２９の間に設けられるゲート絶縁層１０５と、半導体層１２９に接するソース領域１２７ｓ及びドレイン領域１２７ｄと、ソース領域１２７ｓに接するソース電極層１２５ｓと、ドレイン領域１２７ｄに接するドレイン電極層１２５ｄとを有する。さらに、ソース領域１２７ｓ及びドレイン領域１２７ｄは、一導電型を付与する不純物が添加された微結晶半導体層で形成され、半導体層１２９において、ソース領域１２７ｓ及びドレイン領域１２７ｄと接する領域は結晶領域１２９ｂ、１２９ｃで形成されていることを特徴とする。さらに、半導体層１２９における結晶領域１２９ｂ、１２９ｃは、バックチャネル領域に形成されておらず分離されているため、対をなす。さらに、半導体層１２９において、非晶質半導体を含む半導体層１２９ａを有すること特徴とする。さらに、ソース電極層１２５ｓ及びドレイン電極層１２５ｄと重畳しない領域には、少なくとも非晶質半導体を含む半導体層１２９ａのバックチャネル部を覆って設けられたゲート絶縁層１４１を有し、ゲート絶縁層１４１上には非晶質半導体を含む半導体層１２９ａのバックチャネル部と重畳するゲート電極層１４３を有する。

ゲート絶縁層１４１は、ゲート絶縁層１０５と同様に、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で、又は積層して形成する。ゲート絶縁層１４１は、ゲート絶縁層１０５と同様に、厚さ５０ｎｍ以上５５０ｎｍ以下、更には厚さ５０ｎｍ以上３００ｎｍ以下で形成するとよい。

ゲート電極層１４３は、ゲート電極層１０３及びソース電極層１２５ｓ及びドレイン電極層１２５ｄと同様の材料により形成することができる。ゲート電極層１４３を設け、ゲート電極層１４３に印加する電圧を制御することで、薄膜トランジスタの閾値電圧を制御することができる。このため、本実施の形態に示す構造により、オフ電流を低減したまま、オン電流及び電界効果移動度を増加させ、且つしきい値電圧のシフトの少ない薄膜トランジスタとなる。

また、本実施の形態に示す薄膜トランジスタがオンしているときのゲート電極層１４３の電位をゲート電極層１０３と等しい電位とし、薄膜トランジスタがオフしているときのゲート電極層１４３の電位を一定の電位に保持することよい。このように駆動することで、オン電流を向上させ、オフ電流を低下させることができ、スイッチング特性の高い薄膜トランジスタを得ることができる。

（実施の形態１３）
本実施の形態では、実施の形態１乃至１２で示す薄膜トランジスタを用いることが可能な、素子基板、及び当該素子基板を有する表示装置について、以下に示す。表示装置としては、液晶表示装置、発光表示装置、電子ペーパー等があるが、上記実施の形態に示す薄膜トランジスタは他の表示装置の素子基板にも用いることができる。ここでは、上記実施の形態１で示す薄膜トランジスタを有する液晶表示装置、代表的には、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図２４及び図２５を用いて説明する。

図２４において、液晶表示装置の画素部の断面構造を示す。基板３０１上に、上記実施の形態で示す薄膜トランジスタ３０３及び容量素子３０５が形成される。また、薄膜トランジスタ３０３上に形成される絶縁層３０８上に画素電極層３０９が形成される。薄膜トランジスタ３０３のソース電極またはドレイン電極３０７と、画素電極層３０９とは、絶縁層３０８に設けられる開口部において、接続される。画素電極層３０９上には配向膜３１１が形成される。

容量素子３０５は、薄膜トランジスタ３０３のゲート電極層３０２と同時に形成される容量配線３０４と、ゲート絶縁層３０６と、画素電極層３０９とで構成される。

基板３０１から配向膜３１１までの積層体を素子基板３１３という。

対向基板３２１には、薄膜トランジスタ３０３への光の入射を遮断する遮光層３２３と、着色層３２５とが形成される。また、遮光層３２３及び着色層３２５上に平坦化層３２７が形成される。平坦化層３２７上に対向電極層３２９が形成され、対向電極層３２９上に配向膜３３１が形成される。

なお、対向基板３２１上の、遮光層３２３、着色層３２５、及び平坦化層３２７は、カラーフィルタとして機能する。なお、遮光層３２３、平坦化層３２７の何れか一方、または両方は、対向基板３２１上に形成されていなくともよい。

また、着色層は、可視光の波長範囲のうち、任意の波長範囲の光を優先的に透過させる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞれを優先的に透過させる着色層を組み合わせて、カラーフィルタに用いることが多い。しかしながら、着色層の組み合わせに関しては、これに限られない。

基板３０１及び対向基板３２１は、シール材（図示しない）で固定され、基板３０１、対向基板３２１、及びシール材の内側に液晶層３４３が充填される。また、基板３０１及び対向基板３２１の間隔を保つために、スペーサ３４１が設けられている。

画素電極層３０９、液晶層３４３、及び対向電極層３２９が重なり合うことで、液晶素子が形成されている。

図２５に、図２４とは異なる液晶表示装置を示す。ここでは、対向基板３２１側に着色層が形成されず、薄膜トランジスタ３０３が形成される基板３０１側に着色層が形成されることを特徴とする。

図２５において、液晶表示装置の画素部の断面構造を示す。基板３０１上に、上記実施の形態で示す薄膜トランジスタ３０３及び容量素子３０５が形成される。

また、薄膜トランジスタ３０３上に形成される絶縁層３０８上に、着色層３５１が形成される。また、着色層３５１上には、着色層３５１に含まれる不純物が液晶層３４３に混入するのを防ぐために、保護層３５３が形成される。着色層３５１及び保護層３５３上に、画素電極層３０９が形成される。着色層３５１は、各画素毎に、任意の波長範囲の光（赤色、青色、または緑色）を優先的に透過させる層で形成すればよい。また、着色層３５１は平坦化層としても機能するため、液晶層３４３の配向ムラを低減することができる。

薄膜トランジスタ３０３のソース電極またはドレイン電極３０７と、画素電極層３０９とは、絶縁層３０８、着色層３５１、及び保護層３５３に設けられる開口部において、接続される。画素電極層３０９上には配向膜３１１が形成される。

容量素子３０５は、薄膜トランジスタ３０３のゲート電極層３０２と同時に形成される容量配線３０４と、ゲート絶縁層３０６と、画素電極層３０９とで構成される。

基板３０１から配向膜３１１までの積層体を素子基板３５５という。

対向基板３２１には、薄膜トランジスタ３０３への光の入射を遮断する遮光層３２３と、遮光層３２３及び対向基板３２１を覆う平坦化層３２７が形成される。平坦化層３２７上に対向電極層３２９が形成され、対向電極層３２９上に配向膜３３１が形成される。

画素電極層３０９、液晶層３４３、及び対向電極層３２９が重なり合うことで、液晶素子が形成されている。

なお、ここでは、液晶表示装置として、ＶＡ型の液晶表示装置を示したが、本実施の形態はこれに限定されない。すなわち、実施の形態１２に示す薄膜トランジスタを用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置又はその他の液晶表示装置に用いることができる。

本実施の形態の液晶表示装置は、オン電流及び電界効果移動度が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、液晶表示装置の表示画質を高めることができる。また、薄膜トランジスタの大きさを小さくしても、薄膜トランジスタの電気特性が低減されないため、薄膜トランジスタの面積を小さくすることで、液晶表示装置の開口率を向上させることができる。または、画素の面積を小さくすることが可能であり、液晶表示装置の解像度を高めることができる。

また、図２５に示す液晶表示装置は、遮光層３２３と、着色層３５１を同一基板上に形成しない。このため、着色層３５１の形成におけるマスクずれを回避するため、遮光層３２３の面積を大きくする必要がなくなるため、画素における開口率を向上させることができる。

（実施の形態１４）
実施の形態１３で示す素子基板３１３において、配向膜３１１を形成せず、発光素子を設けることにより、当該素子基板を発光表示装置や、発光装置に用いることができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

本実施の形態の発光表示装置及び発光装置は、オン電流及び電界効果移動度が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い発光表示装置及び発光装置を作製することができる。

（実施の形態１５）
上記実施の形態に係る薄膜トランジスタを有する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、実施の形態１３及び実施の形態１４で示したように、上記実施の形態に係る薄膜トランジスタを液晶表示装置、発光装置、電気泳動方式表示装置などに適用することにより、電子機器の表示部に用いることができる。以下に具体的に例示する。

上記実施の形態に係る薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２６（Ａ）に示す。

図２６（Ａ）は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、蝶番２７１１により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２６（Ａ）では表示部２７０５）に文章を表示し、左側の表示部（図２６（Ａ）では表示部２７０７）に画像を表示することができる。

また、図２６（Ａ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図２６（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。

なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。

また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。

図２６（Ｃ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。表示部９６０３は、実施の形態１３及び実施の形態１４に示した表示装置を適用することができる。

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図２６（Ｄ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、１００７、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。表示部１００２には、実施の形態１３及び実施の形態１４に示した表示装置を適用することができる。

図２６（Ｄ）に示す携帯電話機１０００は、表示部１００２がタッチパネルになっており、指などの接触により、表示部１００２の表示内容を操作することができる。また、電話の発信、或いはメールの作成は、表示部１００２を指などで接触することにより行うことができる。

表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。

例えば、電話の発信、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面の大部分の領域にキーボードまたは番号ボタンを表示させることが好ましい。

また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦または横）を判断して、表示部１００２の表示情報を自動的に切り替えるようにすることができる。

また、画面モードの切り替えは、表示部１００２の接触、又は筐体１００１の操作ボタン１００７の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。

また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。

表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２を掌や指で触れることで、掌紋、指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

本実施例においては、ソース領域及びドレイン領域として機能するリンが添加された微結晶シリコン層と下地層との界面における低密度層の割合の変化について、図２２に示す。

図２２（Ａ）には微結晶シリコン層上に、リンが添加された微結晶シリコン層を形成したときの試料（試料Ａ）の断面を走査透過型電子顕微鏡（ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ））で観察した像である。また、図２２（Ｂ）は、アモルファスシリコン層上に、リンが添加された微結晶シリコン層を形成したときの試料（試料Ｂ）の断面をＳＴＥＭで観察した像である。

以下に試料Ａの作製方法を示す。

ガラス基板（コーニング製ＥＡＧＬＥ２０００）上に、プラズマＣＶＤ法により厚さ１００ｎｍの窒化シリコン層（ＳｉＮ）を形成した。このときの堆積条件は、ＳｉＨ_４の流量を４０ｓｃｃｍ、Ｈ_２の流量を５００ｓｃｃｍ、Ｎ_２の流量を５５０ｓｃｃｍ、ＮＨ_３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行った。

次に、窒化シリコン層（ＳｉＮ）上に、厚さ８０ｎｍの窒素を有するシリコン層（μｃ−Ｓｉ）を形成した。このときの堆積条件は、ＳｉＨ_４の流量を１０ｓｃｃｍ、Ｈ_２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。

ここでは、窒化シリコン層（ＳｉＮ）の窒素を含有しながらシリコン層が形成されたため、窒素を有するシリコン層（μｃ−Ｓｉ）においては、０〜５ｎｍのあたりではアモルファスシリコン層が形成されるが、５〜１５ｎｍの厚さのところから結晶核が発生し、１５ｎｍ〜８０ｎｍの厚さでは逆錐形の結晶粒が接する微結晶シリコン領域が形成された。

次に、窒素を有するシリコン層（μｃ−Ｓｉ）上にリンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）を形成した。このときの堆積条件は、ＳｉＨ_４の流量を１０ｓｃｃｍ、ＰＨ_３をＨ_２により０．５ｖｏｌ％まで希釈した混合ガスの流量を３０ｓｃｃｍ、水素の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させる。処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。

次に試料Ｂの作製方法を示す。

試料Ａと同様の条件により、ガラス基板上に、プラズマＣＶＤ法により厚さ１００ｎｍの窒化シリコン層（ＳｉＮ）を形成した。

次に、窒化シリコン層（ＳｉＮ）上に厚さ１５０ｎｍのアモルファスシリコン層（ａ−Ｓｉ）を形成した。このときの堆積条件は、ＳｉＨ_４の流量を２８０ｓｃｃｍ、Ｈ_２の流量を３００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行った。

次に、アモルファスシリコン層（ａ−Ｓｉ）上に、試料Ａと同様の条件により、厚さ５０ｎｍのリンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）を形成した。

図２２（Ａ）において、破線で囲った領域Ａは、窒素を有するシリコン層（μｃ−Ｓｉ）と、リンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）との界面において、低密度層が形成されていない領域である。破線で囲った領域Ｂの白い領域は、窒素を有するシリコン層（μｃ−Ｓｉ）と、リンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）との界面において、低密度層が形成されている領域である。

図２２（Ｂ）において、破線で囲った領域Ｃの白い領域は、アモルファスシリコン層（ａ−Ｓｉ）と、リンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）との界面において、低密度層が形成されている領域である。

図２２（Ｂ）と比較して、図２２（Ａ）の試料には低密度層が低減されていることが分かる。このことから、結晶領域、ここでは、逆錐形の結晶粒が接する微結晶シリコン領域上に、一導電型を付与する不純物が添加された微結晶半導体層、ここでは、リンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）を形成することで、これらの界面における低密度層の割合を低減することが可能なことが分かる。

本実施例では、上記実施の形態を用いた構造の薄膜トランジスタにおいて、チャネル長を変化させたときの、電界効果移動度の変化について、図１８、図１９、及び図２３を用いて示す。

はじめに薄膜トランジスタの作製工程を、図１８及び図１９を用いて示す。

基板１０１上にゲート電極層１０３を形成した。

ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。

基板上に、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。

次に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー８００Ｗ、バイアスパワー１００Ｗ、圧力１．５Ｐａ、エッチングガスに流量２５ｓｃｃｍのフッ化炭素、流量２５ｓｃｃｍの塩素、流量１０ｓｃｃｍの酸素を用いたエッチング条件を用いた。

この後、レジストマスクを除去した。

次に、試料１乃至３においては、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０５、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９を連続形成した。

また、試料４乃至６においては、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０５、半導体層１０７、一導電型を付与する不純物が添加された非晶質半導体層１４９を連続形成した。

ここでは、実施例１の窒化シリコン層と同様の条件により、ゲート絶縁層１０５として厚さ３００ｎｍの窒化シリコン層を形成した。また、実施例１の窒素を有するシリコン層（μｃ−Ｓｉ）と同様の条件により、半導体層１０７として厚さ８０ｎｍの窒素を含むシリコン層を形成した。

試料１乃至３においては、一導電型を付与する不純物が添加された微結晶半導体層１０９として、実施例１に示すリンが添加された微結晶シリコン層（ｎ^＋μｃ−Ｓｉ）と同様の条件により、厚さ８０ｎｍのリンが添加された微結晶シリコン層を形成した。

試料４乃至試料６においては、一導電型を付与する不純物が添加された非晶質半導体層１４９として、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗ、堆積温度を２８０℃、シラン流量１００ｓｃｃｍ、０．５％フォスフィン（水素希釈）流量を１７０ｓｃｃｍ、圧力１７０Ｐａとし、リンが添加された非晶質シリコン層を形成した。

次に、一導電型を付与する不純物が添加された微結晶半導体層１０９または一導電型を付与する不純物が添加された非晶質半導体層１４９上にレジストを塗布した後、第２のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０７、一導電型を付与する不純物が添加された微結晶半導体層１０９または一導電型を付与する不純物が添加された非晶質半導体層１４９をエッチングして、半導体層１１５、一導電型を付与する不純物が添加された微結晶半導体層１１７または一導電型を付与する不純物が添加された非晶質半導体層１５７を形成した（図１８（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を８２秒としたエッチング条件を用いた。

次に、図１８（Ｃ）に示すように、ゲート絶縁層１０５、半導体層１１５、一導電型を付与する不純物が添加された微結晶半導体層１１７または一導電型を付与する不純物が添加された非晶質半導体層１５７を覆う導電層１１１を形成した。ここでは、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ３００ｎｍのモリブデン層を形成した。

次に、導電層１１１上にレジストを塗布した後、第３のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１１１をウエットエッチングして、図１９（Ａ）に示すように、ソース電極層１３３ｓ及びドレイン電極層１３３ｄを形成した。なお、本実施例では、ソース電極層１３３ｓ及びドレイン電極層１３３ｄ平面形状は、並行型である。

次に、レジストマスクを用いて一導電型を付与する不純物が添加された微結晶半導体層１１７または一導電型を付与する不純物が添加された非晶質半導体層１５９をエッチングして、ソース領域１２７ｓ及びドレイン領域１２７ｄを形成した。なお、当該工程において、半導体層１１５の結晶領域１１５ｂ及び非晶質半導体を含む半導体層１１５ａの表面も一部エッチングされ、結晶領域１２９ｂ、１２９ｃ、及び非晶質半導体を含む半導体層１２９ａとなった（図１９（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３６秒としたエッチング条件を用いた。このときの、非晶質半導体を含む半導体層１２９ａの厚さを４０ｎｍとした。

次に、結晶領域１２９ｂ、１２９ｃ、非晶質半導体を含む半導体層１２９ａ、ソース領域１２７ｓ及びドレイン領域１２７ｄ表面にフッ化炭素プラズマを照射し、非晶質半導体を含む半導体層１２９ａに残留する不純物を除去した。ここでは、ソースパワー１０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒としたエッチング条件を用いた。

次に、結晶領域１２９ｂ、１２９ｃ、非晶質半導体を含む半導体層１２９ａ、ソース領域１２７ｓ及びドレイン領域１２７ｄ表面に、水プラズマを照射した。電源電力１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気雰囲気においてプラズマを発生させ、当該プラズマを１８０秒照射する条件を用いた。この後、レジストを剥離した。

次に、保護絶縁層として、窒化シリコン層を形成した。このときの堆積条件は、ＳｉＨ_４の流量を２０ｓｃｃｍ、ＮＨ_３の流量を２２０ｓｃｃｍ、窒素の流量を４５０ｓｃｃｍ、水素の流量を４５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を２００Ｐａ、基板の温度を２５０℃とし、３００Ｗの出力によりプラズマ放電を行って、厚さ３００ｎｍの窒化シリコン層を形成した。

次に、保護絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。当該レジストマスクを用いて保護絶縁層の一部をドライエッチングして、ドレイン電極層１３３ｄを露出した。また、保護絶縁層及びゲート絶縁層１０５の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、流量５０ｓｃｃｍのＣＨＦ_３、及び流量１００ｓｃｃｍのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量７．５ｓｃｃｍのＣＨＦ_３、及び流量１４２．５ｓｃｃｍのヘリウムを用いてエッチング時間を２４４秒としたエッチング条件を用いた。この後、レジストマスクを除去した。

次に、保護絶縁層上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ５０ｎｍのＩＴＯを形成した。

次に、導電層上にレジストを塗布した後、第５のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層の一部をドライエッチングして、画素電極を形成した。

以上の工程により、薄膜トランジスタ及び薄膜トランジスタに接続する画素電極を形成した。

試料１及び試料４は、Ｌ／Ｗが３．４μｍ／２０μｍ、試料２及び試料５は、Ｌ／Ｗが９．４μｍ／２０．９μｍ、試料３及び試料６は、Ｌ／Ｗが９９．４μｍ／１００．９μｍであった。

また、試料１乃至試料３（図２３の三角印）は、ソース領域及びドレイン領域をリンを添加した微結晶シリコン層で形成した薄膜トランジスタであり、試料４乃至試料６（図２３の丸印）は、ソース領域及びドレイン領域をリンを添加した非晶質シリコン層で形成した薄膜トランジスタである。

図２３に示すように、ソース領域及びドレイン領域を、リンを添加した微結晶シリコン層で形成した薄膜トランジスタである試料１乃至試料３は、チャネル長及びチャネル幅が小さくても、移動度があまり変化しない。

一方、ソース領域及びドレイン領域を、リンを添加したアモルファスシリコン層で形成した薄膜トランジスタである試料４乃至試料６は、チャネル長及びチャネル幅が小さいほど、電界効果移動度が減少する。

即ち、ソース領域及びドレイン領域が、抵抗率の高いリンが添加されたアモルファスシリコン層で形成されるため、ソース領域と半導体層との抵抗、及びドレイン領域と半導体層との抵抗が高くなっていることが分かる。このため、Ｌ長が短いと、当該領域の抵抗の影響が大きくなり電界効果移動度が低下する。

一方、半導体層の上方（即ち、ソース領域及びドレイン領域の下地層）を結晶領域とし、当該結晶領域上にリンが添加された微結晶シリコン層を形成すると、半導体層と、ソース領域及びドレイン領域との界面に低密度層が形成されず、且つソース領域及びドレイン領域が、抵抗率の低いリンが添加された微結晶シリコン層で形成されるため、ソース領域と半導体層との抵抗、及びドレイン領域と半導体層との抵抗が低いことが分かる。このため、チャネル長の長さが短くなっても、電界効果移動度が変化しない。

Claims (10)

1. 基板上に形成されるゲート電極層と、
   非晶質半導体を含む半導体層、及び一対の結晶領域を有する半導体層と、
   前記ゲート電極層及び前記非晶質半導体を含む半導体層の間に設けられるゲート絶縁層と、
   前記一対の結晶領域に接し、且つ一導電型を付与する不純物が添加された微結晶半導体層で形成されるソース領域及びドレイン領域と、
   前記ソース領域に接するソース電極層と、前記ドレイン領域に接するドレイン電極層と、を有することを特徴とする薄膜トランジスタ。
2. 請求項１において、ソース領域及びドレイン領域と、前記非晶質半導体を含む半導体層との間に、ハロゲン元素を含む微結晶半導体層を有することを特徴とする薄膜トランジスタ。
3. 請求項１または２において、前記ゲート絶縁層と、前記非晶質半導体を含む半導体層半導体層の間に、微結晶半導体層を有することを特徴とする薄膜トランジスタ。
4. 請求項１乃至３のいずれか一項において、前記結晶領域は柱状結晶粒を有することを特徴とする薄膜トランジスタ。
5. 請求項１乃至３のいずれか一項において、前記結晶領域は、前記結晶領域が堆積される方向に向けて略放射状に成長した逆錐形の結晶粒を有することを特徴とする薄膜トランジスタ。
6. 請求項１乃至５のいずれか一項において、前記非晶質半導体を含む半導体層は、アモルファスシリコン層またはアモルファスシリコンゲルマニウム層であることを特徴とする薄膜トランジスタ。
7. 請求項１乃至５のいずれか一項において、前記非晶質半導体を含む半導体層は、窒素を有することを特徴とする薄膜トランジスタ。
8. 請求項７において、前記非晶質半導体を含む半導体層の窒素濃度は、１×１０^２０ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であることを特徴とする薄膜トランジスタ。
9. 請求項１乃至請求項８のいずれか一項において、前記非晶質半導体を含む半導体層は、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を有することを有することを特徴とする薄膜トランジスタ。
10. 請求項１乃至請求項９のいずれか一項において、前記非晶質半導体を含む半導体層半導体層は、二次イオン質量分析法によって計測される酸素濃度が、５×１０^１８ｃｍ^−３以下であることを特徴とする薄膜トランジスタ。