KR102551995B1 - 수직 구조 트랜지스터 및 전자장치 - Google Patents

수직 구조 트랜지스터 및 전자장치 Download PDF

Info

Publication number
KR102551995B1
KR102551995B1 KR1020180141298A KR20180141298A KR102551995B1 KR 102551995 B1 KR102551995 B1 KR 102551995B1 KR 1020180141298 A KR1020180141298 A KR 1020180141298A KR 20180141298 A KR20180141298 A KR 20180141298A KR 102551995 B1 KR102551995 B1 KR 102551995B1
Authority
KR
South Korea
Prior art keywords
gate electrode
disposed
gate
electrode
active layer
Prior art date
Application number
KR1020180141298A
Other languages
English (en)
Other versions
KR20200057219A (ko
Inventor
성상윤
박세희
노지용
조인탁
윤필상
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180141298A priority Critical patent/KR102551995B1/ko
Priority to US16/575,077 priority patent/US11069814B2/en
Priority to CN201911058507.1A priority patent/CN111199992B/zh
Priority to TW108139968A priority patent/TWI712167B/zh
Priority to EP19207338.5A priority patent/EP3654386A1/en
Publication of KR20200057219A publication Critical patent/KR20200057219A/ko
Application granted granted Critical
Publication of KR102551995B1 publication Critical patent/KR102551995B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명의 실시예들은 수직 구조 트랜지스터 및 전자장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 배치된 게이트 전극, 제1 절연막을 포함하고, 제1 절연막 상에 배치되되, 게이트 전극의 상면과 중첩되는 제1 부분과, 제1 부분에서 연장되어 게이트 전극의 측면에 위치하고 채널 영역을 포함하는 제2 부분과, 제2 부분에서 연장되어 게이트 전극이 미 배치된 제1 절연막 상에 위치하도록 배치된 액티브층을 포함하며, 액티브층의 제2 부분과 대응되는 영역에서 게이트 전극의 측면은 역테이퍼 형상을 갖거나 1개 이상의 단차부를 가질 수 있다. 이를 통해, 우수한 패널 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 해줄 수 있다.

Description

수직 구조 트랜지스터 및 전자장치{VERTICAL STRUCTURE TRANSISTOR AND ELECTRONIC DEVICE}
본 발명의 실시예들은 수직 구조 트랜지스터 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 면적을 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서 이들이 차지하는 면적을 조절해야 할 필요가 있다.
본 발명의 실시예들의 목적은, 액티브층의 단선이 없는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은, 소스 전극/드레인 전극과 액티브층 사이의 컨택 저항이 낮은 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들의 또 다른 목적은, 우수한 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터 및 전자장치를 제공하는 데 있다.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.
이러한 전자장치에서, 패널에 배치된 트랜지스터는, 기판 상에 배치된 게이트 전극, 게이트 전극을 덮으면서 배치된 제1 절연막, 제1 절연막 상에 배치되되, 게이트 전극의 상면과 중첩되는 제1 부분과, 제1 부분에서 연장되어 게이트 전극의 측면에 위치하고 채널 영역을 포함하는 제2 부분과, 제2 부분에서 연장되어 게이트 전극이 미 배치된 제1 절연막 상에 위치하도록 배치된 액티브층, 액티브층 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고, 액티브층의 제1 부분과 전기적으로 연결된 제1 전극 및 제2 절연막 상에 배치되고, 액티브층의 제3 부분과 전기적으로 연결된 제2 전극을 포함하고, 액티브층의 제2 부분과 대응되는 영역에서 게이트 전극의 측면은 역테이퍼 형상을 갖거나 1개 이상의 단차부를 가질 수 있다.
게이트 전극의 적어도 일 측면과 대응되는 영역에서, 액티브층과 상기 제2 절연막 사이에 절연 패턴이 배치될 수 있다.
절연 패턴은 액티브층의 채널 영역과 중첩할 수 있다.
절연 패턴의 폭은 액티브층의 채널 영역의 폭보다 클 수 있다.
게이트 전극은 단층 또는 다층으로 이루어질 수 있다.
게이트 전극이 단층일 경우, 게이트 전극의 폭은 기판으로부터 거리가 멀어질수록 넓어질 수 있다.
게이트 전극이 2중층일 경우, 게이트 전극은 제1 게이트 전극 및 제1 게이트 전극 상에 배치된 제2 게이트 전극을 포함하고, 제1 게이트 전극의 폭은 제2 게이트 전극의 폭보다 좁을 수 있다. 액티브층의 채널 영역은 제1 게이트 전극 측면의 일부와 대응되도록 배치될 수 있다.
게이트 전극이 3중층일 경우, 게이트 전극은 제1 게이트 전극, 제1 게이트 전극 상에 배치된 제2 게이트 전극 및 제1 게이트 전극 하부에 배치된 제3 게이트 전극을 포함하고, 제1 게이트 전극의 폭은 제2 및 제3 게이트 전극의 폭보다 좁을 수 있다. 액티브층의 채널 영역은 제1 게이트 전극 측면의 일부와 대응되도록 배치될 수 있다.
제1 전극과 상기 제2 전극 중 하나는 게이트 전극과 중첩될 수 있고, 제2 전극과 제2 전극은 서로 미 중첩될 수 있다.
여기서, 제1 전극과 제2 전극 중 하는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다.
이러한 트랜지스터는 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치될 수 있다.
또한, 이러한 트랜지스터는 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함될 수 있다.
본 발명의 실시예들에 의하면, 액티브층의 단선이 없는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 소스 전극/드레인 전극과 액티브층 사이의 컨택 저항이 낮은 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 짧은 채널 구현 및 적은 집적화가 가능한 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 우수한 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널에 내장된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 수직 구조의 트랜지스터를 나타낸 도면이다.
도 7은 도 6의 게이트 전극의 일 측면과 대응되는 영역에서 액티브층과 제2 절연막 사이에 절연 패턴이 배치된 단면도이다.
도 8은 도 7의 B영역을 확대한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 전자장치의 단면도이다.
도 10은 도 9의 D 영역을 확대한 도면이다.
도 11은 도 9의 E 영역을 확대한 도면이다.
도 12는 또 다른 실시예에 따른 전자장치의 단면도이다.
도 13는 도 12의 F 영역을 확대한 도면이다.
도 14는 도 10의 G 영역을 확대한 도면이다.
도 15는 본 발명의 실시예들에 따른 수직 구조의 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조를 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 수직 구조의 트랜지스터(TR)가 서브픽셀 내 배치된 경우, 패널의 공정 플로우를 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 액티브층과 절연 패턴을 형성하는 공정을 간략히 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(PNL)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
한편, 패널(PNL)의 액티브 영역(A/A) 및/또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)는 채널 길이에 따라 트랜지스터(TR)의 소자 성능 (예: 이동도, 온-오프 성능 등)이 달라질 수 있다. 이에, 아래에서는, 소자 성능을 향상시켜줄 수 있는 짧은 채널(Short Channel)을 갖는 트랜지스터(TR)의 구조를 설명한다.
또한, 짧은 채널을 갖는 액티브층을 포함하는 트랜지스터(TR)의 구조를 갖는 동시에 이를 형성하는 공정이 단순하며, 액티브층의 채널 영역이 손상되는 것을 방지할 수 있는 트랜지스터(TR)의 구조를 설명한다.
본 발명의 실시예들에 따른 짧은 채널을 갖도록 하는 트랜지스터(TR)는 기판 상에 배치된 게이트 전, 게이트 전극을 덮으면서 배치된 제1 절연막, 제1 절연막 상에 배치되되, 게이트 전극의 상면과 중첩되는 제1 부분과, 제1 부분에서 연장되어 게이트 전극의 측면에 위치하는 제2 부분과, 제2 부분에서 연장되어 게이트 전극이 미 배치된 상기 제1 절연막 상에 위치하도록 배치된 액티브층, 액티브층 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고, 액티브층의 제1 부분과 전기적으로 연결된 제1 전극 및 제2 절연막 상에 배치되고, 액티브층의 제3 부분과 전기적으로 연결된 제2 전극을 포함하고, 게이트 전극의 측면은 역테이퍼 형상을 갖거나 1개 이상의 단차 부를 가질 수 있다.
이와 같이, 간략하게 설명한 트랜지스터 구조(TR)에 대하여, 여러 도면들을 참조하여 더욱 상세하게 설명한다.
도 6은 본 발명의 실시예에 따른 수직(vertical) 구조의 트랜지스터(TR)를 나타낸 도면이다.
본 발명에 따른 실시예들에서 정의하는 수직 구조의 트랜지스터(TR)는 액티브층(ACT)의 채널 영역(CHA: Channel Area)이 기판(SUB)과 평행하지 않도록 배치된 트랜지스터(TR)를 의미한다. 포괄적으로는, 액티브층(ACT)의 채널 영역(CHA)과 기판(SUB) 사이의 각도가 0o 초과 180o 미만인 경우를 모두 포함할 수 있다.
도 6을 참조하면, 패널(PNL)에 배치되는 수직 구조의 트랜지스터(TR)는 게이트 전극(GATE), 액티브층(ACT), 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다.
구체적으로, 기판(SUB) 상에 게이트 전극(GATE)이 배치된다. 게이트 전극(GATE)은 본 실시예에 따른 트랜지스터(TR)의 스페이서 역할을 할 수 있다.
스페이서란, 수직 구조의 트랜지스터(TR)에서 액티브층(ACT)의 채널 영역을 기판(SUB)으로부터 평행하지 않은 방향으로 세우기 위한 구조물이다.
본 발명의 실시예에서는, 게이트 전극(GATE)이 액티브층(ACT)의 채널 영역을 기판(SUB)으로부터 평행하지 않은 방향으로 세우는 역할과 게이트 전극의 역할을 동시에 수행하기 때문에, 스페이서를 별도로 형성하지 않아도 되므로, 공정이 간단해지는 효과가 있다.
본 발명의 실시예에서 게이트 전극(GATE)은 단층으로 이루어질 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 게이트 전극(GATE)의 폭은 기판(SUB)으로부터 수직한 방향으로 거리가 멀어질수록 넓어지는 부분을 영역을 포함할 수 있다. 일 예로, 역테이퍼 형상일 수 있다. 여기서, 게이트 전극(GATE)의 폭은 수평 방향을 기준으로 한 길이이다.
게이트 전극(GATE)을 덮으면서 제1 절연막(INS1)이 배치된다. 즉, 제1 절연막(INS1)은 게이트 전극(GATE)의 상면과 측면 및 게이트 전극(GATE)이 배치되지 않은 기판(SUB) 상에도 배치될 수 있다.
제1 절연막(INS1) 상에는 액티브층(ACT)이 배치된다. 구체적으로, 액티브층(ACT)은 게이트 전극(GATE)의 상면의 일부 또는 전부에 대응되는 영역에 배치되고, 게이트 전극(GATE)의 적어도 일 측면과 대응되는 영역에 배치되며, 게이트 전극(GATE)이 형성되지 않는 기판(SUB) 상의 일부에도 배치될 수 있다.
다른 측면으로, 액티브층(ACT)은 제1 절연막(INS1) 상에 배치되되, 게이트 전극(GATE)의 상면과 중첩되는 제1 부분과, 제1 부분에서 연장되어 게이트 전극(GATE)의 측면에 위치하고 채널 영역(CHA)을 포함하는 제2 부분과, 제2 부분에서 연장되어 게이트 전극(GATE)이 미 배치된 제1 절연막(INS2) 상에 위치하도록 배치될 수 있다.
도 6에서는 액티브층(ACT)이 단일층인 것으로 도시되었으나, 본 발명이 이에 국한되는 것은 아니며, 액티브층(ACT)은 2층 이상의 다중층으로 구성될 수도 있다.
액티브층(ACT)을 덮으면서 액티브층(ACT)과 제1 절연막(INS2) 상에 제2 절연막(INS2)이 배치된다.
제2 절연막(INS2)은 제1 절연막(INS2)보다 큰 두께를 가질 수 있다.
제2 절연막(INS2) 상에 제1 전극 및 제2 전극이 서로 이격되도록 배치될 수 있다. 여기서, 제1 전극 및 제2 전극 중 하나는 소스 전극(S)이고, 나머지 하나는 드레인 전극(D)일 수 있다.
후술하는 설명에서는 제1 전극이 드레인 전극(D)이고, 제1 전극이 소스 전극(S)인 구성을 중심으로 설명한다.
소스 전극(S)은 액티브층(ACT)의 일 단(또는 제1 부분)과 중첩하고, 드레인 전극(D)은 액티브층(ACT)의 타 단(또는 제3 부분)과 중첩할 수 있다. 여기서, 소스 전극(S)과 드레인 전극(D) 중 하나는 게이트 전극(GATE)과 중첩할 수 있다.
다시 말해, 게이트 전극(GATE)의 상면은 액티브층(ACT)과 중첩하고, 소스 전극(S)과 드레인 전극(D) 중 하나와 중첩할 수 있다.
본 발명의 실시예에서, 제1 절연막(INS1)은 게이트 절연막에 해당할 수 있다.
제1 절연막(INS1)은 패널(PNL)의 액티브 영역(A/A)의 전체에 배치될 수 있다. 경우에 따라서, 제1 절연막(INS1)은 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에도 확장되어 배치될 수 있다.
제1 절연막(INS1)은 전면 증착 된 얇은 절연막(Thin Insulator Layer)일 수 있다. 즉, 제1 절연막(INS1)은 마스크 공정 없이 전면 증착 되어 형성된 박막일 수 있다.
또한, 액티브층(ACT)은 마스크 공정을 통해 액티브 영역(A/A)의 일부에 배치될 수 있으며, 넌-액티브 영역(N/A) 영역에도 일부 배치될 수 있다. 이러한 액티브층(ACT)은 얇은 박막일 수 있다.
본 발명의 실시예들에 따른 전자장치에서, 제1 절연막(INS1)과 액티브층(ACT)은 일 예로, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
여기서, MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 반도체 박막을 성장시키는 기술이다. MOCVD의 경우, 다른 화학 증착 공법, 예를 들면, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능하며 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 늘릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다. 즉, MOCVD 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
또한, MOCVD 또는 ALD 공법은, 스퍼터링 등의 다른 일반적인 증착법에 비해, 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있다.
이러한 MOCVD 또는 ALD 공법을 통해 형성되는 제1 절연막(INS1)과 액티브층(ACT)은 단차가 있는 영역에서도 단선 없이 형성된 매우 얇은 박막일 수 있다.
또한, MOCVD 또는 ALD 공법을 통해 형성되는 제1 절연막(INS1)과 액티브층(ACT)은 위치 별 두께 편차가 매우 작을 수 있다. 즉, 제1 절연막(INS1)과 액티브층(ACT)은 좋은 두께 균일도를 가질 수 있다.
구체적으로, 게이트 전극(GATE)의 상면과 대응되는 영역에 배치된 제1 절연막(INS1)의 제1 두께(I1), 게이트 전극(GATE)의 측면과 대응되는 영역에 배치된 제1 절연막(INS1)의 제2 두께(I2) 및 게이트 전극(GATE)이 배치되지 않은 기판(SUB) 상에 배치된 제1 절연막(INS1)의 제3 두께(I3)는 각각 서로 대응되는 두께를 가질 수 있다.
또한, 게이트 전극(GATE)의 상면과 대응되는 영역에 배치된 액티브층(ACT)의 제1 두께(A1), 게이트 전극(GATE)의 측면과 대응되는 영역에 배치된 액티브층(ACT)의 제2 두께(A2) 및 게이트 전극(GATE)이 배치되지 않은 기판(SUB) 상에 배치된 액티브층(ACT)의 제3 두께(A3)는 각각 서로 대응되는 두께를 가질 수 있다.
또한, 도 6에 도시된 바와 같이, 제1 절연막(INS1) 및 액티브층(ACT)이 측면이 역테이퍼 형상을 갖는 게이트 전극(GATE) 상에 배치되더라도 제1 절연막(INS1) 및 액티브층(ACT)은 단선 없이 균일한 두께로 형성될 수 있다.
본 발명의 실시예에서, 제1 절연막(INS1)의 두께는 50nm 내지 200nm이고, 액티브층(ACT)의 두께는 10nm 내지 50nm일 수 있으나, 본 발명의 실시예가 이에 국한되는 것은 아니다.
또한, MOCVD 또는 ALD 공법을 통해 형성되는 제1 절연막(INS1)과 액티브층(ACT)은 고밀도의 박막일 수 있다.
본 발명의 실시예들에 따른 전자장치에서, 제2 절연막(INS2)은 패널(PNL)의 액티브 영역(A/A)의 전체에 배치될 수 있다. 경우에 따라서, 제2 절연막(INS2)은 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에도 확장되어 배치될 수 있다.
제2 절연막(INS2)은 제1 절연막(INS1) 및 액티브층(ACT)을 형성하기 위한 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성될 수도 있고, MOCVD 또는 ALD 등의 박막 증착 공법을 제외한 다른 일반적인 CVD 또는 PVD를 통해 형성될 수도 있다.
본 발명의 실시예들에 따른 전자장치에서, 제1 절연막(INS1)은 제2 절연막(INS2)를 형성하기 위한 MOCVD 또는 ALD 등의 박막 증착 공법을 통해 형성되더라도, 제2 절연막(INS2)보다 두껍게 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
다만, 제2 절연막(INS2)이 MOCVD 또는 ALD 등의 박막 증착 공법을 제외한 다른 일반적인 CVD 또는 PVD를 통해 형성될 경우, 제2 절연막(INS2)은 제1 절연막(INS1)에 비해 두께 편차가 클 수 있으며, 막의 밀도가 낮을 수 있다.
한편, 제1 절연막(INS1)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제2 절연막(INS2)은, 일 예로, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하여 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 동일한 물질로 구성될 수 있다. 일 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiO2로 모두 구성될 수 있다. 다른 예로, 제1 절연막(INS1)과 제2 절연막(INS2)은 SiOx로 모두 구성될 수 있다.
제1 절연막(INS1)과 제2 절연막(INS2)은 서로 다른 물질로 구성될 수 있다. 예를 들어, 제1 절연막(INS1)은 SiO2로 구성되고, 제2 절연막(INS2)은 SiNx 로 구성될 수 있다.
한편, 본 발명의 실시예들에 따른 수직 구조의 트랜지스터(TR)의 액티브층(ACT)은 다양한 타입일 수 있다.
일 예로, 액티브층(ACT)은 비정질 실리콘(a-Si: amorphous Silicon) 반도체로 구성될 수 있다.
다른 예로, 액티브층(ACT)은 산화물(Oxide) 반도체로 구성될 수 있다. 이러한 액티브층(ACT)을 포함하는 트랜지스터(TR)를 옥사이드 트랜지스터라고 한다. 이 경우, 예를 들어, 산화물 반도체는 IGZO, IZO, ITZO 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
액티브층(ACT)이 비정질 실리콘 반도체 또는 산화물 반도체로 이루어짐으로써, 본 발명의 실시예들에 전자장치를 대면적화 하는데 용이할 수 있다.
이러한 액티브층(ACT)은 채널 영역(CHA)을 포함한다. 여기서, 채널 영역(CHA)은 게이트 전극(GATE)의 측면의 전부 또는 일부와 대응되는 영역에 구비될 수 있다.
다시 말해, 채널 영역(CHA)의 길이는 게이트 전극(GATE)의 높이와 동일하거나 짧을 수 있다. 본 발명의 실시예에서는 게이트 전극(GATE)의 높이가 100nm 내지 500nm 이하일 수 있으나, 게이트 전극(GATE)의 높이가 이에 한정되는 것은 아니다.
즉, 본 발명의 액티브층(ACT)의 채널 영역(CHA)의 길이는 게이트 전극(GATE)의 높이에 의에 조절될 수 있다.
이와 같이, 본 발명의 실시예에 따른 수직 구조의 트랜지스터(TR)는 액티브층(ACT)의 채널 영역(CHA)이 게이트 전극(GATE)의 측면의 일부 또는 전부와 대응되는 영역에 배치됨으로써, 액티브층(ACT)의 짧은 채널 구현이 가능한 이점이 있다.
이에, 수직 구조의 트랜지스터(TR)의 전기적 특성을 향상시킬 수 있다.
특히, 본 발명의 실시예에 따른 액티브층(ACT)이 MOCVD 또는 ALD 공법으로 두께가 얇게 형성되더라도, 액티브층(ACT)의 짧은 채널로 인해 우수한 전기적 특성을 유지할 수 있다.
액티브층(ACT)의 채널 영역(CHA) 이외의 영역은 채널 영역(CHA)보다 전도성이 높은 영역일 수 있다. 예를 들면, 액티브층(ACT)의 채널 영역(CHA) 이외의 영역은 도체화 또는 도핑된 영역일 수 있다.
소스 전극(S)과 드레인 전극(D)은 제2 절연막(INS2)에 형성된 홀을 통해 액티브층(ACT)의 채널 영역(CHA)보다 전도성이 높은 영역과 컨택할 수 있다. 액티브층(ACT)이 소스 전극(S)과 컨택하는 영역은 소스 영역이고, 드레인 전극(D)과 컨택하는 영역은 드레인 영역일 수 있다.
소스 전극(S)과 드레인 전극(D)이 제2 절연막(INS2)에 구비된 홀들을 통해서만 액티브층(ACT)과 컨택되므로, 소스 전극/드레인 전극(S/D)과 액티브층(ACT)의 컨택 저항을 저감시킬 수 있다.
또한, 액티브층(ACT)의 소스 영역 및 드레인 영역이 도체화 또는 도핑된 영역이므로 소스 영역 및 드레인 영역이 도체화 또는 도핑되지 않았을 때보다, 소스 전극(S)과 소스 영역 간의 컨택 저항과 드레인 전극(D)과 드레인 영역 간의 컨택 저항이 낮아질 수 있다.
이러한 소스 전극(S)과 드레인 전극(D)은 서로 미 중첩할 수 있다. 따라서, 소스 전극(S)과 드레인 전극(D) 사이에 기생 캐패시턴스가 발생하지 않을 수 있다.
일반적인 수직 구조의 트랜지스터는 금속인 소스 전극과 드레인 전극이 중첩하는 구조이고, 이로 인해, 소스 전극과 드레인 전극 사이에 기생 캐패시턴스가 발생하는 문제가 있었다.
그러나, 상술한 바와 같이 본 발명의 실시예에 따른 수직 구조의 트랜지스터(TR)는 소스 전극(S)과 드레인 전극(D)이 중첩하지 않으므로 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는다.
또한, 상술한 바와 같이 본 발명의 실시예에 따른 수직 구조의 트랜지스터(TR) 액티브층(ACT)의 채널 영역(CHA)의 길이가 짧게 형성되므로, 전기적 특성 역시 우수하다.
본 발명의 실시예에 따른 전자장치는 게이트 전극(GATE)의 적어도 일 측면과 대응되는 영역에서, 액티브층(ACT)과 제2 절연막(INS2) 사이에 절연 패턴(IP)이 배치될 수 있다.
이러한 구조를 도 7 및 도 8을 참조하여 검토하면 다음과 같다.
도 7은 도 6의 게이트 전극의 일 측면과 대응되는 영역에서 액티브층과 제2 절연막 사이에 절연 패턴이 배치된 단면도이다. 도 8은 도 7의 B영역을 확대한 도면이다.
도 7을 참조하면, 채널 영역(CHA)과 대응되는 영역에서 게이트 전극(GATE)의 적어도 일 측면이 역테이퍼 형상일 수 있다.
이러한 게이트 전극(GATE)을 덮으면서 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1)은 MOCVD 또는 ALD 공법으로 형성됨으로써, 게이트 전극(GATE)을 포함하는 기판(SUB)의 표면 형상을 따라 형성될 수 있으며, 위치마다 균일한 두께로 형성될 수 있다.
게이트 전극(GATE) 및 제1 절연막(INS1)의 일부와 중첩하도록 배치되는 액티브층(ACT) 역시 MOCVD 또는 ALD 공법으로 형성됨으로써, 게이트 전극(GATE)을 포함하는 기판(SUB)의 표면 형상을 따라 형성될 수 있으며, 위치마다 균일한 두께로 형성될 수 있다..
도 7 및 도 8에 도시된 바와 같이, 액티브층(ACT) 상에는 제2 절연막(INS2)이 배치된다.
절연 패턴(IP)은 게이트 전극(GATE)의 적어도 일 측면과 대응되는 영역에서, 액티브층(ACT)과 제2 절연막(INS2) 사이에 배치된다.
절연 패턴(IP)은 액티브층(ACT)의 채널 영역(CHA)과 대응되도록 배치될 수 있다.
또한, 절연 패턴(IP)은 채널 영역(CHA)과 대응되도록 배치되면서, 채널 영역(CHA)보다 전도성이 높은 영역의 일부와 대응되도록 배치될 수 있다.
즉, 절연 패턴(IP)의 폭(IPW)은 채널 영역(CHA)의 폭(CHAW)보다 클 수 있다. 여기서, 절연 패턴(IP)의 폭(IPW)과 채널 영역(CHA)의 폭(CHAW)은 기판(SUB)과 수직한 방향을 기준으로 한 절연 패턴(IP)과 채널 영역(CHA) 각각의 최대 길이를 의미한다.
이러한 절연 패턴(IP)은 전자장치를 형성하는 공정 중 액티브층(ACT)의 채널 영역(CHA)이 손상되지 않도록 보호하는 역할을 할 수 있다. 절연 패턴(IP)은 에치 스토퍼(Etch Stopper)로 지칭될 수도 있다.
도 6 내지 도 8에서는 게이트 전극(GATE)이 단층으로 이루어지는 구성을 도시하였으나, 본 발명의 실시예는 이에 국한되지 않는다. 예를 들면, 도 9 내지 도 11에 도시된 바와 같이, 게이트 전극(GATE)은 2중층으로 이루어질 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 전자장치의 단면도이다. 도 10은 도 9의 D 영역을 확대한 도면이다. 도 11은 도 9의 E 영역을 확대한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 9를 참조하면, 다른 실시예에 따른 전자장치의 게이트 전극(GATE)은 제1 게이트 전극(GATE1) 및 제1 게이트 전극(GATE1) 상에 배치된 제2 게이트 전극(GATE2)을 포함한다. 즉, 게이트 전극(GATE)는 2중층으로 이루어질 수 있다.
구체적으로, 기판(SUB) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF) 상에는 제1 게이트 전극(GATE1)이 배치된다. 제1 게이트 전극(GATE1) 상에는 제2 게이트 전극(GATE)이 배치된다.
2중층으로 이루어진 게이트 전극(GATE)은 적어도 일 측면이 적어도 1개의 단차부를 포함할 수 있다.
구체적으로, 도 10에 도시된 바와 같이, 제1 게이트 전극(GATE1)의 폭(W1)은 제2 게이트 전극(GATE2)의 폭(W2)보다 좁을 수 있다. 여기서, 제1 및 제2 게이트 전극(GATE1, GATE2)의 폭(W1, W2)은 기판(SUB)과 평행한 방향을 기준으로 제1 및 제2 게이트 전극(GATE1, GATE2)의 최대 길이로 정의한다.
따라서, 제1 게이트 전극(GATE1)는 기판(SUB)과 평행한 방향을 기준으로 제2 게이트 전극(GATE2)보다 돌출된 영역, 즉, 돌출부(Z1)가 존재할 수 있다.
이에, 본 발명의 실시예에서, 게이트 전극(GATE)은 적어도 일 측면에 돌출 영역으로 인한 단차부를 적어도 하나 구비할 수 있다.
여기서, 제1 게이트 전극(GATE1)의 물질과 제2 게이트 전극(GATE2)물질은 상이 할 수 있다. 예를 들면, 제1 게이트 전극(GATE1)의 물질과 제2 게이트 전극(GATE2)물질은 습식 식각 비(Wet Etch Rate)가 상이한 물질로 이루어질 수 있다. 구체적으로, 동일한 식각 용액에서 제1 게이트 전극(GATE1)의 물질이 제2 게이트 전극(GATE2)의 물질보다 식각 속도가 빠를 수 있다.
예를 들면, 제1 게이트 전극(GATE1)의 물질은 몰리브덴(Mo) 또는 몰리브덴(Mo)을 포함하는 합금, 예를 들면, 몰리브덴(Mo)에 알루미늄(Al), 은(Ag), 백금(Pt), 티타늄(Ti) 중 적어도 하나의 금속이 포함된 물질 일 수 있다. 제2 게이트 전극(GATE2)의 물질은 구리(Cu) 또는 구리(Cu)를 포함하는 합금, 예를 들면, 몰리브덴(Mo)에 알루미늄(Al), 은(Ag), 백금(Pt), 티타늄(Ti) 중 적어도 하나의 금속이 포함된 물질 일 수 있다. 다만, 본 발명의 실시예에서 제1 게이트 전극(GATE1)의 물질과 제2 게이트 전극(GATE2)의 물질이 이에 한정되는 것은 아니며, 동일한 식각 용액에서 제1 게이트 전극(GATE1)의 물질이 제2 게이트 전극(GATE2)의 물질보다 식각 속도가 빠른 도전 물질이면 충분하다.
도 9에 도시된 바와 같이, 제1 및 제2 게이트 전극(GATE1, GATE2)로 이루어진 게이트 전극(GATE)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1) 상에는 액티브층(ACT)이 배치된다.
제1 절연막(INS1)과 액티브층(ACT) 각각은 MOCVD 또는 ALD 공법으로 형성됨으로써, 제1 절연막(INS1)과 액티브층(ACT) 하부에 배치된 구성들의 표면을 따라 균일한 두께로 형성될 수 있다.
이에, 제1 절연막(INS1)과 액티브층(ACT) 각각은 게이트 전극(GATE)의 돌출부(Z1)가 존재하는 영역과 대응되는 영역에서, 기판(SUB)과 평행한 방향으로 돌출된 영역을 가질 수 있다. 다시 말해, 제1 절연막(IN1)과 액티브층(ACT)의 적어도 일 측면에는 게이트 전극(GATE)의 측면 형상으로 인해, 단차가 형성된 영역이 존재하게 된다.
한편, 액티브층(ACT)의 채널 영역(CHA)은 제1 게이트 전극(GATE1)의 측면과 대응되는 영역에 구비될 수 있다.
또한, 채널 영역(CHA)은 제1 게이트 전극(GATE1)의 측면과 대응되는 영역에서부터 제2 게이트 전극(GATE2)의 측면의 일부와 대응되는 영역까지도 배치될 수 있다.
즉, 액티브층(ACT)의 채널 영역(CHA)은 게이트 전극(GATE)의 측면의 일부와 대응되는 영역에 구비될 수 있다. 즉, 액티브층(ACT)은 게이트 전극(GATE)의 높이보다 낮은 짧은 채널 영역(CHA)을 가질 수 있다.
액티브층(ACT)과 제1 절연막(INS1) 상에는 제2 절연막(INS2)이 배치된다.
게이트 전극(GATE)의 적어도 일 측면에 대응하는 영역에서, 액티브층(ACT)과 제2 절연막(INS2) 사이에는 절연 패턴(IP)이 배치된다.
도 9 및 도 11에 도시된 바와 같이 소스 전극(S)과 컨택되고 채널 영역(CHA)보다 높은 전도성을 갖는 액티브층(ACT)의 영역과, 드레인 전극(D)과 컨택되고 채널 영역(CHA)보다 높은 전도성을 갖는 액티브층(ACT)의 영역 사이에는 액티브층(ACT) 물질이 채워지지 않은 공간(S1)이 존재한다.
한편, 상술한 바와 같이 액티브층(ACT)은, 액티브층(ACT) 하부에 구비된 구성들의 표면 형상을 따라 배치되므로, 게이트 전극(GATE)의 측면 형상으로 인해 발생한 제1 절연막(INS1)의 돌출 영역과 대응되는 영역에 액티브층(ACT)의 돌출 영역(P1)을 구비한다(도 9 및 도 11 참조).
즉, 액티브층(ACT)은 돌출 영역(P1)을 포함하므로, 게이트 전극(GATE)의 적어도 일 측면과 대응되는 영역에서 적어도 하나의 단차부가 구비될 수 있다.
액티브층(ACT)의 단차로 인해 액티브층(ACT)의 측면에는 공간(S1)이 발생할 수 있으며, 공간(S1)에는 절연패턴(IP)이 배치될 수 있다.
이러한 공간(S1)은 액티브층(ACT)의 채널 영역(CHA)과 중첩할 수 있다. 즉, 절연 패턴(IP)은 채널 영역(CHA)과 중첩하도록 배치될 수 있다. 이때, 절연 패턴(IP)의 폭(IPW)은 채널 영역(CHA)의 폭(CHAW)보다 클 수 있다.
절연 패턴(IP)은 무기절연물질, 예를 들면, SiOx, SiO2, TiOx, SiON, SiNx 등 중 하나 이상을 포함하는 물질로 이루어질 수 있다.
채널 영역(CHA)이 손상되지 않도록 보호하는 역할을 할 수 있다.
도 9 내지 도 11에서는 게이트 전극(GATE)이 2중층으로 이루어지는 구성을 도시하였으나, 본 발명의 실시예는 이에 국한되지 않는다. 예를 들면, 도 12 내지 도 14에 도시된 바와 같이, 게이트 전극(GATE)는 3중층으로 이루어질 수도 있다.
도 12는 또 다른 실시예에 따른 전자장치의 단면도이다. 도 13는 도 12의 F 영역을 확대한 도면이다. 도 14는 도 10의 G 영역을 확대한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 12를 참조하면, 또 다른 실시예에 따른 전자장치의 게이트 전극(GATE)은 도 9의 제1 게이트 전극(GATE1) 하부에 제3 게이트 전극(GATE3)가 더 배치되는 구조이다.
구체적으로, 기판(SUB) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF) 상에는 제3 게이트 전극(GATE3)가 배치된다. 제3 게이트 전극(GATE3) 상에는 제1 게이트 전극(GATE1)이 배치된다. 제1 게이트 전극(GATE1) 상에는 제2 게이트 전극(GATE)이 배치된다.
3중층으로 이루어진 게이트 전극(GATE)은 적어도 일 측면에서 2개의 단차부를 구비할 수 있다.
도 13에 도시된 바와 같이, 제1 게이트 전극(GATE2)의 폭(W1)은 제2 게이트 전극(GATE1)의 폭(W2)과 제3 게이트 전극(GATE3)의 폭(W3)보다 좁을 수 있다.
본 발명의 실시예에서, 제2 게이트 전극(GATE1)의 폭(W1)과 제3 게이트 전극(GATE3)의 폭(W3)은 서로 대응될 수 있으나, 본 발명의 실시예가 이에 국한되는 것은 아니다.
제1 게이트 전극(GATE1)의 물질은 제2 및 제3 게이트 전극(GATE2, GATE3)의 물질과 상이할 수 있다. 예를 들면, 제2 및 제3 게이트 전극(GATE2, GATE3) 물질과 제1 게이트 전극(GATE1)물질은 습식 식각 비(Wet Etch Rate)가 상이한 물질로 이루어질 수 있다. 구체적으로, 동일 식각 용액에서 제2 및 제3 게이트 전극(GATE2, GATE3)의 물질이 제1 게이트 전극(GATE1)의 물질보다 식각 속도가 느릴 수 있다.
한편, 제2 게이트 전극(GATE2) 물질과 제3 게이트 전극(GATE 3) 물질은 동일할 수 있으나, 본 발명의 실시예가 이에 국한되는 것은 아니며, 동일 식각 용액에서 제2 및 제3 게이트 전극(GATE2, GATE3)의 물질 각각이 제1 게이트 전극(GATE1) 물질보다 느리게 식각되는 물질로 이루어지는 구성이면 충분하다.
제2 게이트 전극(GATE2)은 제1 게이트 전극(GATE1)보다 넓은 폭을 가지므로, 게이트 전극(GATE)의 폭 방향으로 제1 게이트 전극(GATE1)보다 돌출된 영역인 돌출부(Z1)를 구비한다.
제3 게이트 전극(GATE3) 역시 제2 게이트 전극(GATE2)보다 넓은 폭을 가지므로, 게이트 전극(GATE)의 폭 방향으로 제2 게이트 전극(GATE2)보다 돌출된 영역인 돌출부(Z2)를 구비한다.
각 돌출부(Z1, Z2)로 인해, 게이트 전극(GATE)은 적어도 일 측면에서 2개의 단차부를 가질 수 있다.
제1 내지 제3 게이트 전극(GATE1, GATE2, GATE3)로 이루어진 게이트 전극(GATE)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1) 상에는 액티브층(ACT)이 배치된다.
제1 절연막(INS1)과 액티브층(ACT) 각각은 제2 게이트 전극(GATE2)의 돌출부(Z1)와 제3 게이트 전극(GATE3)의 돌출부(Z2)가 존재하는 영역과 대응되는 영역에서, 기판(SUB)과 평행한 방향으로 돌출된 영역을 가질 수 있다.
다시 말해, 제1 절연막(IN1)과 액티브층(ACT)의 적어도 일 측면은 게이트 전극(GATE)의 측면 형상으로 인해, 2개의 단차부를 가질 수 있다.
한편, 액티브층(ACT)의 채널 영역(CHA)은 제1 게이트 전극(GATE1)의 측면과 대응되는 영역에 구비될 수 있다.
또한, 채널 영역(CHA)은 제1 게이트 전극(GATE1)의 측면과 대응되는 영역에서부터 제2 게이트 전극(GATE2)의 측면의 일부 및 제3 게이트 전극(GATE3)의 측면의 일부와 대응되는 영역까지도 배치될 수 있다. 즉, 액티브층(ACT)은 게이트 전극(GATE)의 높이보다 낮은 짧은 채널 영역(CHA)을 가질 수 있다.
액티브층(ACT)과 제1 절연막(INS1) 상에는 제2 절연막(INS2)이 배치된다.
게이트 전극(GATE)의 적어도 일 측면에 대응하는 영역에서, 액티브층(ACT)과 제2 절연막(INS2) 사이에는 절연 패턴(IP)이 배치된다.
한편, 액티브층(ACT)은, 도 14에 도시된 바와 같이, 게이트 전극(GATE)의 측면 형상으로 인해 발생한 돌출 영역들(P1, P2)을 포함한다. 돌출 영역들(P1, P2)은 각각 제2 게이트 전극(GATE2)의 돌출부(Z1)와 제3 게이트 전극(GATE3)의 돌출부(Z2)가 구비된 영역과 대응되는 영역에 위치할 수 있다.
즉, 게이트 전극(GATE)의 측면에 존재하는 단차부들로 인해 액티브층(ACT)에도 게이트 전극(GATE)의 단차부와 대응되는 위치에 단차부들을 구비할 수 있다.
절연 패턴(IP), 액티브층(ACT)의 돌출 영역들(P1, P2) 사이의 영역과 중첩하도록 위치할 수 있다. 또한, 절연 패턴(IP)은 돌출 영역들(P1, P2) 사이의 영역과 중첩하면서 액티브층(ACT)의 돌출 영역들(P1, P2)의 일부와도 중첩할 수 있다.
이러한 절연 패턴(IP)의 폭(IPW)은 채널 영역(CHA)의 폭(CHAW)보다 클 수 있다. 즉, 절연 패턴(IP)은 액티브층(ACT)의 채널 영역(CHA)과 중첩하여, 채널 영역(CHA)을 보호할 수 있다.
도 6, 도 9 또는 도 12에 도시된 트랜지스터(TR)는 도 6에 스페이서 역할을 하는 게이트 전극(GATE), 액티브층(ACT), 소스 전극(S) 및 드레인 전극(D)이 수직 방향으로 적층되는 구조를 갖는다.
이러한 트랜지스터(TR)들은 일반적인 수평 구조의 트랜지스터에 비해 소자의 면적을 감소시킬 수 있다. 구체적으로, 본 발명의 실시예들에 따른 트랜지스터(TR)는 액티브층(ACT)이 게이트 전극(GATE)에 의해 기판(SUB)과 평행하지 않는 방향으로 세워지는 구조를 갖기 때문에, 채널 영역(CHA)이 짧아질 수 있고 이를 통해, 액티브층(ACT)의 길이 역시 짧아질 수 있으므로 소자의 면적이 작아질 수 있다.
또한, 액티브층(ACT)과, 소스 전극(S) 및 드레인 전극(D)이 직접 컨택하는 구조를 갖는다. 액티브층(ACT)과, 소스 전극(S) 및 드레인 전극(D) 사이에 절연막을 두고 절연막에 형성된 컨택홀을 형성하여 소스 전극(S) 및 드레인 전극(D) 각각을 액티브층(ACT)과 컨택시키는 경우, 절연막에 형성된 컨택홀의 입구 폭만큼 소스 전극(S)과 드레인 전극(D)의 면적이 커질 수 밖에 없다. 반면, 본 발명의 실시예에 따른 트랜지스터(TR)는 상술한 바와 같이 액티브층(ACT)과, 소스 전극(S) 및 드레인 전극(D)이 직접 컨택하는 구조를 가지므로, 소자의 면적을 줄일 수 있다.
즉, 본 발명의 실시예들에 따른 트랜지스터(TR)는 우수한 전기적 특성을 갖는 동시에 작은 면적을 갖는 트랜지스터(TR)를 구현할 수 있다.
도 3에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)를 제외한 스위칭 트랜지스터(O-SWT)와, 도 5에 도시된 OLED 패널 또는 LCD 패널 등의 패널(PNL)의 넌-액티브 영역(N/A)에서의 GIP 타입의 각 게이트 구동회로(GDC) 내 트랜지스터들(Tup, Tdown, CSC 내 트랜지스터들)은, 도 6, 도 9 또는 도 12와 같은 트랜지스터(TR)로 구현될 수 있다.
도 3에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)와, 도 4에 도시된 OLED 패널인 패널(PNL)의 액티브 영역(A/A)에서의 각 서브픽셀(SP) 내 스위칭 트랜지스터(L-SWT) 또한, 도 6, 도 9 또는 도 12와 같은 트랜지스터(TR)로 구현될 수 있다. 다만, 소스 전극(S) 또는 드레인 전극(D)이 픽셀 전극(PXL)과 연결되는 구조가 더 포함될 수 있다. 아래에서, 이러한 픽셀 전극(PXL)의 연결 구조에 대하여 설명한다. 단, 아래에서는, 설명의 편의를 위하여, 드레인 전극(D)이 픽셀 전극(PXL)과 연결되는 것을 예로 든다. 하지만, 회로 설계에 따라서, 소스 전극(S)이 픽셀 전극(PXL)과 연결될 수도 있다.
도 15는 본 발명의 실시예들에 따른 수직 구조의 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조를 나타낸 도면이다.
도 15를 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 수직 구조의 트랜지스터(TR) 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(DRT, L-SWT)가 존재할 수 있다.
도 15를 참조하면, 이러한 트랜지스터(TR)의 소스 전극(S)과 드레인 전극(D)을 덮으면서 패시베이션 층(PAS)이 배치될 수 있다.
그리고, 패시베이션 층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있으며, 픽셀 전극(PXL)은 패시베이션 층(PAS)의 홀을 통해 소스 전극(S) 또는 드레인 전극(D)과 전기적으로 연결될 수 있다.
한편, 패널(PNL)이 OLED 패널인 경우, 도 3에 도시된 바와 같이, 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)은 구동 트랜지스터(DRT)이므로, 게이트 전극(GATE)에는 데이터 전압이 인가될 수 있다.
또 한편, 패널(PNL)이 LCD 패널인 경우, 도 4에 도시된 바와 같이, 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)는 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 전기적으로 연결되는 스위칭 트랜지스터(L-SWT)이므로, 픽셀 전극(PXL)에는 데이터 전압이 인가될 수 있다.
도 15에서는 본 발명의 트랜지스터(TR)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.
또한, 도 15에서는 설명의 편의를 위하여 수직 구조의 트랜지스터(TR)가 도 12의 트랜지스터(TR)인 구성을 도시하였으나, 본 발명의 실시예는 이에 국한되지 않으며, 도 15의 트랜지스터(TR) 대신 도 6 또는 도 9의 트랜지스터(TR)가 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 수직 구조의 트랜지스터(TR)가 서브픽셀(SP) 내 배치된 경우, 패널(PNL)의 공정 플로우를 나타낸 도면이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 수직 구조의 트랜지스터(TR)가 형성된 패널(PNL)을 제작하는 공정 시, 버퍼층(BUF) 및 제1 절연막(INS1) 은 마스크 공정 없이 기판(SUB)에 전면 증착 된다.
따라서, 패널 제작 공정 시, 게이트 전극(GATE), 액티브층(ACT), 제2 절연막(INS2), 소스/드레인 전극(S/D), 페시베이션층(PAS), 픽셀 전극(PXL)을 순서대로 형성(패터닝)하기 위한 6개의 마스크 공정이 필요하다.
한편, 본 발명의 실시예에서는 절연 패턴(IP)을 패터닝 하기 위한 별도의 마스크 공정이 필요하지 않다. 액티브층(ACT)과 절연 패턴(IP)을 형성하는 공정을 도 17을 참조하여 검토하면 다음과 같다.
도 17은 본 발명의 실시예들에 따른 액티브층과 절연 패턴을 형성하는 공정을 간략히 도시한 도면이다.
도 17을 참조하면, 기판(SUB) 상에 버퍼층(BUF), 게이트 전극(GATE) 및 제1 절연막(INS1)이 순차적으로 형성된다.
제1 절연막(INS1)을 포함하는 기판(SUB) 상에는 액티브층 물질(ACTM)과 절연 패턴 물질(IPM)이 형성된다.
여기서, 제1 절연막(INS1) 물질, 액티브층 물질(ACTM)은 MOCVD 또는 ALD 공법을 통해 형성될 수 있다.
그리고, 절연 패턴 물질(IPM)은 OCVD 또는 ALD 공법을 통해 형성될 수 있으며, 경우에 따라서는 일반적인 PVD 또는 CVD 공법을 통해서 형성될 수도 있다.
이 후, 마스크(Mask 2) 공정을 통해, 액티브층 물질(ACTM)과 절연 패턴 물질(IPM)을 액티브층(ACT) 형상으로 패터닝 한다.
그리고, 마스크(Mask 2) 공정 후 남아 있는 액티브층 물질(ACTM) 상에 존재하는 절연 패턴 물질(IPM)을 제거하기 위해 플라즈마 등을 이용한 건식 식각(Dry Etching) 공정을 진행한다.
플라즈마에 노출된 절연 패턴 물질(IPM)은 모두 제거된다. 여기서, 액티브층 물질(ACTM)은 제1 게이트 전극(GATE1)의 돌출부로 인해 돌출 영역을 구비하고, 액티브층 물질(ACTM)의 돌출 영역은 액티브층 물질(ACTM) 아래에 존재하는 절연 패턴 물질(IPM)을 플라즈마로부터 보호한다.
최종적으로, 액티브층 물질(ACTM)의 돌출 영역 아래에 있는 절연 패턴 물질(IPM)만 남아 절연 패턴(IP)이 형성된다.
그리고, 절연 패턴(IP)이 형성된 액티브층 물질(ACTM)은 플라즈마로부터 보호되지만, 액티브층 물질(ACTM)의 나머지 영역은 절연 패턴 물질(IPM)일 제거된 후, 플라즈마에 노출되어 도체화 될 수 있다.
이에, 채널 영역(CHA)을 제외한 나머지 영역이 도체화된 액티브층(ACT)이 형성될 수 있다.
한편, 본 발명의 실시예들에 따른 트랜지스터(TR) 구조에서, 게이트 전극의 적어도 일 측면이 역테이퍼 형상이거나, 적어도 1개의 단차부를 포함하고,, 이로 인해, 액티브층 물질(ACTM)에 돌출 영역이 발생한다.
액티브층 물질(ACTM)의 돌출 영역에 의해 가려지는 영역이 발생하여 플라즈마 공정 시, 액티브층 물질(ACTM)에는 플라즈마로부터 영향을 받지 않는 영역이 존재하게 된다. 이 영역이 절연 패턴(IP)이 형성되는 영역일 수 있으며, 액티브층(ACT)이 플라즈마에 의해 도체화되지 않은 영역, 즉, 채널 영역(CHA)일 수 있다.
이러한 공정을 통해, 액티브층(ACT)은 짧은 길이의 채널 영역(CHA)을 구비할 수 있다.
상술한 공정을 통해 제조된 액티브층(ACT)의 채널 영역(CHA)의 길이는 게이트 전극(GATE)의 높이보다 짧을 수 있다. 상술한 바와 같이, 채널 영역(CHA)은 게이트 전극(GATE)으로 인한 액티브층 물질(ACTM)의 돌출 영역에 가려져 플라즈마가 액티브층 물질(ACTM)을 도체화되지 않은 영역이므로, 채널 영역(CHA)의 길이는 적어도 게이트 전극(GATE)의 높이에서 게이트 전극(GATE)의 돌출부의 높이와 대응될 수 있는 높이를 뺀 만큼의 길이일 수 있다.
또한, 이러한 공정으로 형성된 절연 패턴(IP)의 폭(WIP)은 일정하지 않을 수 있다. 절연 패턴(IP)의 폭(WIP)은 기판(SUB)과 평행한 방향을 기준으로 한 위치 별 길이로 정의한다.
상술한 바와 같이 본 발명의 실시예에서는, 액티브층(ACT)과 절연 패턴(IP)의 형성 공정이 하나의 마스크 공정으로 이루어짐으로써, 공정을 단순화할 수 있는 효과가 있다.
본 발명의 실시예들에 의하면, MOCVD 또는 ALD 공법을 통해, 액티브층(ACT) 및 제1 절연막(INS1)의 두께를 매우 얇게 형성하더라도 단선이 없는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
여기서, MOCVD 또는 ALD 공법은 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있고, 다른 일반적인 증착법에 비해 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있는 증착법이다.
본 발명의 실시예들에 의하면, 소스 전극/드레인 전극(S/D)이 제2 절연막(INS2)에 형성된 컨택홀을 통해 액티브층(ACT)과 연결되므로, 소스 전극/드레인 전극(S/D)과 액티브층(ACT) 사이의 컨택 저항이 낮은 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 액티브층(ACT)의 짧은 채널 구현 및 소자 면적을 줄일 수 있는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 소스 전극(S)과 드레인 전극(D)이 중첩하지 않으므로 불필요한 기생 캐패시턴스를 저감시키는 구조를 갖는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 우수한 공정 편의성, 채널 손상 방지, 짧은 채널 및 소자 소형화를 모두 가능하게 하는 수직 구조 트랜지스터 및 전자장치를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
SUB: 기판
GATE: 게이트 전극
ACT: 액티브층
CHA: 채널 영역
INS1: 제1 절연막
INS2: 제2 절연막
IP: 절연 패턴
S: 소스 전극
D: 드레인 전극

Claims (22)

  1. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널에 배치되는 트랜지스터는,
    기판 상에 배치되고, 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치된 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극의 폭이 상기 제1 게이트 전극의 폭보다 크게 이루어진 게이트 전극;
    상기 게이트 전극을 덮으면서 배치된 제1 절연막;
    상기 제1 절연막 상에 배치되되, 상기 게이트 전극의 상면과 중첩되는 제1 부분과, 상기 제1 부분에서 연장되어 상기 게이트 전극의 측면에 위치하고 채널 영역을 포함하는 제2 부분과, 상기 제2 부분에서 연장되어 상기 게이트 전극이 미 배치된 상기 제1 절연막 상에 위치하도록 배치된 제3 부분을 포함하는액티브층;
    상기 액티브층 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 액티브층의 상기 제1 부분과 전기적으로 연결된 제1 전극; 및
    상기 제2 절연막 상에 배치되고, 상기 액티브층의 상기 제3 부분과 전기적으로 연결된 제2 전극을 포함하고,
    상기 액티브층은 상기 게이트 전극의 측면에서 적어도 하나의 단차를 구비하고 상기 단차로 인해 마련된 오목부를 포함하며,
    상기 오목부에 절연 패턴이 배치되고,
    상기 절연 패턴은 상기 채널 영역과 중첩된 전자장치.
  2. 제1항에 있어서,
    상기 게이트 전극의 적어도 일 측면과 대응되는 영역에서,
    상기 액티브층과 상기 제2 절연막 사이에 절연 패턴이 배치된 전자장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 절연 패턴의 폭은 상기 액티브층의 채널 영역의 폭보다 큰 전자장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 게이트 전극의 물질과 제2 게이트 전극의 물질은 상이한 전자장치.
  9. 제1항에 있어서,
    상기 액티브층의 채널 영역은 상기 제1 게이트 전극의 측면의 일부와 대응되도록 배치된 전자장치.
  10. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 게이트 전극 하부에 배치된 제3 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극의 폭은 상기 제2 및 제3 게이트 전극의 폭보다 좁은 전자장치.
  11. 제10항에 있어서,
    상기 제2 게이트 전극 물질 및 제3 게이트 전극 물질은 상기 제1 게이트 전극 물질과 상이한 전자장치.
  12. 제10항에 있어서,
    상기 액티브층의 채널 영역은 상기 제1 게이트 전극의 측면의 일부와 대응되도록 배치된 전자장치.
  13. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 하나는 상기 게이트 전극과 중첩되고,
    상기 제1 전극과 상기 제2 전극은 서로 미 중첩된 전자장치.
  14. 제1항에 있어서,
    상기 제1 전극과 제2 전극 중 하는 소스 전극이고, 나머지 하나는 드레인 전극인 전자장치.
  15. 제1항에 있어서,
    상기 제1 절연막은 상기 제2 절연막에 비해 작은 두께 편차를 갖는 전자장치.
  16. 제1항에 있어서,
    상기 제1 절연막은 상기 제2 절연막에 비해 높은 밀도를 갖는 전자장치.
  17. 제1항에 있어서,
    상기 액티브층은 비정질 실리콘 반도체 또는 산화물 반도체로 구성되는 전자장치.
  18. 제1항에 있어서,
    상기 트랜지스터가 액티브 영역 내 배치되는 경우,
    상기 트랜지스터의 상기 제1 전극과 상기 제2 전극을 덮으면서 패시베이션층이 배치되고,
    상기 패시베이션층 상에 픽셀 전극이 위치하며.
    상기 픽셀 전극은 상기 패시베이션층의 홀을 통해 상기 제1 전극 또는 상기 제2 전극과 전기적으로 연결되는 전자장치.
  19. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.
  20. 제1항에 있어서,
    상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.
  21. 기판 상에 배치되고, 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치된 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극의 폭이 상기 제1 게이트 전극의 폭보다 크게 이루어진 게이트 전극;
    상기 게이트 전극을 덮으면서 배치된 제1 절연막;
    상기 제1 절연막 상에 배치되되, 상기 게이트 전극의 상면과 중첩되는 제1 부분과, 상기 제1 부분에서 연장되어 상기 게이트 전극의 측면에 위치하고 채널 영역을 포함하는 제2 부분과, 상기 제2 부분에서 연장되어 상기 게이트 전극이 미 배치된 상기 제1 절연막 상에 위치하도록 배치된 제3 부분을 포함하는 액티브층;
    상기 액티브층 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 액티브층의 상기 제1 부분과 전기적으로 연결된 제1 전극; 및
    상기 제2 절연막 상에 배치되고, 상기 액티브층의 상기 제3 부분과 전기적으로 연결된 제2 전극을 포함하고,
    상기 액티브층은 상기 게이트 전극의 측면에서 적어도 하나의 단차를 구비하고 상기 단차로 인해 마련된 오목부를 포함하며,
    상기 오목부에 절연 패턴이 배치되고,
    상기 절연 패턴은 상기 채널 영역과 중첩된 수직 구조 트랜지스터.
  22. 제21항에 있어서,
    상기 절연 패턴은 상기 액티브층과 상기 제2 절연막 사이에 배치된 수직 구조 트랜지스터.
KR1020180141298A 2018-11-16 2018-11-16 수직 구조 트랜지스터 및 전자장치 KR102551995B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180141298A KR102551995B1 (ko) 2018-11-16 2018-11-16 수직 구조 트랜지스터 및 전자장치
US16/575,077 US11069814B2 (en) 2018-11-16 2019-09-18 Transistor having vertical structure and electric device
CN201911058507.1A CN111199992B (zh) 2018-11-16 2019-11-01 具有垂直结构的晶体管以及电子装置
TW108139968A TWI712167B (zh) 2018-11-16 2019-11-04 具有垂直結構的電晶體及電子裝置
EP19207338.5A EP3654386A1 (en) 2018-11-16 2019-11-06 Transistor having vertical structure and electric device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180141298A KR102551995B1 (ko) 2018-11-16 2018-11-16 수직 구조 트랜지스터 및 전자장치

Publications (2)

Publication Number Publication Date
KR20200057219A KR20200057219A (ko) 2020-05-26
KR102551995B1 true KR102551995B1 (ko) 2023-07-06

Family

ID=68470310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180141298A KR102551995B1 (ko) 2018-11-16 2018-11-16 수직 구조 트랜지스터 및 전자장치

Country Status (5)

Country Link
US (1) US11069814B2 (ko)
EP (1) EP3654386A1 (ko)
KR (1) KR102551995B1 (ko)
CN (1) CN111199992B (ko)
TW (1) TWI712167B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521257B1 (ko) * 2021-09-14 2023-04-17 한국전자통신연구원 반도체 소자, 표시 패널, 및 그들을 포함하는 표시 장치
US11832486B2 (en) 2021-09-14 2023-11-28 Electronics And Telecommunications Research Institute Semiconductor device, display panel, and display device including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120175614A1 (en) * 2011-01-07 2012-07-12 Tutt Lee W Transistor including multi-layer reentrant profile
US20150380563A1 (en) * 2014-06-26 2015-12-31 Samsung Display Co., Ltd. Display apparatus and method for manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3051445B2 (ja) * 1990-11-30 2000-06-12 松下電器産業株式会社 半導体薄膜トランジスタおよびその製造方法
KR0141298B1 (ko) 1994-11-17 1998-06-15 배순훈 가변 길이 복호화 장치
JPH08148685A (ja) 1994-11-21 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタとその形成方法
US5780911A (en) 1995-11-29 1998-07-14 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
US5574294A (en) 1995-12-22 1996-11-12 International Business Machines Corporation Vertical dual gate thin film transistor with self-aligned gates / offset drain
NO306529B1 (no) * 1998-01-16 1999-11-15 Opticom As Transistor
US6995053B2 (en) 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
KR20050001936A (ko) * 2003-06-28 2005-01-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20070059403A (ko) * 2005-12-06 2007-06-12 삼성전자주식회사 표시 장치 및 그 구동 방법
JP5428128B2 (ja) 2006-01-24 2014-02-26 株式会社リコー 電子素子、電流制御装置、演算装置及び表示装置
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
KR100993416B1 (ko) * 2009-01-20 2010-11-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
US8946070B2 (en) * 2013-06-19 2015-02-03 Eastman Kodak Company Four terminal transistor fabrication
KR20150055919A (ko) * 2013-11-14 2015-05-22 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
US9153698B2 (en) * 2014-03-06 2015-10-06 Eastman Kodak Company VTFT with gate aligned to vertical structure
CN104681630B (zh) * 2015-03-24 2018-04-03 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120175614A1 (en) * 2011-01-07 2012-07-12 Tutt Lee W Transistor including multi-layer reentrant profile
US20150380563A1 (en) * 2014-06-26 2015-12-31 Samsung Display Co., Ltd. Display apparatus and method for manufacturing the same

Also Published As

Publication number Publication date
KR20200057219A (ko) 2020-05-26
TW202021111A (zh) 2020-06-01
EP3654386A1 (en) 2020-05-20
US20200161476A1 (en) 2020-05-21
CN111199992B (zh) 2024-06-11
US11069814B2 (en) 2021-07-20
CN111199992A (zh) 2020-05-26
TWI712167B (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
KR102551998B1 (ko) 수직 구조 트랜지스터 및 전자장치
KR20220052001A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR102551995B1 (ko) 수직 구조 트랜지스터 및 전자장치
KR102586145B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR102631515B1 (ko) 패널, 트랜지스터 및 전자장치
KR20210076515A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11705460B2 (en) Panel, electronic device and transistor
KR102612405B1 (ko) 전자장치
KR20230103659A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR20210076695A (ko) 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR20200046508A (ko) 전자장치, 패널 및 게이트 구동회로
US11476281B2 (en) Transistor and electronic device
KR102603688B1 (ko) 수직 구조 트랜지스터 및 전자장치
KR102486147B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR20220056010A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
KR20200050744A (ko) 트랜지스터, 패널 및 전자장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant