JP2003262664A - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＵＴ端でのスキューを正確に補正可能と
し、ＤＵＴのスキュー・キャリブレーション実施対象と
なる全ピンに対して入力信号／出力信号ともに完全なス
キュー・キャリブレーションを可能とし、更に実際に半
導体試験装置でテストをしている状態で半導体試験装置
からの入力信号のタイミング精度の確認も可能とする半
導体集積回路装置を提供する。 【解決手段】 ＤＵＴ（被測定半導体集積回路装置）の
内部にスキューキャリブレーション用テスト回路を１信
号ピン当たり複数内蔵してＤＵＴ端でのスキューを正確
に補正可能とする。その複数回路でタイミングスキュー
測定結果が同一となるように測定系を補正する。半導体
基板には、外部からの入力信号を一方の入力とする複数
の位相比較器２２と、位相比較の基準となる基準クロッ
ク及びその基準クロックのタイミングを任意に調整する
可変遅延回路２５とを有し、複数の位相比較器に対して
基準クロック信号を同一時刻に到達するよう分岐した分
配基準クロックを位相比較器のもう一方の入力とするよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置（ＬＳＩ）の特性評価及び量産時の良品・不良品の選
別試験を行う際の高タイミング精度での試験方法に関
し、とくに半導体試験装置等から被測定半導体集積回路
装置（以下、ＤＵＴという）への信号もしくはＤＵＴか
ら半導体試験装置等への信号の半導体集積回路装置外部
との試験信号インターフェースにおけるタイミングスキ
ューの調整方法に適用される半導体集積回路装置に関す
るものである。

【０００２】

【従来の技術】近年、高速化する半導体集積回路の評価
及び量産試験での良否判定を行うテスト環境において、
ＤＵＴへ印加する入力信号及びＤＵＴからの出力信号に
対するタイミング精度の要求は非常に高くなっている。
これは、高速インターフェース回路や内部ＰＬＬ／ＤＬ
Ｌでクロック逓倍するＭＰＵやチップ間／ボード間の高
速データ授受に代表される。このような半導体集積回路
装置を実速度で試験する場合、半導体試験装置等が有す
る信号間のタイミングスキューが許容できなくなるとい
った問題が発生している。

【０００３】

【発明が解決しようとする課題】この問題を解決するた
めに行われる第１の従来方法としては、デバイスボード
の電気線長をオシロスコープで直接測定したり、ＴＤＲ
測定により測定する。この電気線長データを通常は半導
体試験装置がシステムとして有するテストヘッド端まで
のキャリブレーションデータに補正を加えることによっ
てＤＵＴ端までの正確なスキューキャリブレーションを
可能とするものである。この方法は従来から広く一般的
に行われている手法ではあるが、タイミング精度として
は、前述のタイミング精度要求レベルには到達していな
い。テストヘッド端での信号を直接もしくは別計測ユニ
ットまで伝搬させて測定した電気線長とデバイスボード
単体でオシロスコープ等の外部測定器を使用して測定し
た電気線長を算術演算して得られるタイミングデータ
は、実際に半導体試験装置とデバイスボードを接続した
実試験状態で得られるタイミングデータとは一致しな
い。前者の場合テストヘッド端での観測波形とデバイス
ボード単体で測定する場合の入力波形が一致しないこと
やテストヘッド端とデバイスボード接続部分でのインピ
ーダンスミスマッチ等が主な原因である。

【０００４】第２の従来方法としては、ＤＵＴ端でのキ
ャリブレーションであり、基準となる外部測定器を使用
してのマニュアルプロービング測定や自動プロービング
システムでの測定を実施し、前述の第１の従来技術より
高精度なキャリブレーションを実現するものである。し
かし、マニュアルプロービングでは特にピン数が増えた
場合などは、量産現場で作業者が適宜入れ替るような環
境では再現性を確保した正確なプロービングは不可能で
ある。第３の従来方法としては、ショートデバイスを使
用した電気線長の測定もしくはオーブンデバイスを使用
したＴＤＲ手法による電気線長の測定であるが、一定の
特性インピーダンスで伝送された信号がＤＵＴ端で特性
インピーダンスゼロもしくは無限大となる場合の反射を
利用したものである。このような方法では高速デバイス
でよく行う伝送路中での特性インピーダンスの微調整を
実施した場合は実施が困難となるのは勿論のこと、往路
と復路での信号の波形の傾斜・品質・周波数成分が異な
るため、本当に必要な往路もしくは復路のみの電気線長
を得ることはできない、という問題があった。本発明
は、このような事情によりなされたものであり、ＤＵＴ
端でのスキューを正確に補正可能とし、ＤＵＴのスキュ
ー・キャリブレーション実施対象となる全ピンに対して
入力信号／出力信号ともに完全なスキュー・キャリブレ
ーションを可能とし、さらに、実際に半導体試験装置で
テストをしている状態で半導体試験装置からの入力信号
のタイミング精度の確認も可能とする半導体集積回路装
置及びこの半導体集積回路装置をテストする方法を提供
する。

【０００５】

【課題を解決するための手段】本発明は、ＤＵＴの内部
にスキューキャリブレーション用テスト回路を内蔵する
ことにより、ＤＵＴ端でのスキューを正確に補正可能と
することを特徴としている。ここで内蔵するテスト回路
は、ＤＵＴの１信号ピンあたり複数個設け、その複数回
路でタイミングスキュー測定結果が同一となるように測
定系を補正する。異なる信号ピン間で設けるテスト回路
は、ＤＵＴのプロセス要因、電源電圧要因、温度要因、
物理設計要因等により発生するスキューを殆どゼロなる
ようにレイアウト、回路構成、使用トランジスタ、配線
の各種条件を同一とし、測定系の補正を実施しなくとも
タイミングスキュー測定結果が同一となるようにする。
ＤＵＴに対する入力信号と同様にＤＵＴからの出力信号
に対しても信号生成回路をテスト回路に内蔵させ理想的
にはスキューゼロの信号をＤＵＴの出力ピンから送出
し、半導体試験装置のコンパレータによる信号判定のタ
イミングを補正することによりスキューキャリブレーシ
ョンを可能にする。このような構成により連鎖的なスキ
ューキャリブレーションを実施していくことにより、Ｄ
ＵＴのスキューキャリブレーション実施対象となる全ピ
ンに対して入力信号／出力信号ともに完全なスキューキ
ャリブレーションを可能とするものである。

【０００６】さらに、ＤＵＴ内にテスト回路を設け、ス
キューキャリブレーションで補正された状態をレファレ
ンスとした比較判定をすることにより実際に半導体試験
装置でテストをしている状態で半導体試験装置からの入
力信号のタイミング精度の確認をすることも可能とな
る。すなわち、本発明の半導体集積回路装置は、半導体
集積回路が形成された半導体基板と、前記半導体基板に
設けられ、前記半導体集積回路への外部からの入力信号
を一方の入力とする複数の位相比較器と、前記半導体基
板に形成され、位相比較の基準となる基準クロック信号
のタイミングを任意に調整する可変遅延回路とを具備
し、前記複数の位相比較器に対して前記基準クロック信
号を同一時刻に到達するよう分岐した前記基準クロック
信号の分配基準クロック信号を前記位相比較器のもう一
方の入力とすることを特徴としている。前記半導体基板
に設けられた前記位相比較器と位相比較の基準となる前
記基準クロック信号のタイミングを任意に調整する可変
遅延回路とを統括的に動作させて自動的にタイミングキ
ャリブレーション処理を実行する制御回路をさらに具備
するようにしても良い。位相比較に入力される前記基準
クロック信号に対して前記位相比較器毎に独立してその
タイミングを任意に調整する可変遅延回路をさらに具備
するようにしても良い。前記半導体集積回路からの出力
信号は、前記基準クロック信号のタイミングで論理レベ
ルの遷移制御されるようにしても良い。前記半導体基板
に設けられた位相差に対する良否判定手段をさらに具備
するようにしても良い。

【０００７】本発明の半導体集積回路装置のテスト方法
は、外部の半導体試験装置から被測定半導体集積回路装
置の第１の入力端に入力される第１の入力信号と第１の
基準クロック信号とを第１の位相比較器により位相比較
し、この位相比較結果に基づいて前記第１の入力信号と
前記第１の基準クロック信号の位相が一致するようにタ
イミング調整を行うステップと、前記半導体試験装置か
ら前記被測定半導体集積回路装置の第２の入力端に入力
される第２の入力信号と前記第１の基準クロック信号と
を第２の位相比較器により位相比較し、この位相比較結
果に基づいて前記第２の入力信号と前記第１の基準クロ
ック信号の位相が一致するように前記第２の入力信号の
タイミング調整を行うステップと、前記第２の入力信号
と前記第２の基準クロック信号とを前記第２の位相比較
器により位相比較し、この位相比較結果に基づいて前記
第２の入力信号と前記第２の基準クロック信号の位相が
一致するように前記被測定半導体集積回路装置に形成さ
れた可変遅延回路により前記第２の基準クロック信号の
タイミング調整を行うステップとを備えたことを特徴と
している。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。図１は、半導体集積回路装置の基
本構造を示す概略透視平面図であり、この基本構造に本
発明の回路が付加されて本発明の半導体集積回路装置が
得られる。この図１にはパッケージに封止されたチップ
の内部位置が示されている。図２は、この実施例の半導
体集積回路装置の入出力部の概念的な平面図である。Ｄ
ＵＴ（被測定半導体集積回路装置）は、シリコンなどの
半導体からなるチップとこのチップを封止するパッケー
ジとから構成されている。チップ１０は、樹脂封止体な
どのパッケージ１５により被覆されている。チップ１０
は、中央領域（チップ内部コア）には、メモリ回路やラ
ンダムロジック回路などの半導体集積回路１４が形成配
置され、周辺領域１６には複数の入出力パッド（Ｐａ
ｄ）１２及びそれぞれの入出力パッド１２に電気的に接
続された入出力バッファ（Ｉ／ＯＢｕｆｆｅｒ）１３が
形成配置されている。チップ１０を被覆するパッケージ
１５の表面に部分的に露出し、半導体集積回路とは電気
的に接続された外部端子１１が形成されている。外部端
子１１と入出力パッド１２とはパッケージ１５に被覆さ
れたＡｌやＡｕなどのボンディングワイヤ１７により電
気的に接続されている。

【０００９】ＤＵＴは、この外部端子１１を介して、外
部システムと信号の授受及び電源の供給を受ける。この
発明で対象とするのは信号の授受に関する時間タイミン
グなので、以下、信号線について議論する。電気的には
外部端子１１----パッケージ１２----入出力バッファ１
３----チップ内部コアの半導体集積回路１４の順に接続
されており、入力信号は、外部から規定電圧信号を印加
され前記経路を通過し、最終的にチップ内部コアに供給
される。一方、出力信号は、半導体集積回路１４で論理
処理された信号が出力バッファ１３からパッド１２を通
過し、パッケージ１５の外部端子１１からＤＵＴ外の外
部システムへ供給される。図２に示すように、この実施
例では入出力バッファ１３が形成されている領域（入出
力バッファ配置エリア）１８に通常の入出力機能として
の回路の他に２つの信号の位相タイミングを比較する位
相比較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内
蔵している。この位相比較器２２は、位相比較のタイミ
ング基準となる基準クロックと、ＤＵＴに印加される複
数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）
のタイミングスキューを測定する。位相比較器２２は、
一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづ
れか一つの信号をデータ入力とし、基準クロックをクロ
ック入力とするフリップフロップで構成するか、入力信
号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信
号と基準クロックを入力とするフェーズディテクタ、差
動比較器等での構成が考えられる。なお、本発明の位相
比較器の構成は、この実施例のみに限定されるものでは
ない。

【００１０】位相比較器２２は、各半導体集積回路への
印加信号を入力する第１の入力と、基準クロックを入力
する第２の入力を備えている。また、チップ１０には位
相比較の基準となる基準クロック信号及びその基準クロ
ック信号のタイミングを任意に調整する可変遅延回路２
５が形成されている。この可変遅延回路２５は、チップ
１０の半導体集積回路１４が形成された中央領域や周辺
領域１６など任意の位置に形成配置される。そして、可
変遅延回路２５は、各位相比較器２２の第２の入力に接
続される配線が形成されている。可変遅延回路２５から
この配線によりタイミングを任意に調整された基準クロ
ック２３が出力され、その後、基準クロック２３は同一
時刻に到達するように分配された分配基準クロック２４
（２４ａ、２４ｂ、２４ｃ、・・・）として、各位相比
較器２２に入力される。各分配基準クロック、例えば、
２４ａは、隣接する２つの位相比較器２２、例えば、２
２ａ、２２ｂに入力するように配線されている。なお、
この実施例では配線中にバッファが挿入されているが、
回路機能に影響を与えるものではなく、したがって、本
発明では、挿入しなくても良く、また複数挿入するよう
にしても良い。

【００１１】なお、この実施例では入出力バッファ配置
エリア１８に位相比較器２２を配置しているが、本発明
では、この比較器をチップのどの様な位置にも配置する
ことができる。チップ上の余裕のある任意の領域に形成
配置すれば良い。次に、実際の動作について説明する。
半導体試験装置等から入力信号２１ａに印加される信号
の立ち上がり信号と分配基準クロック２４ａの位相が正
確に一致するように半導体試験装置の入力信号２１ａの
立ち上がり信号のタイミングを生成・調整する半導体試
験装置に内臓されたタイミング補正回路（図示しない）
を制御する。立下り信号についても同様に半導体試験装
置の入力信２１ａの立下り信号のタイミングを生成・調
整するタイミング補正回路（図示しない）を制御する。
次に、入力信号２１ａと共通に印加される分配基準クロ
ック２４ａを用いて入力信号２１ｂをタイミング調整す
る。入力信号２１ｂの立上り信号を基準クロック２４ａ
と同一位相となるように半導体試験装置の入力信号２１
ｂのタイミングを生成・調整するタイミング補正回路を
制御する。立下り信号についても同様に半導体試験装置
の入力信号２１ｂの立下り信号のタイミングを生成・調
整するタイミング補正回路を制御する。

【００１２】続いて、基準クロック２４ｂのタイミング
調整を実施する。これは入力信号２４ｂは先に調整した
状態のままにしておき、今度は分配基準クロック２４ｂ
の位相が入力信号２１ｂのタイミングと一致するように
可変遅延回路２５を調整するものである。この入力信号
２１ｂに位相調整された基準クロック２４ｂを使用して
別入力である入力信号２１ｃを調整する。入力信号２１
ｃの立上り信号を分配基準クロック２４ｂと同一位相と
なるように半導体試験装置の入力信号２１ｃのタイミン
グを生成・調整する半導体試験装置に内蔵されたタイミ
ング補正回路を制御する。立下り信号についても同様に
半導体試験装置の入力信２１ｃの立下り信号のタイミン
グを生成・調整する半導体試験装置に内蔵されたタイミ
ング補正回路を制御する。以下、上記で述べた手順の繰
り返しであり、基準クロック２４ｃを既にタイミング調
整済みの入力信号２１ｃに対して調整する。この繰り返
しにより、一般にはチップの周辺を一周する形で入出力
部（Ｉ／０）は設けられているので、最後にスキュー調
整される回路は、一番最初にタイミング調整された回路
の直近に位置することになり、両方の入力信号を同一の
基準クロックによってタイミング測定することにより、
システム全体としてのタイミング調整が正常な状態かど
うか確認することが可能である。

【００１３】分配基準クロック２４（２４ａ、２４ｂ、
２４ｃ、・・・）は、それぞれ２個の入出力バッファに
接続されている。これらは設計段階において、そのレイ
アウト、回路構成、使用トランジスタ、配線の条件を同
一とし、特別な補正を実施しなくともタイミングスキュ
ーがゼロとなるように対処する。これは現状のプロセス
・設計技術でも十分実現対応である。もし特別に必要が
あれば開発評価段階でこのタイミングスキュー量を定量
化することは容易なことである。従って、この実施例で
は同一の基準クロックは２個の位相比較回路に入力され
ているが、その数はシステムで要求されるタイミングス
キュー精度のレベルや回路構成、チップ面積の余裕度等
を吟味して適宜変更可能である。

【００１４】次に、図３を参照して第２の実施例を説明
する。図３は、この実施例の半導体集積回路装置の入出
力部の概念的な平面図であり、ＤＵＴの基本構造は、図
１に示す通りである。図３に示すように、この実施例で
は入出力バッファ１３が形成されている領域（入出力バ
ッファ配置エリア）１８に通常の入出力機能としての回
路の他に２つの信号の位相タイミングを比較する位相比
較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内蔵し
ている。この位相比較器２２は、位相比較のタイミング
基準となる基準クロック２３と、ＤＵＴに印加される複
数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）
のタイミングスキューを測定する。位相比較器２２は、
一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづ
れか一つの信号をデータ入力とし、基準クロックをクロ
ック入力とするフリップフロップで構成するか、入力信
号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信
号と基準クロックを入力とするフェーズディテクタ、差
動比較器等での構成が考えられる。位相比較器２２は、
各半導体集積回路への印加信号を入力する第１の入力
と、基準クロックを入力する第２の入力及び位相比較結
果３２（３２ａ、３２ｂ、３２ｃ、・・・）制御回路３
１に伝える出力を備えている。

【００１５】また、チップ１０には位相比較の基準とな
る基準クロック信号及びその基準クロック信号のタイミ
ングを任意に調整する可変遅延回路２５が形成されてい
る。そして、可変遅延回路２５は、各位相比較器２２の
第２の入力に接続される配線が形成されている。可変遅
延回路２５からこの配線によりタイミングを任意に調整
された基準クロック２３が出力され、その後、基準クロ
ック２３は同一時刻に到達するように分配された分配基
準クロック２４（２４ａ、２４ｂ、２４ｃ、・・・）と
して、各位相比較器２２に入力される。各分配基準クロ
ック、例えば、２４ａは、隣接する２つの位相比較器２
２、例えば、２２ａ、２２ｂに入力するように配線され
ている。チップ１０にはさらに制御回路３１が形成され
ている。制御回路３１は、各位相比較器２２及び可変遅
延回路２５に接続するように配線され、半導体試験装置
（テスタ）に接続されている。この実施例は、第１の実
施例の構成にそのタイミングスキューを測定し、補正す
る手順をＢＩＳＴ（Bilt In Self Test)の考えで制御回
路を内蔵する構造を有するものである。

【００１６】半導体試験装置（テスタ）等から初期化信
号が制御回路３１に入力されてこの制御回路を初期化す
ると共に、この初期化信号により位相比較器２２及び可
変遅延回路２５を初期化する。次に、スタート信号が入
力されて規定の入力信号から順次タイミングを測定す
る。半導体試験装置等から対象とする入力信号２１ａが
位相比較器２２ａの第１の入力に印加されると共に可変
遅延回路２５から基準クロック２３が送出され、基準ク
ロック２３を同一時刻に到達するように分岐してなる分
配基準クロック２４ａが位相比較器２２ａに印加され
る。そして、その位相比較結果３２ａが制御回路３１に
入力されることにより、次のシステム全体の動作を決定
するように制御する。規定のタイミングスキュースペッ
クを満たしていなければ半導体試験装置に対して、その
スキューキャリブレーションの対象とする入力信号の半
導体試験装置に内蔵されたタイミング補正回路の微調整
を命令するかＤＵＴ側に内蔵された基準クロックのタイ
ミング調整用可変遅延回路２５の微調整を命令する。

【００１７】これらは実施例１で記述した手順で定義し
たタイミング補正対象の信号に対して実施されるもので
ある。その後、前記同様に半導体試験装置から対象とす
る入力信号２１ｂが位相比較器２２ｂの第１の入力に印
加されるとともに可変遅延回路２５から基準クロック２
３が送出されて分配基準クロック２４ｂが位相比較２２
ｂに印加される。位相比較結果３２ｂが位相比較器２２
ｂから制御回路３１に入力される。この動作を繰り返
し、規定のタイミングスキュースペックに到達したこと
が判断できれば対象信号を次へ変更する。この繰り返し
により、最後にスキュー調整される回路は、一番最初に
タイミング調整された回路の直近に位置することにな
り、両方の入力信号を同一の基準クロックによってタイ
ミング測定することにより、システム全体のタイミング
調整が正常な状態かどうか確認することができる。

【００１８】次に、図４を参照して第３の実施例を説明
する。図４は、この実施例の半導体集積回路装置の入出
力部の概念的な平面図であり、ＤＵＴの基本構造は、図
１に示す通りである。図４に示すように、この実施例で
は入出力バッファ１３が形成されている領域（入出力バ
ッファ配置エリア）１８に通常の入出力機能としての回
路の他に２つの信号の位相タイミングを比較する位相比
較器２２（２２ａ、２２ｂ、２２ｃ、・・・）を内蔵し
ている。この位相比較器２２は、位相比較のタイミング
基準となる基準クロック２３と、ＤＵＴに印加される複
数の入力信号２１（２１ａ、２１ｂ、２１ｃ、・・・）
のタイミングスキューを測定する。位相比較器２２は、
一般に入力信号２１ａ、２１ｂ、２１ｃ、・・・のいづ
れか一つの信号をデータ入力とし、基準クロックをクロ
ック入力とするフリップフロップで構成するか、入力信
号２１ａ、２１ｂ、２１ｃ、・・・のいづれか一つの信
号と基準クロックを入力とするフェーズディテクタ、差
動比較器等での構成が考えられる。位相比較器２２は、
各半導体集積回路への印加信号を入力する第１の入力
と、基準クロックを入力する第２の入力を備えている。

【００１９】また、チップ１０には位相比較の基準とな
る基準クロック信号及びその基準クロック信号のタイミ
ングを任意に調整する可変遅延回路２５が形成されてい
る。この可変遅延回路２５は、チップ１０の半導体集積
回路１４が形成された中央領域や周辺領域１６など任意
の位置に形成配置される。そして、可変遅延回路２５
は、各位相比較器２２の第２の入力に接続される配線が
形成されている。可変遅延回路２５からこの配線により
タイミングを任意に調整された基準クロック２３が出力
され、その後、基準クロック２３は同一時刻に到達する
ように分岐された分配基準クロック２４（２４ａ、２４
ｂ、２４ｃ、・・・）として、各位相比較器２２に入力
される。また、基準クロック２３と分配基準クロック２
４ａ、２４ｂ、２４ｃ、・・・との間には位相比較器毎
に独立してそのタイミングを任意に調整可能な可変遅延
回路４１（４１ａ、４１ｂ、４１ｃ）が介在している。
各分配基準クロック、例えば、２４ａは、隣接する２つ
の位相比較器２２、例えば、２２ａ、２２ｂに入力する
ように配線されている。なお、この実施例では配線中に
バッファが挿入されているが、回路機能に影響を与える
ものではなく、したがって本発明では挿入しなくても良
く、また複数挿入するようにしても良い。

【００２０】なお、この実施例では入出力バッファ配置
エリア１８に位相比較器２２を配置しているが、本発明
では、この比較器をチップのどの様な位置にも配置する
ことができる。チップ上の余裕のある任意の領域に形成
配置すれば良い。この実施例では各位相比較器に入力す
る基準クロックに対して個別に可変遅延回路を設けるこ
とにより位相比較器間での処理を並列化可能とする。具
体的には第１の実施例で述べたタイミングスキューの測
定とその補正処理について、例えば、次のような手順で
実施することができる。半導体試験装置等から入力信号
２１ｂに印加される信号の立ち上がり信号と基準クロッ
ク２４ｂの位相が正確に一致するように半導体試験装置
の入力信号２１ｂの立ち上がり信号のタイミングを生成
・調整し、半導体試験装置に内蔵されたタイミング補正
回路を制御する。立下り信号についても同様に半導体試
験装置の入力信２１ｂの立下り信号のタイミングを生成
・調整するタイミング回路を制御する。

【００２１】次に、分配基準クロック２４ｂを用いて入
力信号２１ｃをタイミング調整すると共に基準クロック
２４ａを入力信号２１ｂに対してタイミング調整を実施
するため可変遅延回路４１ａの遅延情報を制御する。こ
の様に、入力信号２１ｃのタイミング調整をする分配基
準クロック２４ｂの遅延を決定する可変遅延回路４１ｂ
と入力信号２１ａのタイミング調整をする基準クロック
２４ａの遅延を決定する可変遅延回路４１ａを個別に独
立させて分岐後の信号ラインに持たせることにより並列
処理が可能となり、全体のタイミング補正処理の実施時
間を短縮させることができる。なお、可変遅延回路４１
の分解能は、可変遅延回路２５より小さく可変幅の小さ
いものを用いるのが有利である。

【００２２】次に、図５を参照して第４の実施例を説明
する。図５は、この実施例の半導体集積回路装置の入出
力部の概念的な平面図であり、ＤＵＴの基本構造は、図
１に示す通りである。第４の実施例では、良否判定手段
を有することに特徴がある。その他の構成は、図４と同
じである。すなわち、良否判定手段４０は、位相比較器
２２に接続され、位相比較器２２から位相データ４２
（４２ａ、４２ｂ、４２ｃ・・・）を受け、判定結果４
３を半導体試験装置（テスタ）に送る構成になってい
る。この実施例では、スキューキャリブレーション実施
後にその精度維持状態を確認する際に応用されるもので
ある。具体的にはスキューキャリブレーション実行完了
段階ではペアとなる入力信号と基準クロックの位相があ
った状態となっている。これは第３の実施例で説明した
可変遅延回路が分配基準クロック毎に独立に有する場合
に可能となるものであり、スキューキャリブレーション
実行と同一の規定タイミングで全入力ないし、特定の単
一もしくは複数の入力に対して信号を印加し、可変遅延
回路２５の信号発生タイミングを位相差ゼロの設定（ス
キューキャリブレーション完了後の状態）を中心にその
前後を連続的に所定の設定分解能で変化させる。

【００２３】理想的には位相差ゼロとなる中心値でその
エッジタイミングを検出することができるが、現実には
スキューキャリブレーション実行後の周囲環境の変化や
半導体試験装置内部の電源・デバイスジャンクション温
度等の影響により発生するスキューによりその前後でば
らつきが発生することになる。このエッジ検出タイミン
グがある設定分解能分だけ前記位相差ゼロとなる中心値
の設定に対して前後することになり、その前後する度合
いがその状態でのタイミングスキュー（ばらつき）であ
る。この測定結果を判定スペックと比較することにより
半導体試験装置のタイミング精度の維持状態に対する良
否判定が可能となる。これは実際にＤＵＴの試験中でも
可能である。つまり、ファンクションテスト等の試験項
目の実行直前でタイミングスキューチェックを実施した
り、実際のファンクション試験中で一番タイミングのク
リティカルとなる個所においてそのエッジに対する位相
差ゼロとなる様に可変遅延回路２５を設定し、その入力
タイミングエッジと基準クロックの位相比較により適宜
チェックをすることが可能となる。

【００２４】この際基準クロックのエッジタイミングを
連続的に変化させる方法としては、基準となるタイミン
グを微調整する部分はＤＵＴに内蔵されている可変遅延
回路２５を利用するか、個別の分配基準クロックに設け
た可変遅延回路４１を利用するか、半導体試験装置から
基準クロックへ印加する際にすでに遅延処理させる方法
等でも可能である。この実施例では、半導体試験装置の
タイミング精度の維持状態に対する良否判定を基に、半
導体試験装置のスキューキャリブレーションを再実行を
行う等の所定の不具合対応ルーチンに従った処理を実施
することにより適切な測定精度で量産／評価を実施する
ことが可能となる。

【００２５】次に、第５の実施例を説明する。この実施
例では、例えば、図２に示すバッファ配置エリアに論理
レベルの遷移回路を設けることに特徴がある。ここでは
ＤＵＴの出力信号側のスキュー・キャリブレーションの
実行方法について説明する。基準クロックをトリガとし
た論理レベルの遷移回路を設けることにより、各出力信
号の位相を完全に合わせ出力タイミングのピン間スキュ
ーをゼロとする。このＤＵＴからの信号を半導体試験装
置のコンパレータを通じてタイミング判定回路に入力す
る。このタイミング判定回路のストローブ信号のスキュ
ー補正回路を調整することにより、ＤＵＴの出力判定タ
イミングを全出力／全エッジに対してコンパレータ側の
スキューキャリブレーションを実行することが可能とな
る。ここで注意を要するのは第１の実施例乃至第４の実
施例で説明したＤＵＴに対する信号印加タイミング判定
用の位相比較器に用いる基準クロックとこの実施例で説
明している論理レベル遷移回路の基準クロックのスキュ
ーがゼロであることと、論理レベル遷移回路の基準クロ
ックからの実際に信号がＤＵＴから出力するまでの伝搬
遅延時間が各出力信号間で同一になることである。

【００２６】次に、第６の実施例を説明する。この実施
例は、本発明の効果的な活用方法について説明するもの
である。異なる種類の半導体試験装置や実際のシステム
に実装した状態で測定対象とする同一の半導体集積回路
を測定した場合、ＤＵＴ外のシステム環境差異が要因で
その測定結果（セットアップ／ホールド／伝搬遅延時間
等のＡＣタイミングマージン）が異なり、相関を取るこ
とが困難となる。この様な場合に、本発明によるＤＵＴ
に内蔵したテスト回路を利用してＤＵＴ端でのタイミン
グ相関を取ることが可能となり、そのＤＵＴ外のシステ
ム環境の相関差を補正することによりＤＵＴの測定結果
の相関を取ることが可能となる。例えば校正デバイスを
用いてテスタ機種間差の校正を実施している場合など
は、デバイスの特性を除去した形で純粋にシステム環境
のみの相関データにより校正を実施することができる。
また、煩雑な校正デバイスの管理やその個別データの管
理が不要となる。

【００２７】実際のシステムに実装した状態でも本発明
によるテスト回路を用いてシステムで発生しているタイ
ミングスキューを測定することが可能である。これは本
発明によるテスト回路を内蔵した半導体集積回路に接続
される別の半導体集積回路にテスト用信号発生機能を持
たせることにより、半導体試験装置上で実施していたス
キューキャリブレーションを実施上で実行可能となり、
いわゆる実機デバックも容易になることは勿論のこと、
設計上／製造上等の色々な要因によるタイミングマージ
ンの低下が発生した場合に、そのタイミングマージン向
上のためのスキューデータの取得とその全システムへの
フィードバックが可能となる。

【００２８】

【発明の効果】本発明は、以上の構成により、半導体試
験装置におけるＤＵＴ端を基準としたタイミングキャリ
ブレーションを高精度に実現可能となり、そのタイミン
グ精度の維持管理手段を提供することが可能となる。ま
た、ＤＵＴが実際に使用されるシステム（ＤＵＴのユー
ザーのシステムボード）上や異なる種類の半導体試験装
置間でのタイミング相関を取って必要な補正を実施する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明に用いる半導体集積回路装置のパッケー
ジ内部を説明する透視平面図。

【図２】本発明の第１の実施例の半導体集積回路装置の
入出力部の概念的な平面図。

【図３】本発明の第２の実施例の半導体集積回路装置の
入出力部の概念的な平面図。

【図４】本発明の第３の実施例の半導体集積回路装置の
入出力部の概念的な平面図。

【図５】本発明の第４の実施例の半導体集積回路装置の
入出力部の概念的な平面図。

【符号の説明】

１０・・・チップ、 １１・・・外部端子、１２・・
・パッド（Ｐａｄ）、１３・・・入出力バッファ（Ｉ／
Ｏ Ｂｕｆｆｅｒ）、１４・・・半導体集積回路、
１５・・・パッケージ、１６・・・チップの周辺領域、
１７・・・ボンディングワイヤ、１８・・・入出力
バッファ配置エリア、２１、２１ａ、２１ｂ、２１ｃ・
・・入力信号、２２、２２ａ、２２ｂ、２２ｃ・・・位
相比較器、２３・・・基準クロック、２４、２４ａ、２
４ｂ、２４ｃ・・・分配基準クロック、２５、４１、４
１ａ、４１ｂ、４１ｃ・・・可変遅延回路、３１・・・
制御回路、３２、３２ａ、３２ｂ、３２ｃ・・・位相比
較結果、４０・・・良否判定手段、 ４２・・・位相
データ、４３・・・判定結果。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路が形成された半導体基板
   と、 前記半導体基板に設けられ、前記半導体集積回路への外
   部からの入力信号を一方の入力とする複数の位相比較器
   と、 前記半導体基板に形成され、位相比較の基準となる基準
   クロック信号のタイミングを任意に調整する可変遅延回
   路とを具備し、 前記複数の位相比較器に対して前記基準クロック信号を
   同一時刻に到達するよう分岐した前記基準クロック信号
   の分配基準クロック信号を前記位相比較器のもう一方の
   入力とすることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記半導体基板に設けられた前記位相比
   較器と位相比較の基準となる前記基準クロック信号のタ
   イミングを任意に調整する可変遅延回路とを統括的に動
   作させて自動的にタイミングキャリブレーション処理を
   実行する制御回路を更に具備したことを特徴とする請求
   項１に記載の半導体集積回路装置。
3. 【請求項３】 位相比較に入力される前記基準クロック
   信号に対して前記位相比較器毎に独立してそのタイミン
   グを任意に調整する可変遅延回路を更に具備したことを
   特徴とする請求項１又は請求項２に記載の半導体集積回
   路装置。
4. 【請求項４】 前記半導体集積回路からの出力信号は、
   前記基準クロック信号のタイミングで論理レベルの遷移
   制御されることを特徴とする請求項１乃至請求項３のい
   ずれかに記載の半導体集積回路装置。
5. 【請求項５】 前記半導体基板に設けられた位相差に対
   する良否判定手段をさらに具備したことを特徴とする請
   求項１乃至請求項３のいずれかに記載の半導体集積回路
   装置。
6. 【請求項６】 外部の半導体試験装置から被測定半導体
   集積回路装置の第１の入力端に入力される第１の入力信
   号と第１の基準クロック信号とを第１の位相比較器によ
   り位相比較し、この位相比較結果に基づいて前記第１の
   入力信号と前記第１の基準クロック信号の位相が一致す
   るようにタイミング調整を行うステップと、 前記半導体試験装置から前記被測定半導体集積回路装置
   の第２の入力端に入力される第２の入力信号と前記第１
   の基準クロック信号とを第２の位相比較器により位相比
   較し、この位相比較結果に基づいて前記第２の入力信号
   と前記第１の基準クロック信号の位相が一致するように
   前記第２の入力信号のタイミング調整を行うステップ
   と、 前記第２の入力信号と前記第２の基準クロック信号とを
   前記第２の位相比較器により位相比較し、この位相比較
   結果に基づいて前記第２の入力信号と前記第２の基準ク
   ロック信号の位相が一致するように前記被測定半導体集
   積回路装置に形成された可変遅延回路により前記第２の
   基準クロック信号のタイミング調整を行うステップとを
   備えたことを特徴とする半導体集積回路装置のテスト方
   法。