JP7304299B2

JP7304299B2 - 電源モジュール

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Publication number: JP7304299B2
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Inventors: 国弘及川; 秀寿奥山; 弘光高須
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Description

本発明は、電子部品装置に用いられる電源モジュールに関するものである。

半導体素子の電気的特性および熱的特性に関する試験を行うための装置として、例えば特許文献１記載の半導体試験装置が知られている。特許文献１記載の半導体試験装置は、電源部と、負荷部と、ＤＵＴ接続部と、ＤＵＴ制御・駆動部と、ＤＵＴ特性測定部を備えている。電源部は、負荷部を介してＤＵＴ（被試験デバイス）が接続されたＤＵＴ接続部に電源供給するものである。負荷部には、誘導負荷、抵抗負荷、容量負荷、あるいは整流部品等の受動負荷や、トランジスタ等のスイッチングデバイス（能動負荷）が用いられ、それぞれＤＵＴに対して必要な責務を付与している。ＤＵＴ接続部には、ＤＵＴ制御・駆動部とＤＵＴ特性測定部が接続されている。ＤＵＴ制御・駆動部は、ＤＵＴに所定の電圧信号、電流信号、あるいは周波数信号を供給して、それを駆動するものであり、ＤＵＴ特性測定部では、ＤＵＴに流れる電流値、あるいは電圧値によってその電気的特性および熱的特性を測定している。

特開２０１５－２３２５０１号公報

上記の半導体試験装置では、デバイスのサージ試験、スイッチング特性試験などの異なる試験を順次実施するために、負荷部が、誘導負荷、整流ダイオードと抵抗負荷の直列回路、容量負荷、及び抵抗負荷を、それぞれスイッチを介して４つの並列回路になるよう、構成されている。しかしながら、負荷部の回路構成では、ＤＵＴの動作時に大電流が流れ電圧降下が生じると、電源部から負荷部を介してＤＵＴに出力される電圧も下がり、その後、元の電圧に復帰するまでに時間がかかるため、応答特性が悪いという問題がある。

本発明の目的は、応答特性を高めた電源モジュールを提供することである。

［１］本発明に係る電源モジュールは、被試験電子部品と、前記被試験電子部品を試験するための電圧を供給するデバイス電源との間に、電気的に接続される電源モジュールであって、前記被試験電子部品と前記デバイス電源との間を接続する電源ラインと、高電位端子、低電位端子、及び制御端子を有し、前記電源ラインに接続される半導体スイッチング素子を含む電圧制御回路と、前記デバイス電源から前記電源ラインを介して前記高電位端子に入力される入力電圧に対して、所定の降下電圧分、降下させた基準電圧を生成する基準電圧生成回路と、前記入力電圧に対して、所定の降下電圧分、降下させた電圧を前記デバイス電源にフィードバックするフィードバックラインとを備え、前記半導体スイッチング素子は、前記高電位端子と前記低電位端子との間で、前記所定の降下電圧の電圧差を与え、前記電圧制御回路は、前記低電位端子から前記電源ラインを介して前記被試験電子部品に出力される出力電圧と、前記基準電圧との電圧差に応じて、前記制御端子に印加される制御電圧を制御する。

［２］上記発明において、電圧制御回路は、前記出力電圧と前記基準電圧との電圧差により動作する差動増幅回路を含んでもよい。

［３］上記発明において、前記基準電圧生成回路と前記電圧制御回路との間に接続され、前記基準電圧を平滑する平滑回路を有してもよい。

［４］上記発明において、前記デバイス電源から前記高電位端子に印加される電圧は、所定の設定電圧に設定されており、前記半導体スイッチング素子は、前記入力電圧が前記設定電圧以上である場合には、前記半導体スイッチング素子は、前記設定電圧に対して前記所定の降下電圧分、降下させた電圧を、前記出力電圧として出力し、前記入力電圧が前記設定電圧より低くなった場合には、前記半導体スイッチング素子は、前記所定の降下電圧分の電圧降下を抑制してもよい。

本発明によれば、電圧降下により、デバイス電源から入力される電圧が低くなった場合には、降下電圧を抑制するよう回路が動作するため、応答特性を高めることができる。

図１は、本発明の実施形態における電子部品試験装置の全体構成を示す概略図である。図２は、本発明の実施形態におけるＤＳＡ、ハイフィックス、及びテストヘッドの断面図である。図３は、ＤＰＳからＰＲＭに入力される入力電圧（Ｖ_ｉｎ）の特性と、ＤＵＴ９０に流れる電流（Ｉ_ｄ）の特性を示すグラフである。図４は、本発明の実施形態におけるＰＲＭ、ＤＰＳ、及びＤＵＴのブロック図である。図５は、比較例と本実施形態の負荷応答特性を説明するためのグラフである。図６Ａは、比較例の負荷応答特性を説明するためのシュム－プロットである。図６Ｂは、本実施形態の負荷応答特性を説明するためのシュム－プロットである。

以下、本発明の実施形態を図面に基づいて説明する。
図１は本実施形態における電子部品試験装置の全体構成を示す概略図である。

本実施形態における電子部品試験装置１は、図１に示すように、半導体集積回路素子等の被試験電子部品（以下単に、ＤＵＴとも称する。）の電気的特性等を試験する装置であり、ＤＳＡ（Device Specific Adapter）１０と、ハイフィックス（ＨＩＦＩＸ：High Fidelity Tester Access Fixture、いわゆるマザーボード）２０と、テスタ３０と、ハンドラ４０を備えている。

ＤＳＡ１０は、試験時にＤＵＴ９０が電気的に接続されるソケット１１（図２を参照）を有しており、ハイフィックス２０を介してテスタ３０に電気的に接続されている。ＤＳＡ１０は、ＤＵＴ９０の品種に応じて設計されており、ＤＵＴ９０の品種切替時には、その品種に対応したものに交換される。

ＤＳＡ１０は、ハンドラ４０に形成された開口４１を介してハンドラ４０内に臨んでおり、ハンドラ４０によってＤＵＴ９０がＤＳＡ１０のソケット１１に押し付けられることで、ＤＵＴ９０とソケット１１とが電気的に接続される。

なお、ハンドラ４０は、ＤＵＴ９０に高温又は低温の熱ストレスを印加することが可能となっており、電子部品試験装置１は、ＤＵＴ９０に熱ストレスを印加した状態で、当該ＤＵＴ９０を試験する。このようなハンドラ４０としては、例えば、ヒートプレートタイプやチャンバタイプ等を例示することができる。

なお、ＤＳＡ１０及びハイフィックス２０の構成については後に詳述する。

テスタ３０は、メインフレーム（テスタ本体）３１と、テストヘッド３２と、ケーブル３３とを備えている。メインフレーム３１は、ケーブル３３を介してテストヘッド３２に接続されている。メインフレーム３１は、テストヘッド３２を介して試験信号をＤＵＴ１０に送出してＤＵＴ１０を試験し、当該試験結果に応じてＤＵＴ１０を評価する。メインフレーム３１は、ＤＵＴ１０へ試験信号を送出するためのデバイス電源及び制御装置等を有している。制御装置は、例えば、プログラムを実行するコンピュータであって、電子部品試験装置１の全体を制御する。制御装置は、プログラムに応じてテストヘッド３２内のそれぞれの試験モジュール３４と通信して、それぞれの試験モジュール３４を制御する。

テストヘッド３２は、ケーブル３３を介してメインフレーム３１に接続されており、ＤＵＴ１０の試験の際に、ＤＵＴ１０へ試験信号を送出する。テストヘッド３２は、ＤＵＴ９０を試験する試験モジュール（ピンエレクトロニクスカード）３４を内部に収容している。試験モジュール３４は、ＤＳＡ１０及びハイフィックス２０を介して、ＤＵＴ９０との間で試験信号を授受することで、ＤＵＴ９０を試験する。

次に、本実施形態におけるＤＳＡ１０とハイフィックス２０の構成について、図２を参照しながら説明する。なお、以下に説明するＤＳＡ１０やハイフィックス２０の構成は一例に過ぎず、特にこれに限定されない。

図２は本実施形態におけるＤＳＡ、ハイフィックス、及びテストヘッドの断面図である。

ハイフィックス２０は、テストヘッド３２の上に着脱可能に装着されている。ＤＳＡ１０は、テストヘッド３２に装着されたハイフィックス２０の上に着脱可能に装着されている。

本実施形態におけるＤＳＡ１０は、ソケット１１と、ソケットボード１２と、ソケットガイド１３と、コネクタ１４と、電源用小型モジュール（以下、単にＰＲＭ（ＰｏｗｅｒＲｅｇｕｌａｔｉｏｎＭｏｄｕｌｅ）とも称す）５０を有している。なお、本実施形態におけるＰＲＭ５０が本発明における「電源モジュール」の一例に相当する。

ソケット１１は、ＤＵＴ９０の端子と接触する多数のコンタクタを有しており、上述のように、ハンドラ４０によってＤＵＴ９０がこのソケット１１に押し付けられることで、ＤＵＴ９０の端子とコンタクタとが電気的に接続される。なお、コンタクタの具体例としては、例えば、ポゴピンや異方導電性フィルム等を例示することができる。

ソケットボード１２は、パッドを含む配線パターンを有するプリント配線板であり、一方の主面（図２における上面）にソケット１１が実装されている。

また、ソケットボード１２の上面には、ＤＵＴ９０をソケット１１に対して位置決めするためのソケットガイド１３が取り付けられている。ソケットガイド１３は、例えばステンレス等で構成されており、ボルトによって、ソケットボード１２に固定されている。

一方、ソケットボード１２の他方の主面（図２における下面）には、コネクタ１４が実装されている。コネクタ１４が、ハイフィックス２０のコネクタ２１と嵌合することで、ＤＳＡ１０はハイフィックス２０と電気的に接続される。

ハイフィックス２０は、コネクタ１４と嵌合するコネクタ２１を上部に有している。コネクタ２１は、特に図示しない枠体を介してスペーシングフレーム２２に支持されており、スペーシングフレーム２２は、若干の上下動が可能なスペース柱２３を介して、中継ボード２４に支持されている。

中継ボード２４の下面には、コネクタ２５が実装されており、コネクタ２５は、ケーブル２６を介して、上述のコネクタ２１と電気的に接続されている。コネクタ２５は、テストヘッド３２の上部に設けられたコネクタ３５と嵌合可能となっており、コネクタ２５とコネクタ３５とが嵌合することで、ハイフィックス２０がテストヘッド３２に電気的に接続される。なお、コネクタ３５は、特に図示しないケーブル等を介して、試験モジュール３４（図１参照）に電気的に接続されている。

ここで、テスタ３０に含まれるデバイス電源（以下、単にＤＰＳ（ＤｅｖｉｃｅＰｏｗｅｒＳｏｕｒｃｅ）とも称す）からＰＲＭ５０を介してＤＵＴ９０に印加される電圧の電圧変動（負荷応答特性）について、図３を用いて説明する。図３は、ＤＰＳからＰＲＭ５０に入力される入力電圧（Ｖｉｎ）の特性と、ＤＵＴ９０に流れる電流（Ｉｄ）の特性を示すグラフである。ＤＰＳからＰＲＭ５０に入力される入力電圧（Ｖｉｎ）は、予め決まられた設定電圧に設定されており、ＰＲＭ５０及びＤＵＴ９０が安定している場合には、入力電圧（Ｖｉｎ）は設定電圧（Ｖｃ）で定常状態になる。ＤＵＴ９０が過渡的に動作する時には、ＤＵＴ９０に急激な電流が流れる。ＤＵＴ９０に過渡的な電流が流れると、ＤＰＳ８０の入力電圧（Ｖｉｎ）が一時的に下がる。図３に示すように、ＤＵＴ９０が時間ｔ１で動作した場合には、ＤＵＴ９０の電流（Ｉｄ）が高くなる。時間ｔ１で電流が変化（ΔＩ）すると、ＤＰＳの入力電圧（Ｖｉｎ）は、電圧降下（ΔＶ：ＤＵＴ９０動作時に降下する入力電圧の変動幅）分、低下する。その後、入力電圧（Ｖｉｎ）が設定電圧に復帰するまでには時間を要する。そして、このような応答性が、いわゆる負荷応答特性であって、負荷応答特性は、ＤＰＳからＤＵＴ９０までの接続回路に含まれる容量成分等により影響される。電圧変化（ΔＶ）は、ＤＵＴ９０の電流（Ｉｄ）が低くなる時にも発生し、図３に示すように、時間ｔ２で電流が変化（ΔＩ）すると、ＤＰＳの入力電圧（Ｖｉｎ）は、電圧変化（ΔＶ）分、上昇する。そして、ＤＵＴ９０の動作に伴い、入力電圧（Ｖｉｎ）が設定電圧（Ｖｃ）から変化し、設定電圧（Ｖｃ）に復帰するまでの時間が長いほど、負荷応答特性が悪くなる。

ところで、メモリＩＣの高速化に伴い、デバイスの低電圧化と大電流化が進んでいる。このようなデバイスをテストするには、一層の負荷応答特性の向上が求められる。

負荷応答特性を改善するためには、ＤＰＳとＤＵＴ９０の間に接続されるコンデンサの容量を増やすことで、ＤＵＴ９０の動作に伴う入力電圧（Ｖ_ｉｎ）の電圧変化を抑制することが考えられる。しかしながら、時定数が大きくなるため負荷応答特性は大きく改善できない。また、実装面積には限りがあるため、コンデンサの数を多くするには限界がある。

負荷応答特性を改善するための別の方法として、デバイスボード上でＤＰＳの並列接続数を増やすことが考えられる。しかしながら、ＤＰＳのチャネル数に制限があり、またチャネル数を増やした場合には同時に測定できるデバイス数を減らすことになる。そこで、本実施形態では、負荷応答特性を改善するために、ＤＰＳとＤＵＴ９０の間に、ＰＲＭ５０を接続している。

ＰＲＭ５０の回路構成について、図４を用いて説明する。図４は、ＰＲＭ５０、ＤＰＳ８０、及びＤＵＴ９０のブロック図である。ＤＰＳ８０は、メインフレーム３１（図１を参照）に収容されている。なお、ＰＲＭ５０とＤＰＳ８０との間は、ケーブル３３及び試験モジュール３４等を介して電気的に接続されているが、図４に示すブロック図では、図示を省略している。

ＤＰＳ８０は、Ｆｏｒｃｅ端子、Ｓｅｎｃｅ端子、ＧＮＤ端子を有している、ＤＰＳ８０は、Ｆｏｒｃｅ端子からＰＲＭ５０に入力される入力電圧（Ｖｉｎ）を所定の設定電圧（Ｖｃ）に設定している。ＤＰＳ８０のＳｅｎｃｅ端子には、後述するように、入力電圧から所定の電圧降下（ΔＶ）分、降下させた電圧（Ｖｉｎ‐ΔＶ）が入力される。ＤＰＳ８０は、Ｓｅｎｃｅ端子から入力される電圧（Ｖｉｎ‐ΔＶ）を検知している。ＤＵＴ９０の動作時に、電圧降下が発生し、Ｓｅｎｃｅ端子から入力される電圧が、設定電圧に対して、電圧降下（ΔＶ）分、降下させた電圧よりも低くなった場合には、ＤＰＳ８０は、Ｆｏｒｃｅ端子の電圧を高くし、入力電圧（Ｖｉｎ）を維持するように電圧制御を行う。つまり、ＤＰＳ８０は、Ｆｏｒｃｅ端子とＳｅｎｃｅ端子との間で、所定の電圧降下（ΔＶ）分の電圧差を保った状態で、ＤＰＳ８０からＰＲＭ５０に設定電圧を印加するように、電圧制御を行う。

ＰＲＭ５０は、負荷応答特性を高めるための回路構成を有しており、電源ライン５１、グランドライン５２、基準電圧生成回路５３、平滑回路５４、電圧制御回路５５、フィードバックライン５６、平滑用コンデンサ５７、５８を備えている。

電源ライン５１は、ＤＰＳ８０のＦｏｒｃｅ端子から入力される電圧を、半導体スイッチング素子５５аを介して、ＤＵＴ９０に印加するための電源用配線であって、グランドライン５２と対になり、ＤＰＳ８０から入力される電圧を、ＤＵＴ９０に出力する。電源ライン５１は、ＤＰＳ８０とＤＵＴ９０との間を接続する一対の配線のうち、高電位側の配線である。

グランドライン５２は、グランドをとるための配線であり、電源ライン５１と対となる。グランドライン５２は、ＤＰＳ８０とＤＵＴ９０との間を接続する一対の配線のうち、低電位側の配線である。

基準電圧生成回路５３は、入力電圧（Ｖｉｎ）に対して、電圧降下（ΔＶ）分、低い基準電圧を生成ための回路であって、ダイオード５３а、抵抗Ｒ１、Ｒ２、Ｒ３を有している。抵抗Ｒ１、Ｒ２、Ｒ３は直列に接続されている。抵抗Ｒ１、Ｒ２、Ｒ３の直列回路の一端は、電源ライン５１に接続されており、他端は、所定の基準電位（例えば－５Ｖ）に接続されている。ダイオード５３аのアノードは、抵抗Ｒ２と抵抗Ｒ３とを接続する接続点に接続されており、ダイオード５３аのカソードは、電源ライン５１に接続されている。抵抗Ｒ１と抵抗Ｒ２とを接続する接続点は、平滑回路５４を介して、電圧制御回路５５に接続されている。抵抗Ｒ１の抵抗値は、電流導通時に、所定の電圧降下（ΔＶ）が生ずるような抵抗値に設定されている。すなわち、抵抗Ｒ１と抵抗Ｒ２とを接続する接続点には、入力電圧（Ｖｉｎ）に対して、電圧降下（ΔＶ）分、低い電圧が印加され、この基準電圧が、電圧制御回路５５に含まれる差動増幅回路５５ｂの反転端子に入力され、差動増幅回路５５ｂの参照電圧となる。なお、基準電圧生成回路５３は、基準電圧を生成するために、別途電圧源を有してもよい。

平滑回路５４は、基準電圧生成回路５３と電圧制御回路５５との間に接続されており、基準電圧生成回路５３で生成された基準電圧を平滑し、電圧制御回路５５に出力する。平滑回路５４は、抵抗Ｒ_４とコンデンサＣ_１を有したＲＣフィルタで構成されている。抵抗Ｒ_４は、抵抗Ｒ_１と抵抗Ｒ_２との接続点と、電圧制御回路５５との間に接続されている。コンデンサＣ_１の一端は抵抗Ｒ_４に接続されており、コンデンサＣ_１の他端はグランドライン５２に接続されている。なお、平滑回路５４は、ＲＣフィルタに限らず、例えばＬＣフィルタなど他のフィルタでもよい。

電圧制御回路５５は、電源ライン５１に接続されており、半導体スイッチング素子５５аと差動増幅回路（オペアンプ）５５ｂを有している。電圧制御回路５５は、ＤＰＳ８０の設定電圧（すなわち、Ｆｏｒｃｅ端子からＰＲＭ５０に入力される電圧（Ｖ_ｉｎ））に対して電圧を降下させて、かつ、降下電圧の大きさを調整する機能を有している。半導体スイッチング素子５５аは、ＰチャネルのＭＯＳＦＥＴで構成されている。半導体スイッチング素子５５аの高電位側端子（ソース端子）は、ＰＲＭ５０の入力側に接続されており、半導体スイッチング素子５５аの低電位側端子（ドレイン端子）は、ＰＲＭ５０の出力側に接続されている。半導体スイッチング素子５５аの制御端子は差動増幅回路５５ｂに接続されている。差動増幅回路５５ｂの非反転端子は、ＰＲＭ５０の出力とＤＵＴ９０との間で、電源ライン５１に接続されている。差動増幅回路５５ｂの反転端子は、平滑回路５４を介して、基準電圧生成回路５３に接続されている。

半導体スイッチング素子５５аの制御端子（ゲート端子）に入力される電圧（ゲート電圧）は、差動増幅回路５５ｂの出力で調整され、差動増幅回路５５ｂの出力によりソース‐ドレイン間の降下電圧が調整される。ＤＵＴ９０の定常動作時、又は、ＤＵＴ９０が動作していない時など、いわゆる定常状態では、ソース‐ドレイン間の降下電圧はΔＶとなる。つまり、定常状態では、半導体スイッチング素子５５аは、ソース‐ドレイン間に、降下電圧（ΔＶ）を与える。一方、ＤＵＴ９０が動作した時など負荷変動状態（過渡状態）で、ＰＲＭ５０からＤＵＴ９０に出力される出力電圧（Ｖ_ｏｕｔ）が、設定電圧と所定の降下電圧で決まる電圧（Ｖ_ｉｎ－ΔＶ）、すなわちＳｅｎｃｅ端子に入力される電圧よりも低くなった場合には、ソース‐ドレイン間の降下電圧はΔＶよりも小さくなる。つまり、過渡状態では、半導体スイッチング素子５５аは、ソース‐ドレイン間に、降下電圧（ΔＶ）より低い降下電圧を与える。

定常状態では、差動増幅回路５５ｂの非反転端子に入力される電圧（Ｖ_ｏｕｔ）と差動増幅回路５５ｂの反転端子に入力される電圧（Ｖ_ｒ）は、共に、Ｖ_ｉｎ－ΔＶとなる。そして、差動増幅回路５５ｂは、非反転端子に入力される電圧（Ｖ_ｏｕｔ）と反転端子に入力される電圧（Ｖ_ｒ）との間で、電圧差がない場合には、ソース‐ドレイン間の降下電圧がΔＶとなるように、制御電圧（ゲート電圧）を出力する。一方、負荷変動状態で、出力電圧（Ｖ_ｏｕｔ）が変化し、非反転端子に入力される電圧（Ｖ_ｏｕｔ）と反転端子に入力される電圧（Ｖ_ｒ）との間で電圧差が生じた場合には、差動増幅回路５５ｂは、電圧差の大きさに応じて制御電圧（ゲート電圧）を調整し、ソース‐ドレイン間の降下電圧をΔＶよりも小さくする。これにより、半導体スイッチング素子５５аのドレイン端子からＤＵＴ９０に出力される電圧（Ｖ_ｏｕｔ）の低下が抑制される。なお、差動増幅回路５５ｂは、動作用の電源をＤＰＳ８０から別途得ている。

フィードバックライン５６は、入力電圧（Ｖ_ｉｎ）に対して、所定の降下電圧（ΔＶ）分、降下させた電圧を、ＤＰＳ８０のＳｅｎｃｅ端子にフィードバックする配線である。フィードバックライン５６の一端は、基準電圧生成回路５３に含まれる抵抗Ｒ_１と抵抗Ｒ_２との接続点と、電圧制御回路５５に含まれる差動増幅回路５５ｂの反転端子との間を接続する配線に接続されている。また、フィードバックライン５６の一端は、抵抗Ｒ_１と抵抗Ｒ_２とを接続する接続点と平滑回路５４との間に接続されている。フィードバックライン５６の他端は、ＤＰＳ８０のＳｅｎｃｅ端子に接続されている。基準電圧生成回路５３で生成された、抵抗Ｒ_１と抵抗Ｒ_２との接続点の電圧（基準電圧：Ｖ_ｉｎ－ΔＶ）は、フィードバックライン５６により、ＤＰＳ８０のＳｅｎｃｅ端子にフィードバックしている。

コンデンサ５７は、平滑用のコンデンサであり、ＰＲＭ５０の入力側に接続されている。コンデンサ５８は、平滑用のコンデンサであり、ＰＲＭ５０の出力側に接続されている。コンデンサ５７、５８は、電源ライン５１とグランドライン５２の間に接続されている。

次に、ＤＰＳ８０とＤＵＴ９０との間に、ＰＲＭ５０を接続しない場合の負荷応答特性（比較例）と、ＰＲＭ５０を接続した場合の負荷応答特性を、図５に示すグラフを用いて説明する。図５のグラフаは比較例の特性を示し、グラフｂは本実施形態の特性を示す。横軸は時間を、縦軸は電圧を表している。図５の例では、ＤＵＴ９０が時間ｔ_１、ｔ_２、ｔ_３、ｔ_４のタイミングで動作したとする。グラフаに示すように、比較例では、負荷変動時（ＤＵＴ９０の動作時）に電圧が過渡的に変化する。一方、グラフｂに示すように、本実施形態では、負荷変動が生じても、電圧が安定して推移している。このように、ＤＰＳ８０とＤＵＴ９０との間に、本実施形態に係るＰＲＭ５０を接続することで、負荷変動を改善できる。

次に、ＤＰＳ８０の電圧を変化させた時に、ＤＵＴ９０から得た出力値のタイミングを計測することで、デバイスの応答特性を評価した。図６Ａ及び図６Ｂは、ＤＰＳ８０の電圧と、ＤＵＴ９０から得た出力値のタイミングを２軸のグラフとしてプロットした測定結果を示しており、いわゆるシュム－プロットである。ＤＰＳ８０の電圧は１Ｖを中心に±０．１Ｖの範囲で変化させている。図６Ａは比較例の評価結果であり、図６Ｂは本実施形態の評価結果である。図６Ａに示すように、ＰＲＭ５０を接続しない場合に、測定テストをパスできた範囲（図の点線で囲う範囲）は狭い。一方、図６Ａに示すように、ＰＲＭ５０を接続しない場合に、測定テストをパスできた範囲（図の点線で囲う範囲）は広範囲になっている。このように、ＤＰＳ８０とＤＵＴ９０との間に、本実施形態に係るＰＲＭ５０を接続することで、負荷変動を改善できる。

以上のように、本実施形態では、電源ライン５１、基準電圧生成回路５３、半導体スイッチング素子５５аを含む電圧制御回路５５、フィードバックライン５６を備えた電源モジュールを、ＤＰＳ８０とＤＵＴ９０との間に接続する。基準電圧生成回路５３は、ＤＰＳ８０から入力される入力電圧（Ｖ_ｉｎ）に対して、降下電圧（ΔＶ）分、降下させた基準電圧（Ｖ_ｒ）を生成する。フィードバックライン５６は、入力電圧（Ｖ_ｉｎ）に対して、所定の降下電圧分（ΔＶ）、降下させた電圧をデバイス電源にフィードバックする。また、電圧制御回路５５は、半導体スイッチング素子の端子間で、降下電圧分（ΔＶ）の電圧差を与えて、ＰＲＭ５０からＤＵＴ９０に出力される出力電圧（Ｖ_ｏｕｔ）と基準電圧（Ｖ_ｒ）との電圧差に応じて、半導体スイッチング素子の制御電圧を制御する。これにより、応答特性を高めることができる。

また本実施形態では、基準電圧生成回路５３と電圧制御回路５５との間に、基準電圧（Ｖ_ｒ）を平滑する平滑回路を接続する。これにより、基準電圧を安定化できる。

また本実施形態では、ＤＰＳ８０からＰＲＭ５０に入力される入力電圧（Ｖ_ｉｎ）が設定電圧（Ｖ_ｃ）以上である場合には、半導体スイッチング素子５５аは、設定電圧（Ｖ_ｃ）に対して所定の降下電圧（ΔＶ）分、降下させた電圧を、出力電圧として出力し、入力電圧（Ｖ_ｉｎ）が設定電圧（Ｖ_ｃ）より低くなった場合には、半導体スイッチング素子は、所定の降下電圧（ΔＶ）分の電圧降下を抑制する。これにより、ＰＲＭ５０の出力電圧を安定化しつつ、応答特性を高めることができる。

なお、本実施形態において、半導体スイッチング素子は必ずしもｐチャネルのＭＯＳＦＥＴに限らず、ｎチャネルのＭＯＳＦＥＴでもよく、またＭＯＳＦＥＴに限らず、他のトランジスタでもよい。また平滑回路５４は必ずしも必要はない。また、基準電圧生成回路５３の回路構成は、図４に示すものに限らない。

なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

１…電子部品試験装置
１０…ＤＳＡ
１１…ソケット
１２…ソケットボード
１３…ソケットガイド
１４…コネクタ
２０…ハイフィックス
２１…コネクタ
２２…スペーシングフレーム
２３…スペース柱
２４…中継ボード
２５…コネクタ
２６…ケーブル
３０…テスタ
３１…メインフレーム
３２…テストヘッド
３３…ケーブル
３４…試験モジュール
３５…コネクタ
４０…ハンドラ
４１…開口
５０…ＰＲＭ
５１…電源ライン
５２…グランドライン
５３…基準電圧生成回路
５４…平滑回路
５５…電圧制御回路
５６…フィードバックライン
５７、５８…コンデンサ
８０…ＤＰＳ
９０…ＤＵＴ

Claims

被試験電子部品と、前記被試験電子部品を試験するための電圧を供給するデバイス電源との間に、電気的に接続される電源モジュールであって、
前記被試験電子部品と前記デバイス電源との間を接続する電源ラインと、
高電位端子、低電位端子、及び制御端子を有し、前記電源ラインに接続される半導体スイッチング素子を含む電圧制御回路と、
前記デバイス電源から前記電源ラインを介して前記高電位端子に入力される入力電圧に対して、所定の降下電圧分、降下させた基準電圧を生成する基準電圧生成回路と、
前記入力電圧に対して、所定の降下電圧分、降下させた電圧を前記デバイス電源にフィードバックするフィードバックラインとを備え、
前記半導体スイッチング素子は、前記高電位端子と前記低電位端子との間で、前記所定の降下電圧の電圧差を与え、
前記電圧制御回路は、前記低電位端子から前記電源ラインを介して前記被試験電子部品に出力される出力電圧と、前記基準電圧との電圧差に応じて、前記制御端子に印加される制御電圧を制御する電源モジュール。
請求項１記載の電源モジュールであって、
前記電圧制御回路は、前記出力電圧と前記基準電圧との電圧差により動作する差動増幅回路を含む電源モジュール。
請求項１又は２記載の電源モジュールであって、
前記基準電圧生成回路と前記電圧制御回路との間に接続され、前記基準電圧を平滑する平滑回路を有する電源モジュール。
請求項１～３のいずれか一項に記載の電源モジュールであって、
前記デバイス電源から前記高電位端子に印加される電圧は、所定の設定電圧に設定されており、
前記半導体スイッチング素子は、
前記入力電圧が前記設定電圧以上である場合には、前記半導体スイッチング素子は、前記設定電圧に対して前記所定の降下電圧分、降下させた電圧を、前記出力電圧として出力し、
前記入力電圧が前記設定電圧より低くなった場合には、前記半導体スイッチング素子は、前記所定の降下電圧分の電圧降下を抑制する電源モジュール。