JP3842228B2 - 半導体集積回路装置と設計自動化装置及び方法並びにプログラム - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特にテスト容易化設計技術を取り入れた半導体集積回路装置及び設計自動化方法並びにプログラムに関する。
【0002】
【従来の技術】
テスト容易化設計の1手法をなすバウンダリスキャン(JTAG)は、1990年に、IEEE std 1149.1-1990 Standard Test Access Port and Boundary-Scan Architectureとして規格化されており、主にLSI間の配線接続チェックを行うことを目的としたテスト方法である。
【0003】
図8は、典型的なバウンダリスキャン回路の概略構成を示す図である(例えば非特許文献1参照)。バウンダリスキャンレジスタは、シリアル入力端子SIと信号入力PIを入力とし、Shift_DR命令(信号S)でSIを選択するマルチプレクサM1と、マルチプレクサM1の出力をシフトクロックでサンプルしSOとして出力するフリップフロップF1と、フリップフロップF1の出力をアップデートクロック(Update_DR)でサンプルして出力するフリップフロップF2と、フリップフロップF2の出力とPIとを入力しモード信号Modeに基づき、一方を端子POに出力するマルチプレクサM2と、を備えている。入力セルの場合、端子PIは入力ピン、端子POは内部回路に接続され、出力セルの場合、端子P1は内部回路、端子POは出力ピンに接続される。また入出力セルでは、図8に示したものを2つ用意しておき、入力と出力に応じて切り替える構成等が用いられる。なお、シリアル入力端子SIは、TDI(テストデータ入力)または前段のバウンダリスキャン回路の出力TDO(テストデータ出力)である。
【0004】
【非特許文献1】
坂巻 佳壽美 著、「JTAGテストの基礎と応用」、第24頁、図2−2、CQ出版社、1998年12月1日
【0005】
バウンダリスキャンテストは、ボードテスタより被試験ボード上のバウンダリスキャン対応デバイス内部のシフトレジスタを順走査接続するようにテスト・データの入出力を行うことでボードテストを行う。ボードテスタからのTDI信号はバウンダリスキャン対応デバイスのTDIピンに接続され、このデバイスのTDOピンから出力され、次段のバウンダリスキャンデバイスのTDIピンに接続され、順番にボード上の全てのバウンダリスキャン対応デバイスを接続し、最後のデバイスからのTDOピンは、ボードテスタのTDOに接続される。ボードテスタからのTCK、TMS信号は、バス状に、全てのバウンダリスキャンデバイスに接続される。バウンダリスキャン対応デバイスは、外部I/Oピンと内部ロジックとの間にバウンダリスキャンレジスタ(図8参照)が配置され、バウンダリスキャンレジスタは、TDIピンとTDOピン間でスキャンチェーンを構成する。なお、バウンダリスキャン対応デバイスは、LSI内のバウンダリスキャン制御回路とLSI外部を接続する外部制御端子として、TCK(テストクロック入力端子)、TMS(テストモードセレクト入力端子)、TDI(テストデータ入力端子)、TDO(テストデータ出力端子)、TRST(テストリセット端子)を有し、TCK、TMS信号等により制御され、バウンダリ・スキャン回路へのテスト命令やデータの流れをコントロールするステート・マシンであるTAP(テストアクセスポート)コントローラ、TDI端子よりロードされインストラクションコードを保持するインストラクションレジスタ、インストラクションレジスタにロードされたインストラクションからテスト制御信号を生成するインストラクションデコーダを備え、TDI端子、TDO端子に接続されるデータレジスタとして、バウンダリスキャンレジスタ、バイパスレジスタ、ユーザ定義レジスタを有する。
【0006】
図9は、ASIC(application specific IC)デバイスにおけるレイアウトの従来の典型的な一例を、I/Oセルに着目して示した模式図である。図9に示す例では、チップ1の周辺領域において、外部ピンと内部エリア10の間のI/Oセルの配置領域(I/O領域という)に、3種のバッファA、B、Cが配置されており、これらのバッファ11、12、13はいずれもバウンダリスキャンレジスタを含むバウンダリスキャンセル構成とされている。4隅には、デバイス内のテスト制御回路をなすコーナーセル14が設けられており、それぞれのバッファ24は、テスト用の信号を伝播するための配線31、32、33を駆動している。配線31、32、33は、チップ周辺のI/Oセル領域を、複数のI/Oセルにまたがって配線されるグローバル配線であり、基板上層の金属配線層に配線され、スルーホール、コンタクトを介して、I/Oセル内のバウンダリスキャン回路21、22等を構成する素子のゲート電極、又はドレイン端子等に接続される。
【0007】
図9に示したチップの動作の概略を説明すると、ノーマル動作時には、I/Oセルは、入力ピンに印加された信号を受けて内部回路に供給するか、内部回路からの信号を受けて出力ピンから出力するか、あるいは、入出力共通のI/Oピンから信号の入力及び出力を行う、バッファ回路として動作する。
【0008】
テスト時には、デバイスのピンは、内部回路から分離され、テスト信号がバウンダリスキャンレジスタに与えられる。各バウンダリスキャンレジスタはシフトレジスタをなし、図示されないTDI端子からの信号を図示されないTDO端子に出力する。図9に示す例では、各I/Oセルはバウンダリスキャンテスト用の制御回路21、22等をセル内に備えた構成とされており、グローバル配線駆動用のバッファ23を備えたセルもある。
【0009】
なお、バウンダリスキャンレジスタを通るテストネットのファンアウト調整として、I/Oセル配置後、内部ロジック回路などの配置前に、I/Oセル近傍の空き領域に、I/O接続バウンダリスキャンレジスタを優先的に配置し、I/O接続バウンダリスキャンレジスタ同士の中間点またはその中間点により近い側のチップ辺によせて出力I/O制御バウンダリスキャンレジスタを配置し、その後、他の回路を構成するセルの配置・配線パタン作成前に、テスト制御回路につながるバウンダリレジスタに対するテストネット中にバッファセルを配置することで、テスト制御回路とバウンダリスキャンレジスタとの間のファンアウト調整を最小限のバッファの挿入で行うようにした方法が知られている(特許文献1)。この従来の方法と相違して、後の説明でも明らかとされるように、本発明は、I/O領域の空きセルにバッファを挿入するものである。
【0010】
【特許文献1】
特開2002−26129号公報(第4頁、第2図)
【0011】
信号伝播回路の遅延時間をインバータ又はバッファのサイズ及び挿入段数をそれぞれ独立に決定することで、最適な回路構成を一意的に定めることができ、遅延時間が最小となる最適な設計が容易にできる信号伝播回路の設計方法が知られている(例えば特許文献2参照)。
【0012】
【特許文献2】
特開2001−290854号公報(第3乃至第4頁、第2図、第4図)
【0013】
【発明が解決しようとする課題】
図9に示した構成の場合、チップのコーナー部等にテスト回路を配置し、当該回路からI/Oセルへテスト信号を供給している。
【0014】
しかしながら、チップサイズが大きくなると、配線長が長くなり、配線抵抗、浮遊容量等により、テスト信号の遅延が増大し、遠端側での波形鈍りの程度も増大する。この結果、テストの精度、信頼性の点で問題となる。
【0015】
さらに、図9に示した構成の場合、コーナーに位置するテスト回路からテスト信号を分配する構成とされているため、遅延調整を行うことができない。
【0016】
したがって、本発明の目的は、チップ周辺に沿って配線されるテスト信号の遅延の増大、波形鈍りの劣化を抑止低減するとともに、遅延調整を可能とし、ASIC(application specific IC)等に適用して好適な半導体集積回路装置とその設計方法及び装置並びにプログラムを提供することにある。
【0017】
【課題を解決するための手段】
前記目的を達成する本発明の1つの側面(アスペクト)の半導体集積回路によれば、外部ピンに接続するI/Oセルを配置するための領域(「I/O領域」という)をチップ周辺部に有し、複数の前記I/Oセルに対してテスト用の信号を伝播するための配線が前記I/O領域を複数の前記I/Oセルにわたって前記I/Oセルの配列方向に沿って設けられており、前記I/O領域の前記配線が通る空きセルのうちの少なくとも1つが、前記テスト用の信号の伝搬経路を構成し、前記テスト用の信号を入力して駆動出力するリピータ回路を備えていることを特徴とする。
【0018】
本発明においては、前記I/O領域において、1つ又は複数セル分の空きがある場合、予め用意されており電気的特性に関して互いに異なる複数種のリピータ回路の中から、少なくとも予め定められた信号の遅延条件を満たす特性を有する最適なリピータ回路が、前記空きセルのリピータ回路として、前記1つ又は複数セル分の空きのいずれかに配置される。
【0019】
本発明は、他のアスペクトにおいて、半導体集積回路の設計自動化装置を提供する。本発明の他のアスペクトに係る装置によれば、外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報、I/Oセルのサイズ情報、I/Oセルのテスト端子情報、設計情報を含むテクノロジー情報、I/O領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段と、前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のI/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力する手段と、回路シミュレータと、前記サブネットについて少なくとも配線抵抗と容量の情報を算出して前記回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段と、前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置する手段と、を備えている。
【0020】
本発明においては、前記リピータ回路を決定する手段は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する手段を備えた構成としてもよい。
【0021】
本発明の他のアスペクトに係る方法によれば、外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報、I/Oセルのサイズ情報、I/Oセルのテスト端子情報、設計情報を含むテクノロジー情報、I/O領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータによる半導体集積回路の設計自動化方法であって、前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、I/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力するステップと、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定するステップと、
前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置するステップと、を含む、ことを特徴とする。
【0022】
本発明に係る方法によれば、前記リピータ回路を決定するステップが、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出するステップと、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御するステップと、を含むようにしてもよい。
【0023】
本発明の他のアスペクトに係るプログラムによれば、外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報、I/Oセルのサイズ情報、I/Oセルのテスト端子情報、設計情報を含むテクノロジー情報、I/O領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータに、
前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、I/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力する第1の処理と、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する第2の処理と、
前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置する第3の処理と、を実行させるプログラムよりなる。
【0024】
【発明の実施の形態】
本発明の実施の形態について説明する。図1は、本発明の一実施の形態に係る半導体集積回路の概略構成を示す図である。図1を参照すると、本実施形態においては、チップ周辺部のI/Oセルが配置されるI/O領域の、I/Oセルが配置されない空きセル領域に、リピータ回路を有する空きセルを適宜配置することを特徴の1つとしている。すなわち、I/O領域の複数のI/Oセルに対してテスト用の信号を伝播するための配線31、32、33が、I/O領域を複数のI/OセルにわたってI/Oセルの配列方向に沿って設けられグローバル配線をなしており、これらの配線31、32、33が通過する空きセルのうち、テスト信号の伝搬経路をなしテスト信号を入力して駆動出力するリピータ回路25を備えた空きセルA16、空きセルB17が適宜設けられている。
【0025】
この実施の形態では、伝搬遅延時間、駆動能力、サイズ等について互いに異なるリピータ回路を有する複数種の空きセルを予め用意しておき、最適な伝搬遅延時間、駆動能力を有するリピータ回路を有する空きセルを選択して配置することで、設計条件を満たすように、遅延調整を行うことができ、テストの信頼性、精度を向上させることができる。
【0026】
図1の空きセルC15は、リピータを有しない通過セル(すなわちグローバル配線31、32、33がそのまま通過する空きセル)である。図1において、I/O領域のテスト信号31、32、33が通過する空きエリアに、最適なリピータ回路25を備えた空きセル16、17を配置した以外の構成は、基本的に、図9に示したものと同様である。図1のバッファ(I/Oセル)11、12、13において、バッファ内の21、22は、図9と同様、バウンダリスキャンレジスタ等のテスト制御回路、素子を模式的に示しているが、後述する実施例のように、バウンダリスキャンレジスタと、スキャンパステスト用のフリップフロップを1つのI/Oセル内に備えた構成としてもよい。この場合、21、22は、バウンダリスキャンレジスタと、スキャンパステスト用のフリップフロップをそれぞれ表している。
【0027】
本発明の他のアスペクトに係る装置の実施の形態は、CAD(Computer Aided Design:計算機支援型設計)装置あるいはEDA(Electronic Design Automation:電子設計自動化)装置を提供するものであり、外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報(201)、I/Oセルのサイズ情報(202)、I/Oセルのテスト端子情報(203)、設計情報を含むテクノロジー情報(206)、I/O領域の空きセルに配置されるリピータ回路の情報(207)をそれぞれ格納したファイル群と、これらのファイル群より、I/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、I/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力する手段(204)と、SPICE等の線形回路シミュレータと、前記サブネットについて少なくとも配線抵抗(R)と容量(C)の情報を算出して線形回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段(208)と、前記決定されたリピータ回路を含む空きセルをI/O領域に配置する手段(210)とを備えている。前記リピータ回路を決定する手段(208)は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索する制御を行う。これらの手段は、好ましくは、CAD装置(DA装置)を構成するEWS(エンジニアリングワークステーション)等のコンピュータ上で実行されるプログラムによりその機能・処理が実現される。
【0028】
【実施例】
上記した実施の形態についてさらに具体的且つ詳細に説明すべく、本発明の一実施例について図面を参照して説明する。図2は、本発明の一実施例のチップの配置の概略を示す図である。本実施例においては、バウンダリスキャン回路等のテスト回路は、各I/Oセルごとに予め埋め込まれており、デバイス設計時に、これらのI/Oセルを配置することで、テストネットは、自動配線ツールにより配線接続が行われる構成とされている。
【0029】
図2を参照すると、チップ1周辺のI/O領域40には、I/Oセルとして、入力ピン51と接続する入力バッファ11、出力ピン52と接続する出力バッファ12が設けられており、電源端子(VDD)53と接続する電源ブロック(セル)18、及び、グランド(GND)端子54と接続するGNDブロック19が設けられており、さらに、チップコーナ部には、テスト制御回路をなすコーナーセル14が設けられている。また、チップ1には、図示されない、バウンダリスキャン端子(TDI、TMS、TCK、TDO、TRST)、スキャンパステスト端子(SIN、SCK、SOT)が設けられている。I/O領域40のI/Oセル、電源ブロック、GNDブロック等のセルが設けらない空きエリアには、テストネットの信号遅延を補償するためのリピータ回路を有する空きセル16が設けられている。
【0030】
テスト制御信号SC1、SC2、SCN、SMC2、SFDR、CLKDR、MODE1等の信号配線(テストネット)30は、コーナーセル14から、I/O領域40をチップの辺に沿って複数のI/Oセルにまたがって設けられるグローバル配線であり、I/Oセルの配置、空きセルの配置が決定されると、端子情報、配置情報に基づき、配線ツールにより自動でI/Oセルのテスト端子と結線される。
【0031】
テストネットが通過する空きセルに適宜配置されるリピータ回路は、信号を受信する初段のインバータと、初段のインバータの出力を入力し出力段をなすインバータ(偶数段のインバータ)からなる。CMOSインバータを偶数段カスケード接続して構成されるリピータ回路として、出力段の電流駆動能力(トランジスタのゲート幅/ゲート長の比(W/L比)等)、及び伝搬遅延時間(tpd)等に関して複数種のタイプが設けられており、必要な伝搬遅延時間、出力段の駆動能力に関する条件を満たす最適な回路が自動で選択される。かかる構成も、本発明の特徴の1つをなしている。
【0032】
図3は、図2のコーナーセル14Aの構成の一例の概略を説明するための図である。コーナーセル14Aは、内部回路のスキャンパステスト用のシリアル入力SINとシリアル出力SOUT、及び、バウンダリスキャンテストに用いられるシリアル入力BSINとシリアル出力BSOUTを有し、さらにI/Oセル、空きセル群に対して、クロック(2相スキャンクロック)SC1、SC2、制御信号SCM2、SB、RB、SCN、Shift_DR(SFDR)、シフトクロックCLKDR、Updata_DR(UPDR)、モード信号MODE等が供給される。またテスト信号TCK、TDI、TDO、TMS、TRSTは、内部回路のテスト制御回路10−1の端子に接続される。なお、図2及び図3において、テスト制御信号は、その一部を例示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【0033】
図4は、図2の入力バッファ11の構成の一例を示す図である。バウンダリスキャンレジスタ111は、パラレル入力信号PINと、シリアル入力信号BSINと、シフトデータレジスタ(Shift_DR)信号SFDR、シフトクロック信号CLKDRを入力し、シリアル出力BSOUTを出力する。出力BSOUTは、次のセルのBSINに供給されるか、デバイス内のスキャンチェーンの最終段のセルの場合、デバイスのTDOピンから出力される。スキャンフリップフロップ回路112は、入力ピンからのデータDIN(図示されない入力バッファの出力)を入力するデータ端子Dと、データ端子Dの信号をその立ち上がりエッジでサンプルするサンプリングクロックを入力するクロック端子Cと、正転出力端子Qと、2相のスキャンクロックSC1、SC2と、シリアル入力端子SINと、シリアル出力端子SOUTと、リセット端子RBと、セット端子SBを有する公知のスキャンフリップフロップ回路よりなる。なお、論理回路114は、テスト制御信号をなすSBとSMC2を受け、例えばSBがlowレベル、SMC2がhighレベルのとき、スキャンフリップフロップ回路112のセット端子SBを活性化してその出力を論理1にセットする制御を行う。論理回路116は、テスト制御信号をなすRBとSMC2を受け、RBがlowレベル、SMC2がhighレベルのとき、スキャンフリップフロップ回路112のリセット端子RBを活性化してその出力を論理0にリセットする制御を行う。回路114、116は、端子SETBがlowレベルのとき出力端子Sをlowレベルとし、端子SMC2がlowレベルのとき出力端子SをhighレベルとするSRフリップフロップで構成してもよい。また、回路115は、端子SCNがアクティブのとき、ノーマルのクロック信号CLKをスキャンフリップフロップ回路112のクロック端子Cに供給する構成とされる。
【0034】
図4に示した入力バッファの動作の概略を説明する。ノーマル動作時には、データ信号DIN(入力ピンからの入力データ)は、スキャンフリップフロップ回路112にてクロック信号CLKの立ち上がりエッジでサンプルされ、バッファ113からDOUTとして対応する内部回路に出力される。スキャンパステスト時には(SCN=lowレベルのとき)、クロックCLKは、回路115によってマスクされ、スキャンフリップフロップ回路112のクロック端子Cには供給されず、スキャンフリップフロップ回路112は、シリアル入力SINをスキャンクロックCK1、CK2によってラッチし、シリアル出力SOUTに出力する。また、バウンダリスキャンテスト時には、図示されないTAPコントローラの制御を受け、バウンダリスキャンレジスタ111は、信号BSINを入力し、BSOUTとして出力する。
【0035】
なお、図4に示した回路の一変形例として、データ入力DINをスキャンフリップフロップ回路112に通さずに、直接、バッファ113からDOUTとして出力し、シリアル入力SINを、別のバッファからSOUTとして出力するようにしてもよい。この場合、回路114、116のSMC2端子はlow固定、回路115のSCN端子はlow固定、スキャンフリップフロップ回路112のD端子、SC1、SC2端子がいずれもlow固定とされる。
【0036】
図5は、図2の出力バッファ12の構成の一例を示す図である。バウンダリスキャンレジスタ121は、パラレル入力信号PIN(内部回路からのデータ入力DIN)と、シリアル入力信号BSINと、シフトデータレジスタ(Shift_DR)信号SFDR、シフトクロック信号CLKDRを入力し、シリアル出力BSOUTを出力し、またパラレル出力端子POから、マルチプレクサ(図8のM2)で選択されたデータを出力する。出力BSOUTは、次のセルのBSINに供給されるか、デバイス内のスキャンチェーンの最終段のセルの場合、デバイスのTDOピンから出力される。スキャンフリップフロップ回路122は、内部回路からのデータDINを入力するデータ端子Dと、データ端子Dの信号をその立ち上がりエッジでサンプルするサンプリングクロックを入力するクロック端子Cと、正転出力端子Qと、2相のスキャンクロックSC1、SC2と、シリアル入力端子SINと、シリアル出力端子SOUTと、リセット端子RBと、セット端子SBとを有する公知のスキャンフリップフロップ回路よりなる。論理回路124は、テスト制御信号をなすSBとSMC2を受け、SBがlowレベル、SMC2がhighレベルのとき、スキャンフリップフロップ回路122のセット端子SBを活性化し出力を論理1にセットする制御を行う。論理回路126は、テスト制御信号をなすRBとSMC2を受け、RBがlowレベル、SMC2がhighレベルのとき、スキャンフリップフロップ回路122のリセット端子RBを活性化してその出力を論理0にリセットする制御を行う。回路124、126は、端子SETBがlowレベルのとき、出力端子Sをlowレベルとし、端子SMC2がlowレベルのとき出力端子SをhighレベルとするSRフリップフロップで構成してもよい。また、回路125は、SCN信号がアクティブのとき、ノーマルのクロック信号CLKをスキャンフリップフロップ回路122のクロック端子に供給する構成とされる。マルチプレクサ123は、スキャンフリップフロップ回路122のデータ出力Q(パラレル出力)と、バウンダリスキャンレジスタ121のパラレル出力POを入力し、モード信号MODEが論理0のとき、スキャンフリップフロップ回路122のデータ出力QをDOUTとして出力し、モード信号MODEが論理1のとき、バウンダリスキャンレジスタ121のパラレル出力POをDOUTとして出力する。
【0037】
図5に示した出力バッファの動作の概略を説明する。ノーマル時、データDINはスキャンフリップフロップ回路122でラッチされ、DOUTとして出力される。スキャンパステスト時、スキャンフリップフロップ回路は、シリアル入力SINをスキャンクロックSC1、SC2によって制御されるマスタースレーブラッチ回路でサンプルし、シリアル出力SOUTを出力する。またバウンダリスキャンテスト時、図示されないTAPコントローラの制御をうけて、BSINをBSOUTとして出力する。モード信号MODEが論理1のとき、バウンダリスキャンレジスタのフリップフロップF2(図8参照)が、DOUTとして出力される。
【0038】
なお、図5に示した回路の変形例として、データ入力DINをスキャンフリップフロップ回路122に通さず直接DOUTとして出力し、シリアル入力SINをバッファからシリアル出力SOUTとして出力するようにしてもよい。この場合、回路124、126のSMC2端子はlow固定、回路125のSCN端子はlow固定、スキャンフリップフロップ回路122のD端子、SC1、SC2端子はいずれもlow固定とされる。
【0039】
なお、図4、図5にそれぞれ示した入力バッファ及び出力バッファの構成のさらなる変形として、入力ピン(ユーザピン)からの入力データDINと、出力ピン(ユーザピン)への出力データDOUTを、内部回路のテスト信号の入力、出力用に用いるように、テスト制御信号、切り替え制御回路を備えた構成としてもよい。
【0040】
上記したような入力バッファ、出力バッファのほか、入出力バッファ等のバッファの複数種のI/Oセルについて、セルサイズ、テスト端子情報が登録されており、デバイスの設計仕様にしたがって、種別を選択し、I/O領域に配置するだけで、SC1、SC2、SB、RB、SFDR、UPDDR等のテストネットの接続が行われる。さらに、空きセルが検索され、テスト関連の信号線に対して、最適なリピータ回路が選択され、自動配置・配線される。かかる構成も、本実施例の特徴の1つをなしている。
【0041】
図6は、本発明に係る設計自動化装置(EDAシステム)の処理フローを説明するための図である。
【0042】
図6において、ファイル201は、品種毎のI/Oセルの配置位置情報として、I/O領域のI/Oバッファや電源セル及び空きセルとなっている各セルの配置位置情報を含む。
【0043】
ファイル202は、I/Oセル並びに空きセル、電源ブロックのセルサイズ情報として、各セルのサイズ情報(X、Y情報)を含む。
【0044】
ファイル203は、I/Oセルが保有するテスト端子情報として、I/Oバッファが保有するテスト端子のセル内での配置位置情報及びテスト端子の接続ゲートの入力端子容量や配線容量並びに出力インピーダンス等の情報を含む。
【0045】
ファイル206は、テクノロジー情報として、I/Oセルの品種の電源電圧情報や、各テストネットで許容範囲とされる遅延値や波形鈍り情報を含む。テクノロジー情報としては、半導体製造情報として、レイアウトの層名、層番号、配線幅、配線ピッチの設計規則、容量パラメータ等も格納される。
【0046】
ファイル207は、空きセル(フィルセル)リピータ情報として、空きセル内に予め配置された各ネット毎のリピータの情報(駆動能力、出力インピーダンスやリピータの入力端子容量、配線容量等)を含む。
【0047】
これらのファイルの格納情報は、セルライブラリの情報として、及び、当該デバイスの終了済みの設計工程により、予め記憶装置にそれぞれ記憶されている。
【0048】
サブネット配線長算出処理204では、サブネット単位での空きセルの配置を決定する。より詳細には、ファイル201、202、203からI/Oセルの配置位置、セルのサイズ、テスト端子に関する情報を読み出し、各テストネット(SC1、SC2、SCN等の信号配線)について、隣接セル間のサブネットの配線長(配線層と基板間の長さも含む)を算出し、隣接ネット情報をファイル205に出力する。
【0049】
サブネット単位での空きセル配置位置決定処理208では、ファイル206からのテクノロジー情報、ファイル203からI/Oセルのテスト端子情報、ファイル207から空きセルリピータ情報、ファイル205からサブネットの配線長、隣接ネット情報を取得し、ファイル205に格納されているサブネットについてサブネット単位の配線抵抗Rと容量値Cを算出し、当該サブネットを駆動するI/Oセル内のバッファ(図1の23)の出力インピーダンス情報、入力端子容量情報、並びに電源電圧情報を基に、SPICE等の回路シミュレータへ入力するネット情報(ネットリスト情報、解析種別コマンド、プローブ対象ノード、入力波形情報)を自動生成する。このネット情報に基づき、回路シミュレータがシミュレーションを実行して、配線遅延及びサブネット末端での波形鈍りを導出する。
【0050】
回路シミュレーションについて概略を説明すると、例えば図7(上記特許文献2の第2図に基づく)に示すように、あるI/Oセルにおいて、テスト信号の配線を駆動するバッファの出力段をなすCMOSインバータ71が出力抵抗Rout、ドレイン基板間容量Cdsを有し、隣のI/Oセルにおいて信号を受信するレシーバをなすCMOSインバータ72が入力ゲート容量Cinを有し、サブネットの配線73が配線長lintに応じた抵抗Rint*lint、配線容量Cint*lintを有するものとして、シミュレーション対象回路のネットリストを作成する。そして、サブネット配線73を駆動するバッファ71にパルス波形を入力してサブネット遠端部での信号波形の立ち上がり(又は立下り)波形を解析するための過渡解析(transient analysis)を実行する。
【0051】
回路シミュレーションによる過渡解析の結果、サブネット末端(CMOSインバータ72の入力端)での遅延及び波形鈍りが、テクノロジー情報で規定される所定の設計条件を満たす場合、隣接I/Oセルの間に空きセルが存在する場合でも、当該空きセルには、リピータ回路の挿入は行わない。
【0052】
一方、サブネット末端での配線遅延及び波形鈍りが、所定の設計条件の範囲外の場合、サブネット73の分割処理を行い、インバータ2段よりなるリピータ回路を配線73に挿入する。すなわち、隣接I/Oセルの間に、空きセルが存在する場合において、当該空きセルに、空きセルリピータ情報207の中から、1つのリピータ回路を選択して挿入する。そして、挿入されたリピータ回路により分割して生成される分割サブネットに対して、再び、回路シミュレーションを実行し、分割サブネットの配線遅延及び末端での波形鈍りを導出する。例えばもとのサブネットを2つに分割した場合、分割後の第1の分割サブネットにおいて、図7のインバータ72は、リピータ回路の入力段インバータINV1に対応する。また分割後の第2の分割サブネットにおいて、図7のインバータ71は、リピータ回路の出力段インバータINV2に対応する。サブネット配線73は、分割されたサブネットに対応する。
【0053】
分割サブネット毎の回路シミュレーションの結果、分割サブネットに関する配線遅延及び末端での波形鈍りが、所定の設計条件を満たす場合には、選択したリピータ回路の配置を決定する。一方、分割サブネットに関する配線遅延及び末端での波形鈍りが、所定の許容範囲外にある場合には、駆動能力の高い(サイズの大きな)リピータ回路を挿入して、再び、回路シミュレーションによる解析を行う。あるいは、隣接I/Oセルの間に空きセルが、複数個(多数)連続して存在する場合、複数の空きセルに、電流駆動能力が中程度のリピータ回路を分散して配置することで、もとのサブネットをさらに4分割、あるいは8分割し、所望の特性を満たすように調整を行ってもよい。このようにして、設計対象デバイスに対応したテスト信号の遅延調整が自動で行われる。
【0054】
なお、ある距離だけ離間した2点間にバッファを配置し信号を伝搬させる場合、2点間に大きなバッファをただ1つ配置する構成と、2点間に適当なサイズのバッファを複数段に配置する構成がある。前者の場合、遅延時間は減少するが、配線長がある限度を越えると逆に遅延時間が増加する等の欠点がある。後者の場合、バッファのサイズ、配置数を考慮する必要はあるが、遅延時間が最小になる条件が得られ、且つ、信号の遅延調整も容易化する。後者の手法に基づき、信号伝播回路の遅延時間をインバータ又はバッファのサイズ及び挿入段数をそれぞれ独立に決定することで、最適な回路構成を一意的に定めることができ、遅延時間が最小となる最適な設計が容易にできるようにした、上記特許文献2の方法を用いてもよい。この方法を用いると、回路シミュレーションを繰り返し実行することを不要とする。
【0055】
そして、決定した空きセルの配置情報をファイル209に格納し、I/O領域における空きセルの配置処理210を行う。
【0056】
以上により、I/Oセルと空きセルの配置情報をもとにI/O領域の配置情報211が得られる。
【0057】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【0058】
【発明の効果】
以上説明したように、本発明によれば、テスト容易化設計手法を用いて構成されるASIC等の半導体集積回路において、空きセルによるテスト信号の遅延、波形鈍りを解消し、さらに遅延調整を可能とし、テストの信頼性、正確性を向上する、という効果を奏する。
【0059】
また、本発明によれば、設計時、デバイス仕様に基づきI/Oセルを配置するだけで、システム側で、テストネットの接続、リピータの挿入を自動で行うため、テスト容易化設計の実装の設計・開発コストを低減し、少量多品種対応を容易化する、という効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態の構成を説明するための図である。
【図2】本発明の一実施例の構成を説明するための図である。
【図3】図2のコーナーセルとI/O領域に配線されるテスト信号(ネット)を説明するための図である。
【図4】本発明の一実施例の入力バッファの構成を説明するための図である。
【図5】本発明の一実施例の出力バッファの構成を説明するための図である。
【図6】本発明の一実施例のシステムの処理フローを説明するための図である。
【図7】リピータ選択用の解析のネットリストの一例を示す図である。
【図8】従来のバウンダリスキャンセルの構成を示す図である。
【図9】従来の半導体集積回路のI/O領域の配置を説明するための図である。
【符号の説明】
1 半導体集積回路
10 内部エリア(内部ロジック)
11 I/Oセル(入力バッファ)
12 I/Oセル(出力バッファ)
13 I/Oセル(バッファ)
14、14A コーナーセル
15、16、17 空きセル(フィルセル)
18 電源ブロック
19 GNDブロック
21、22 セル内レジスタ
22、23 セル内バッファ
24 バッファ
30、31、32、33 配線
40 I/O領域
51〜54 外部端子
71 バッファ(CMOSインバータ)
72 バッファ(CMOSインバータ)
73 配線
111、121 バウンダリスキャンレジスタ
112、122 スキャンフリップフロップ回路
113 バッファ
114、115、116、124、125、126 論理回路
123 マルチプレクサ(セレクタ)
201 品種毎のI/Oバッファ配置位置情報
202 I/Oバッファ並びに空きバッファセル、電源ブロックのセルサイズ情報
203 I/Oバッファテスト端子情報
204 サブネット配線長算出処理
205 サブネット配線長情報と隣接ネット情報
206 テクノロジー情報
207 空きセルリピータ情報
208 空きセル配置決定処理
209 空きセル配置情報
210 空きセル配置処理
211 品種毎のI/Oバッファ並びに空きセル配置位置情報
Claims (10)
- 外部ピンに接続するI/Oセルを配置するための領域(「I/O領域」という)をチップ周辺部に有し、
複数の前記I/Oセルに対してテスト用の信号を伝播するための配線が前記I/O領域を複数の前記I/Oセルにわたって前記I/Oセルの配列方向に沿って設けられており、
前記I/O領域の前記配線が通り、外部ピンに接続されていない、空きセルのうちの少なくとも1つが、前記テスト用の信号の伝搬経路を構成し、前記テスト用の信号を入力して駆動出力するリピータ回路を備えている、ことを特徴とする半導体集積回路装置。 - 前記I/O領域において、1つ又は複数セル分の空きがある場合、予め用意されており電気的特性に関して互いに異なる複数種のリピータ回路の中から、少なくとも予め定められた信号の遅延条件を満たす特性を有する最適なリピータ回路が、前記空きセルのリピータ回路として、前記1つ又は複数セル分の空きエリアのいずれかに配置される、ことを特徴とする請求項1記載の半導体集積回路装置。
- 前記I/Oセルが、バウンダリスキャンレジスタ回路を含み、
前記信号配線が、テスト制御用のコントローラから、前記I/Oセルのバウンダリスキャンレジスタ回路に供給される信号の配線を含む、ことを特徴とする請求項1記載の半導体集積回路装置。 - 前記I/Oセルが、スキャンパステスト用のスキャンフリップフロップ回路を含み、
前記信号配線が、前記I/Oセルの前記スキャンフリップフロップ回路に供給されるスキャンパステスト用の信号の配線を含む、ことを特徴とする請求項3記載の半導体集積回路装置。 - 外部ピンと接続されるI/OセルについてI/Oセルの品種毎の配置位置情報、サイズ情報、及び、テスト端子情報と、
設計情報を含むテクノロジー情報と、
空きセルに配置されるリピータ回路の情報と、
をそれぞれ記憶保持する記憶手段と、
前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のI/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力する手段と、
回路シミュレータと、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して前記回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段と、
前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置する手段と、
を備えている、ことを特徴とする半導体集積回路の設計自動化装置。 - 前記リピータ回路を決定する手段は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、前記所定の許容範囲を満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する手段を備えている、ことを特徴とする請求項5記載の半導体集積回路の設計自動化装置。
- 外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報、I/Oセルのサイズ情報、I/Oセルのテスト端子情報、設計情報を含むテクノロジー情報、I/O領域の空きセルに配置されるリピータ回路の情報をそれぞれ記憶保持する記憶手段を有するコンピュータによる半導体集積回路の設計自動化方法であって、
前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のI/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力するステップと、前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定するステップと、
前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置するステップと、
を含む、ことを特徴とする半導体集積回路の設計自動化方法。 - 前記リピータ回路を決定するステップが、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出するステップと、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御するステップと、を含む、ことを特徴とする請求項7記載の半導体集積回路の設計自動化方法。 - 外部ピンと接続されるI/Oセルについて品種毎のチップ上でのI/Oセルの配置位置情報、I/Oセルのサイズ情報、I/Oセルのテスト端子情報、設計情報を含むテクノロジー情報、I/O領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータに、
前記記憶手段のI/Oセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のI/Oセルを配置するための領域(「I/O領域」という)に配線されるテスト用の信号(「テストネット」という)について、隣接I/Oセル間のサブネットの配線長を少なくとも算出して出力する第1の処理と、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する第2の処理と、
前記決定されたリピータ回路を含む空きセルを前記I/O領域に配置する第3の処理と、
を実行させるプログラム。 - 前記第2の処理において、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出する処理と、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する処理と、
を前記コンピュータに実行させる請求項9記載のプログラム。
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