KR100924549B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100924549B1
KR100924549B1 KR1020070116055A KR20070116055A KR100924549B1 KR 100924549 B1 KR100924549 B1 KR 100924549B1 KR 1020070116055 A KR1020070116055 A KR 1020070116055A KR 20070116055 A KR20070116055 A KR 20070116055A KR 100924549 B1 KR100924549 B1 KR 100924549B1
Authority
KR
South Korea
Prior art keywords
region
gate
semiconductor substrate
sides
pmos
Prior art date
Application number
KR1020070116055A
Other languages
English (en)
Other versions
KR20090049771A (ko
Inventor
신민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070116055A priority Critical patent/KR100924549B1/ko
Priority to US11/968,869 priority patent/US20090121256A1/en
Publication of KR20090049771A publication Critical patent/KR20090049771A/ko
Application granted granted Critical
Publication of KR100924549B1 publication Critical patent/KR100924549B1/ko
Priority to US12/791,131 priority patent/US8097517B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 피모스(PMOS)의 단채널효과(Short Channel Effect)와 엔모스(NMOS)의 커런트(Current)를 동시에 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 제1 영역과 제2 영역을 갖는 반도체 기판의 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 게이트 및 제2 게이트; 및 상기 제1 게이트 양측의 반도체 기판 부분 및 상기 제2 게이트 양측의 반도체 기판 부분에 각각 형성되며, 각각 돌출부를 포함하는 제1 접합 영역 및 제2 접합 영역;을 포함하고, 상기 제1 접합 영역의 돌출부는 상기 제2 접합 영역의 돌출부보다 높은 높이를 가지며, 상기 제2 접합 영역은 상기 제1 접합 영역보다 상기 반도체 기판 표면으로부터 깊은 깊이로 형성된다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 피모스(PMOS)의 단채널효과(Short Channel Effect)와 엔모스(NMOS)의 커런트(Current)를 동시에 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
모스팻(MOSFET) 소자의 게이트 물질로서, 통상 폴리실리콘막이 이용되어 왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 반도체 소자 제조 공정에서 요구되는 물성을 충분히 만족시켰기 때문이다. 실제 모스팻 소자에 있어서, 폴리실리콘막은 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 게이트의 낮은 저항값이 구현되고 있다.
또한, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 모두에 N+ 폴리실리콘 게이트를 형성하여 왔다. 이 경우, 상기 엔모스는 표면 채널(Surface Channel)을 가지며, 상기 피모스는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel)을 갖는다.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭이 좁아지게 되었다. 그 결과, 상기 매몰 채널을 갖는 피모스는 상기 표면 채널을 갖는 엔모스에 비해 펀치-쓰루(Punch-Through) 현상이 쉽게 발생되는 등 단채널효과(Short Channel Effect)가 심화되게 되었다.
이에, 상기 폴리실리콘 게이트 양측에 엘리베이티드(Elevated) 소오스/드레인 영역을 형성하는 방법이 제안되었다. 이와 같이, 엘리베이티드 소오스/드레인 영역이 적용된 경우, 상기 엘리베이티드 소오스/드레인 영역 사이에서 유효 채널 길이(Effective Channel Length)가 증가되므로, 피모스의 단채널효과를 개선할 수 있다.
그러나, 전술한 종래 기술은 상기 엘리베이티드 소오스/드레인 영역이 반도체 기판 내에서 얕은 깊이로 형성되기 때문에 커런트를 증가시키기 어려우며, 이로 인해, 전술한 종래 기술은 엔모스의 커런트를 안정적으로 확보할 수 없다는 한계가 있다.
또한, 상기 엔모스는 피모스에 비해 커런트(Current)의 변동 폭이 매우 크기 때문에, 반도체 소자의 동작 특성을 향상시키기 위해서는 상기 엔모스 소자의 안정된 커런트를 확보하는 것이 중요하다. 그런데, 현재까지 피모스의 단채널효과를 개선하면서 동시에, 엔모스의 커런트를 개선할 수 있는 방법이 제안되지 못하였으므로, 이에 대한 해결 방안이 필요한 실정이다.
본 발명은 피모스(PMOS)의 단채널효과(Short Channel Effect)와 엔모스(NMOS)의 커런트(Current)를 동시에 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 제1 영역과 제2 영역을 갖는 반도체 기판의 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 게이트 및 제2 게이트; 및 상기 제1 게이트 양측의 반도체 기판 부분 및 상기 제2 게이트 양측의 반도체 기판 부분에 각각 형성되며, 각각 돌출부를 포함하는 제1 접합 영역 및 제2 접합 영역;을 포함하고, 상기 제1 접합 영역의 돌출부는 상기 제2 접합 영역의 돌출부보다 높은 높이를 가지며, 상기 제2 접합 영역은 상기 제1 접합 영역보다 상기 반도체 기판 표면으로부터 깊은 깊이로 형성된다.
상기 제1 영역은 피모스 영역이고, 상기 제2 영역은 엔모스 영역이다.
상기 제1 게이트 및 제2 게이트는 N+ 폴리실리콘막을 포함한 구조로 이루어진다.
상기 제1 접합 영역 및 제2 접합 영역의 돌출부는 에피층으로 이루어진다.
상기 에피층은 SiGe막을 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 제1 영역과 제2 영역을 갖는 반도체 기판의 상기 제1 영역 및 제2 영역 상에 각각 제1 게이트 및 제2 게이트를 형성하는 단계; 상기 제1 게이트 양측의 반도체 기판 표면 내에 선택적으로 불순물을 이온주입하는 단계; 상기 불순물이 이온주입된 제1 게이트 양측의 반도체 기판 부분 상에서 더 높은 높이를 갖도록 상기 불순물이 이온주입된 제1 게이트 양측의 반도체 기판 부분과 상기 제2 게이트 양측의 반도체 기판 부분 상에 각각 제1 에피층과 제2 에피층을 성장시키는 단계; 및 상기 제1 에피층을 포함한 상기 제1 게이트 양측의 반도체 기판 부분 내에 제1 접합 영역을 형성함과 아울러 상기 제2 에피층을 포함한 제2 게이트 양측의 반도체 기판 부분 내에 상기 제1 접합 영역보다 상기 반도체 기판 표면으로부터 더 깊은 깊이를 갖는 제2 접합 영역을 형성하는 단계;를 포함한다.
상기 제1 영역은 피모스 영역이고, 상기 제2 영역은 엔모스 영역이다.
상기 제1 게이트 및 제2 게이트는 N+ 폴리실리콘막을 포함하는 구조로 형성한다.
상기 제1 게이트 양측의 반도체 기판 표면 내에 선택적으로 불순물을 이온주입하는 단계는, P형 불순물을 사용하여 수행한다.
상기 P형 불순물은 보론(B)을 포함한다.
상기 에피층을 성장시키는 단계는, SEG(Selective Epitaxial Growth) 공정으로 수행한다.
상기 에피층은 SiGe막으로 성장시킨다.
본 발명은 반도체 기판의 피모스 영역 상에 엔모스 영역에서보다 더 높은 높이를 갖는 에피층을 형성한 후에 상기 에피층 및 그 아래의 반도체 기판 표면 내에 이온주입하여 접합 영역을 형성함으로써, 상기 피모스 영역에 반도체 기판 상으로는 높은 높이를 갖고 반도체 기판의 표면 내에서는 얕은 깊이를 갖는 접합 영역을 형성함과 아울러 상기 엔모스 영역에 반도체 기판 상으로는 낮은 높이를 갖고 반도체 기판의 표면 내에서는 깊은 깊이를 갖는 접합 영역을 형성할 수 있다.
따라서, 본 발명은 피모스(PMOS)의 단채널효과(Short Channel Effect)와 엔모스(NMOS)의 커런트(Current)를 동시에 개선할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
본 발명은, 제1 게이트가 형성된 피모스 영역과 제2 게이트가 형성된 엔모스 영역을 갖는 반도체 기판의 상기 제1 게이트 양측의 반도체 기판 표면 내에 선택적으로 P형 불순물을 이온주입한다. 그런 다음, 상기 P형 불순물이 이온주입된 제1 게이트 양측의 반도체 기판 상에서 더 높은 높이를 갖도록 상기 제1 및 제2 게이트 양측의 반도체 기판 상에 에피층을 성장시킨 후, 상기 에피층 및 그 아래의 반도체 기판 표면 내에 불순물을 이온주입하여 엘리베이티드(Elevated) 소오스/드레인 영역을 형성한다.
이렇게 하면, 상기 P형 불순물이 이온주입된 상기 피모스 영역 제1 게이트 양측에 반도체 기판의 표면 내에서 얕은 깊이를 갖는 소오스/드레인 영역을 형성하 고, 상기 P형 불순물이 이온주입되지 않은 상기 엔모스 영역 제2 게이트 양측에 반도체 기판의 표면 내에서 깊은 깊이를 갖는 소오스/드레인 영역을 형성할 수 있다. 그러므로, 본 발명은 피모스의 유효 채널 길이(Effective Channel Length)를 증가시켜 단채널효과(Short Channel Effect)를 개선함과 동시에 피모스의 커런트(Current)를 증가시켜 동작 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 피모스 영역(PMOS) 및 엔모스 영역(NMOS)을 갖는 반도체 기판(100) 내에 상기 각 영역들을 분리시키는 소자분리막(102)이 형성되어 있다. 상기 반도체 기판(100)의 상기 피모스 영역(PMOS)에 제1 게이트(110a)가, 그리고, 상기 엔모스 영역(NMOS)에 제2 게이트(110b)가 형성되어 있다. 상기 제1 및 제2 게이트(110a, 110b)는 게이트 절연막(104)과 게이트 도전막(106) 및 게이트 하드마스크막(108)의 적층 구조를 포함하며, 상기 게이트 도전막(106)은 N+ 폴리실리콘막을 포함한다.
상기 제1 게이트(110a) 양측의 반도체 기판(100) 부분에는 P형 이온주입층으로 이루어진 제1 접합 영역(122a)이 형성되어 있고, 상기 제2 게이트(110b) 양측의 반도체 기판(100) 부분에는 제2 접합 영역(122b)이 형성되어 있다. 상기 제1 및 제2 접합 영역(122a, 122b)은 반도체 기판(100) 상에 각각 형성된 제1 및 제2 돌출 부(120a, 120b)를 포함하는 엘리베이티드(Elevated) 구조를 갖는다. 상기 제1 및 제2돌출부(120a, 120b)는 에피층, 예컨대, 이온주입된 에피 SiGe층으로 이루어진다.
여기서, 상기 피모스 영역(PMOS)에 형성된 제1 접합 영역(122a)은 반도체 기판(100) 상에서는 상기 제2 접합 영역(122b)의 제2 돌출부(120b) 높이(b)보다 높은 높이(a)를 갖는 제1 돌출부(120a)를 포함하며(a＞b), 상기 제1 돌출부(120a) 아래의 반도체 기판(100) 표면 내에서는 상기 제2 접합 영역(122b)보다 얕은 깊이(c)를 갖도록 형성되어 있다. (c＜d)
그리고, 상기 엔모스 영역(NMOS)에 형성된 제2 접합 영역(110b)은 반도체 기판(100) 상에서는 상기 제1 접합 영역(122a)의 제1 돌출부(120a) 높이(a)보다 낮은 높이(b)를 갖는 제2 돌출부(120b)를 포함하며(b＜a), 상기 제2 돌출부(120b) 아래의 반도체 기판(100) 표면 내에서는 상기 제1 접합 영역(122a)보다 깊은 깊이(d)를 갖도록 형성되어 있다. (d＞c)
그러므로, 전술한 본 발명의 반도체 소자는 피모스 영역(PMOS)에 형성된 제1 접합 영역(110a)이 반도체 기판(100)의 표면 내에서 얕은 깊이(c)를 갖도록 형성되므로, 피모스의 유효 채널 길이가 증가되어 단채널효과가 개선된다. 또한, 본 발명의 반도체 소자는 엔모스 영역(NMOS)에 형성된 제2 접합 영역(110b)이 반도체 기판(100)의 표면 내에서 깊은 깊이(d)를 갖도록 형성되므로, 엔모스의 커런트가 증가되어 동작 특성이 개선된다. 따라서, 본 발명은 피모스의 단채널효과가 개선되고 동시에 엔모스의 커런트가 개선된다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 피모스 영역(PMOS) 및 엔모스 영역(NMOS)을 갖는 반도체 기판(100) 내에 상기 각 영역들을 분리시키는 소자분리막(102)을 형성한다. 상기 소자분리막(102)이 형성된 반도체 기판(100)의 각 영역에 서로 다른 불순물을 이온주입하여 웰(도시안됨)을 형성한다.
상기 반도체 기판(100)의 피모스 영역(PMOS) 및 엔모스 영역(NMOS) 상에 각각 게이트 절연막(104)과 게이트 도전막(106) 및 게이트 하드마스크막(108)을 차례로 형성한다. 상기 각 영역에 형성된 게이트 도전막(106)은 N+ 폴리실리콘막을 포함하도록 형성한다. 상기 게이트 하드마스크막(108)과 게이트 도전막(106) 및 게이트 절연막(104)을 식각하여 상기 피모스 영역(PMOS)에 제1 게이트(110a)를, 그리고, 상기 엔모스 영역(NMOS)에 제2 게이트(110b)를 형성한다. 상기 제1 및 제2 게이트(110a, 110b)의 양측벽에 스페이서(112)를 형성한다.
도 2b를 참조하면, 상기 제1 및 제2 게이트(110a. 110b)와 스페이서(112)가 형성된 반도체 기판(100) 상에 상기 반도체 기판(100)의 엔모스 영역(NMOS)은 가리면서 피모스 영역(PMOS)을 노출시키는 마스크 패턴(114)을 형성한다. 상기 노출된 피모스 영역(PMOS)에 P형 불순물, 예컨대, 보론(B)을 이온주입하여, 상기 피모스 영역(PMOS)에 형성된 제1 게이트(110a) 양측의 반도체 기판(100) 표면 내에 보론 이온주입층(116)을 형성한다.
도 2c를 참조하면, 상기 마스크 패턴을 제거한 다음, 상기 피모스 영역(PMOS) 제1 게이트(110a) 양측의 반도체 기판(100) 상에 제1 에피층(118a)을, 그리고, 상기 엔모스 영역(NMOS) 제2 게이트(110b) 양측의 반도체 기판(100) 상에 제2 에피층(118b)을 각각 성장시킨다. 상기 제1 및 제2 에피층(118a, 118b)은, 예컨대, SEG(Selective Epitaxial Growth) 공정을 통해 SiGe층으로 성장시킨다.
여기서, 상기 제1 및 제2 에피층(118a, 118b)은 보론의 도핑 농도가 높은 반도체 기판(100) 부분 상에서 더 빠른 속도로 성장되는 특성을 가지므로, 본 발명은 보론 이온주입층(116)이 형성된 피모스 영역(PMOS) 제1 게이트(110a) 양측의 반도체 기판(100) 상에 제2 에피층(118b)의 높이(b)보다 높은 높이(a)를 갖는 제1 에피층(118a)을 형성할 수 있다. (a＞b)
도 2d를 참조하면, 상기 제1 및 제2 에피층과 그 아래의 반도체 기판(100) 표면 내에 불순물을 이온주입하여 피모스 영역(PMOS) 제1 게이트(110a) 양측의 반도체 기판(100) 부분에 제1 접합 영역(122a)을, 그리고, 엔모스 영역(NMOS) 제2 게이트(110b) 양측의 반도체 기판(100) 부분에 제2 접합 영역(122b) 형성한다. 상기 제1 접합 영역(122a)은 P형 불순물을 이온주입하여 형성하며, 상기 제2 접합 영역(122b)은 N형 불순물을 이온주입하여 형성한다.
여기서, 상기 피모스 영역(PMOS) 제1 게이트(110a) 양측에는 높은 높이(a)를 갖는 제1 에피층이 형성되어 있으므로, 상기 제1 에피층 아래의 반도체 기판(100) 부분 표면 내에까지 P형 불순물이 깊게 이온주입되지 않는다. 그 결과, 피모스 영역(PMOS)의 제1 접합 영역(122a)은 상기 제2 접합 영역(122b)의 제2 돌출부(120b) 높이(b)보다 높은 높이(a)를 갖는 제1 돌출부(120a)를 포함하며(a＞b), 상기 제1 돌출부(120a) 아래의 반도체 기판(100) 표면 내에서는 상기 제2 접합 영역(122b)의 깊이(d)보다 얕은 깊이(c)로 형성된다.(c＜d)
또한, 상기 엔모스 영역(NMOS) 제2 게이트(110b) 양측에는 상대적으로 낮은 높이(b)를 갖는 제2 에피층이 형성되어 있으므로, 상기 제2 에피층 아래의 반도체 기판(100) 부분 표면 내에까지 N형 불순물이 충분히 깊게 이온주입된다. 그 결과, 엔모스 영역(NMOS)의 제2 접합 영역(122b)은 상기 제1 접합 영역(122a)의 제1 돌출부(120a) 높이(a)보다 낮은 높이(b)를 갖는 제2 돌출부(120b)를 포함하며(b＜a), 상기 제2 돌출부(120b) 아래의 반도체 기판(100)의 표면 내에서는 상기 제1 접합 영역(122a)의 깊이(c)보다 깊은 깊이(d)를 갖는다.(d＞c)
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
도 3은 보론 농도와 에피층 성장률의 관계를 도시한 그래프이다.
도시된 바와 같이, 압력이 증가함에 따라 보론의 농도와 에피층의 성장률이 증가한다. 즉, 압력과 보론의 농도가 서로 비례 관계를 가지며, 압력과 에피층의 성장률이 서로 비례 관계를 가지므로, 보론의 농도와 에피층의 성장률 또한 비례관계를 가짐을 알 수 있다. 따라서, 반도체 기판 내에서 보론의 농도가 높을수록 에피층이 더 빠른 속도로 성장한다.
이상에서와 같이, 본 발명은 반도체 기판의 피모스 영역에만 선택적으로 보론을 이온주입하여 상기 이온주입된 반도체 기판 부분 상에 엔모스 영역에서보다 높은 높이를 갖는 에피층을 형성함으로써, 상기 에피층 아래의 반도체 기판 표면 부분에서 상기 엔모스 영역에서보다 얕은 깊이를 갖는 접합 영역을 형성할 수 있다. 이를 통해, 본 발명의 반도체 소자는 피모스의 유효 채널 길이를 증가시켜 단채널효과를 개선할 수 있다.
또한, 본 발명은 반도체 기판의 엔모스 영역에는 상기 보론이 이온주입되지 않은 상태에서 상기 피모스 영역에서보다 낮은 높이를 갖는 에피층을 형성함으로써, 상기 에피층 아래의 반도체 기판 표면 부분에서 상기 피모스 영역에서보다 깊은 깊이를 갖는 접합 영역을 형성할 수 있다.
게다가, 본 발명은 종래보다 낮은 에너지를 사용하여 상기 접합 영역을 형성하기 위한 이온주입을 수행할 수 있으므로, 본 발명의 반도체 소자는 상기 이온주입시 유발되는 표면 손상으로 인한 누설 전류를 감소시킬 수 있다. 이를 통해, 본 발명의 반도체 소자는 엔모스 소자의 커런트를 증가시켜 동작 특성을 개선할 수 있다.
그러므로, 본 발명의 반도체 소자는 피모스의 단채널 효과와 엔모스의 커런트 및 동작 특성을 동시에 개선할 수 있으며, 이에 따라, 소자 특성 신뢰성을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 보론 농도와 에피층 성장률의 관계를 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 PMOS : 피모스 영역
NMOS : 엔모스 영역 102 : 소자분리막
104 : 게이트 절연막 106 : 게이트 도전막
108 : 게이트 하드마스크막 110a : 제1 게이트
110b : 제2 게이트 112 : 스페이서
114 : 마스크 패턴 116 : 보론 이온주입층
118a : 제1 에피층 118b : 제2 에피층
120a : 제1 돌출부 120b : 제2 돌출부
122a : 제1 접합 영역 122b : 제2 접합 영역

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 영역과 제2 영역을 갖는 반도체 기판의 상기 제1 영역 및 제2 영역 상에 각각 제1 게이트 및 제2 게이트를 형성하는 단계;
    상기 제1 게이트 양측의 반도체 기판 표면 내에 선택적으로 불순물을 이온주입하는 단계;
    상기 불순물이 이온주입되지 않은 제2 게이트 양측의 반도체 기판 부분에서보다 상기 불순물이 이온주입된 제1 게이트 양측의 반도체 기판 부분 상에서 더 높은 높이를 갖도록, 상기 불순물이 이온주입된 제1 게이트 양측의 반도체 기판 부분과 상기 제2 게이트 양측의 반도체 기판 부분 상에 각각 제1 에피층과 제2 에피층을 성장시키는 단계; 및
    상기 제1 에피층을 포함한 상기 제1 게이트 양측의 반도체 기판 부분 내에 제1 접합 영역을 형성함과 아울러 상기 제2 에피층을 포함한 제2 게이트 양측의 반도체 기판 부분 내에 상기 제1 접합 영역보다 상기 반도체 기판 표면으로부터 더 깊은 깊이를 갖는 제2 접합 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 영역은 피모스 영역이고, 상기 제2 영역은 엔모스 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 제1 게이트 및 제2 게이트는 N+ 폴리실리콘막을 포함하는 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 제1 게이트 양측의 반도체 기판 표면 내에 선택적으로 불순물을 이온주입하는 단계는,
    P형 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 P형 불순물은 보론(B)을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 에피층을 성장시키는 단계는,
    SEG(Selective Epitaxial Growth) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 에피층은 SiGe막으로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070116055A 2007-11-14 2007-11-14 반도체 소자 및 그의 제조방법 KR100924549B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070116055A KR100924549B1 (ko) 2007-11-14 2007-11-14 반도체 소자 및 그의 제조방법
US11/968,869 US20090121256A1 (en) 2007-11-14 2008-01-03 Semiconductor device with improved short channel effect of a pmos and stabilized current of an nmos and method for manufacturing the same
US12/791,131 US8097517B2 (en) 2007-11-14 2010-06-01 Method for manufacturing semiconductor device with improved short channel effect of a PMOS and stabilized current of a NMOS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070116055A KR100924549B1 (ko) 2007-11-14 2007-11-14 반도체 소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20090049771A KR20090049771A (ko) 2009-05-19
KR100924549B1 true KR100924549B1 (ko) 2009-11-02

Family

ID=40622891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070116055A KR100924549B1 (ko) 2007-11-14 2007-11-14 반도체 소자 및 그의 제조방법

Country Status (2)

Country Link
US (2) US20090121256A1 (ko)
KR (1) KR100924549B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8633070B2 (en) * 2010-02-10 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd Lightly doped source/drain last method for dual-epi integration
KR20120019917A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 반도체 장치의 제조방법
KR101215649B1 (ko) * 2011-02-14 2012-12-26 에스케이하이닉스 주식회사 반도체 소자의 형성방법
US20130292766A1 (en) 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
JP6258672B2 (ja) * 2013-11-21 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102274771B1 (ko) * 2014-03-10 2021-07-09 에스케이하이닉스 주식회사 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치
KR101600315B1 (ko) 2015-05-20 2016-03-08 (주)아진산업 절삭칩 제거장치
KR20170032502A (ko) * 2015-09-14 2017-03-23 삼성전자주식회사 스토리지 장치 및 그것의 인터럽트 발생 방법
US10163912B2 (en) * 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127408A1 (en) 2003-12-16 2005-06-16 Doris Bruce B. Ultra-thin Si channel CMOS with improved series resistance
KR20050121479A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR20060069561A (ko) * 2004-12-17 2006-06-21 삼성전자주식회사 상승된 소오스 및 드레인 영역들을 갖는 씨모스 반도체소자들 및 그 제조방법들

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930015758A (ko) 1991-12-31 1993-07-24 강진구 강전계 화질 보상시스템
US5268324A (en) * 1992-05-27 1993-12-07 International Business Machines Corporation Modified silicon CMOS process having selectively deposited Si/SiGe FETS
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
EP1183727A1 (en) 2000-02-17 2002-03-06 Koninklijke Philips Electronics N.V. SEMICONDUCTOR DEVICE WITH AN INTEGRATED CMOS CIRCUIT WITH MOS TRANSISTORS HAVING SILICON-GERMANIUM (Si 1-x?Ge x?) GATE ELECTRODES, AND METHOD OF MANUFACTURING SAME
KR100568451B1 (ko) * 2004-09-14 2006-04-07 삼성전자주식회사 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP5114919B2 (ja) * 2006-10-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127408A1 (en) 2003-12-16 2005-06-16 Doris Bruce B. Ultra-thin Si channel CMOS with improved series resistance
KR20050121479A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR20060069561A (ko) * 2004-12-17 2006-06-21 삼성전자주식회사 상승된 소오스 및 드레인 영역들을 갖는 씨모스 반도체소자들 및 그 제조방법들

Also Published As

Publication number Publication date
US20090121256A1 (en) 2009-05-14
US20100240178A1 (en) 2010-09-23
US8097517B2 (en) 2012-01-17
KR20090049771A (ko) 2009-05-19

Similar Documents

Publication Publication Date Title
KR100924549B1 (ko) 반도체 소자 및 그의 제조방법
JP5043314B2 (ja) 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔを製造する方法
US7943471B1 (en) Diode with asymmetric silicon germanium anode
US20170077223A1 (en) Semiconductor devices
JP2007073578A (ja) 半導体装置及びその製造方法
US6333234B1 (en) Method for making a HVMOS transistor
JP2010062564A (ja) ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法
JP5614184B2 (ja) 半導体装置の製造方法
KR20120035699A (ko) 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법
WO2012032735A1 (ja) 半導体装置およびその製造方法
US7098099B1 (en) Semiconductor device having optimized shallow junction geometries and method for fabrication thereof
JP2010135800A (ja) 半導体素子及びその製造方法
CN103904116A (zh) 金属氧化物半导体器件和制作方法
KR100840661B1 (ko) 반도체 소자 및 그의 제조방법
JP2008218725A (ja) 半導体装置とその製造方法
US7691714B2 (en) Semiconductor device having a dislocation loop located within a boundary created by source/drain regions and a method of manufacture therefor
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
WO1999057759A1 (en) Method of manufacturing a radiation hardened semiconductor device having active regions and isolation regions
US9412869B2 (en) MOSFET with source side only stress
CN113745161A (zh) 高压半导体器件及其制作方法
KR100306504B1 (ko) 저가의 미크론 이하의 깊이를 갖는 ｃｍｏｓ 제조방법
CN109427584B (zh) 一种半导体器件的制造方法及半导体器件
KR101673920B1 (ko) 반도체 장치의 제조 방법
CN111244154A (zh) Pmos器件及其制造方法
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee