JP2010060648A - 画像表示装置 - Google Patents

Abstract

【課題】例えば、走査信号の伝達遅延又は電圧降下に起因する表示品質の低下の軽減を図ることが可能になる画像表示装置を提供すること。
【解決手段】一つの画素回路列（ＰＲＯ）に対して、当該画素回路列（ＰＲＯ）のうちの少なくとも一つの画素回路（Ｐ）に接続され、かつ、他の画素回路列（ＰＲＯ）の画素回路（Ｐ）には接続されないデータ信号線（ＤＴＬｏ，ＤＴＬｅ）が複数配線される。画素回路列（ＰＲＯ）の画素回路（Ｐ）は、複数のデータ信号線（ＤＴＬｏ，ＤＴＬｅ）のうちのいずれかに接続される。
【選択図】図１

Description

本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いて画素の表示制御を行う画像表示装置に関する。

例えば液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などの画像表示装置の中には、薄膜トランジスタを用いたアクティブマトリクス方式によって、各画素の表示制御を行うものがある（例えば特許文献１，２参照）。このような画像表示装置では画素が行列状に配列され、当該画素行列の各画素行ごとに一本の走査信号線が配置され、各画素列ごとに一本のデータ信号線（画像信号線）が配置される。また、各画素には、当該画素の表示制御を行う画素回路が配置される。この画素回路は少なくとも一つの薄膜トランジスタを含み、薄膜トランジスタのゲート電極を介して走査信号線に接続され、ソース電極又はドレイン電極のいずれか一方を介してデータ信号線に接続される。このような画像表示装置では、表示制御したい画素に対応する走査信号線及びデータ信号線に電圧が印加されることによって、薄膜トランジスタのオン／オフが制御され、画素の表示制御が行われる。

ここで、従来の有機ＥＬ表示装置における画素制御の一例について説明する。図１１は、従来の有機ＥＬ表示装置の基板に実装される回路の概略構成の一例を示す図である。図１２は、走査信号線ＳＥＬ、リセット信号線ＲＥＳ、及びデータ信号線ＤＴＬの信号の一例を示す模式図である。図１２には、三つの水平期間Ｈ（ｎ），Ｈ（ｎ＋１），Ｈ（ｎ＋２）における各信号線の信号が示されている。符号ＳＥＬ（ｎ）は、信号駆動回路ＤＤＲ側から数えて、第ｎ行目の画素行ＰＬＩに対応する走査信号線ＳＥＬを示し、符号ＲＥＳ（ｎ）は、第ｎ行目の画素行ＰＬＩに対応するリセット信号線ＲＥＳを示す。なお、走査信号線ＳＥＬによってオン／オフが制御される薄膜トランジスタＴ１と、リセット信号線ＲＥＳによってオン／オフが制御される薄膜トランジスタＴ２とは、ともにｐ型チャネル構造を有していることとする。このため、走査信号線ＳＥＬ及びリセット信号線ＲＥＳの高電圧は薄膜トランジスタＴ１，Ｔ２のオフ状態に対応し、低電圧は薄膜トランジスタＴ１，Ｔ２のオン状態に対応する。

水平期間Ｈ（ｎ）では第ｎ行目の画素行ＰＬＩの表示制御が実行される。具体的には、まず、第ｎ行目の画素行ＰＬＩの薄膜トランジスタＴ１，Ｔ２がオン状態に設定される（Ｔｘ）。このとき、第１画素コンデンサＣ１の片側には薄膜トランジスタＴ１を介してデータ信号線ＤＴＬにリファレンス電圧が印加され、第１画素コンデンサＣ１の反対側には薄膜トランジスタＴ３と有機発光ダイオード（Organic Light Emitting Diode）素子ＯＬＥＤの特性に応じたリセット電圧が印加され、第１画素コンデンサＣ１に記憶される。このとき、各画素の薄膜トランジスタＴ３のばらつきがキャンセルされる。その後、薄膜トランジスタＴ２はオフ状態に戻り（Ｔｙ）、データ信号線ＤＴＬにデータ信号電圧が印加され、オン状態の薄膜トランジスタＴ１および第１画素コンデンサＣ１を介して薄膜トランジスタＴ３のゲートにリファレンス電圧とデータ信号電圧との差分が加えられる。この画素に流れる電流は薄膜トランジスタＴ３のゲートに印加された電圧に従って決定され、その電流に応じて有機発光ダイオード素子ＯＬＥＤが発光し始める。そして、水平期間Ｈ（ｎ）が終了するタイミングで薄膜トランジスタＴ１はオフ状態に戻る（Ｔｚ）。なお、画素に書き込まれたデータ信号電圧は、薄膜トランジスタＴ１がオフ状態になった後も第２画素コンデンサＣ２に保持され続けるため、有機発光ダイオード素子ＯＬＥＤは、画素に書き込まれたデータ信号電圧に対応する輝度で発光し続ける。同様に、次の水平期間Ｈ（ｎ＋１）では第（ｎ＋１）行目の画素行ＰＬＩの表示制御が実行され、さらに次の水平期間Ｈ（ｎ＋２）では第（ｎ＋２）行目の画素行ＰＬＩの表示制御が実行される。

なお、有機ＥＬ表示装置では、１フレーム期間（例えば１／６０秒間）を、各画素（画素回路）にデータ信号電圧を書き込むための書込み期間と、各画素を発光させる発光期間と、に分けることによって、各画素の表示制御を行う場合もある（例えば特許文献２参照）。
特開２００３−５７０９号公報 特開２００３−１２２３０１号公報

上記のような画像表示装置では、下記に説明するように、走査信号の伝達遅延又は電圧降下に起因して表示品質が低下してしまう場合がある。

例えば、多数の画素が配列される大型の表示装置をアクティブマトリクス方式によって実現する場合、走査信号を入力するためのゲート駆動回路から遠い位置にある画素では、走査信号の伝達遅延が発生し、その結果、表示品質が低下してしまう場合がある。例えば図１１に示すような有機ＥＬ表示装置では、ゲート駆動回路ＧＤＲから遠い位置にある画素において、画像データの書き込みが正常に行われなくなり、その結果、表示画面にむらが生じてしまう場合がある。

図１３（Ａ）は、ゲート駆動回路ＧＤＲから比較的近い位置にある画素（ここでは「第１画素」と呼ぶ。）における走査信号又はリセット信号の一例を示し、図１３（Ｂ）は、ゲート駆動回路ＧＤＲから比較的遠い位置にある画素（ここでは「第２画素」と呼ぶ。）における走査信号又はリセット信号の一例を示す。図１３（Ａ）及び（Ｂ）において、Ｖｔｈは薄膜トランジスタＴ１又はＴ２のスレッショルド電圧を示す。図１３（Ａ）及び（Ｂ）に示すように、第２画素では、第１画素に比べて走査信号又はリセット信号の立ち上がりが緩やかになるため、薄膜トランジスタＴ１，Ｔ２がオン状態に変化するタイミングが遅れる。その結果、第２画素では、第１画素に比べて、薄膜トランジスタＴ１，Ｔ２がオン状態である時間Ｔｏｎが短くなる。薄膜トランジスタＴ１，Ｔ２がオン状態である時間Ｔｏｎが短くなると、第１画素コンデンサＣ１にデータ信号電圧を保持させるための処理を実行するための時間が不足し、第１画素コンデンサＣ１にデータ信号電圧が正常に保持されなくなってしまう。その結果、画像データに対応する輝度で有機発光ダイオード素子ＯＬＥＤが発光しなくなってしまう。

また例えば、１フレーム期間を書込み期間と発光期間とに分けることによって各画素の表示制御を行う方法を採用する有機ＥＬ表示装置では、１フレーム期間のほとんどの期間で画素が発光するような方法を採用する場合に比べて、書込み時間が不足しやすいことに加え、発光期間において、より多くの電流が流れるため、より多くの電圧降下が発生する。その結果、表示画面にむらが生じてしまう場合がある。

本発明は上記課題に鑑みてなされたものであって、その目的は、例えば、走査信号の伝達遅延又は電圧降下に起因する表示品質の低下の軽減を図ることが可能になる画像表示装置を提供することにある。

上記課題を解決するために、本発明に係る画像表示装置は、画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、一つの画素回路列に対して、当該画素回路列のうちの少なくとも一つの画素回路に接続され、かつ、他の画素回路列の画素回路には接続されないデータ信号線が複数配線され、前記画素回路列の画素回路は、前記複数のデータ信号線のうちのいずれかに接続されることを特徴とする。

また本発明の一態様では、前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、を含み、前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、所定期間において、前記第１の画素回路行及び前記第２の画素回路行の両方に対して、薄膜トランジスタをオン状態にするための信号が供給されるようにしてもよい。

また本発明の一態様では、前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、を含み、前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、第１の期間において、前記第１のデータ信号線を介して前記第１の画素回路行の画素回路にデータ信号電圧が供給され、第２の期間において、前記第１のデータ信号線に所定信号が供給されることによって、前記第１の画素回路行の画素回路に含まれる発光素子が、前記第１の期間において前記第１の画素回路行の画素回路に供給された前記データ信号電圧に対応して発光され、かつ、前記第２のデータ信号線を介して前記第２の画素回路行の画素回路にデータ信号電圧が供給されるようにしてもよい。

また本発明の一態様では、前記複数のデータ信号線のそれぞれに接続される前記画素回路の数が略等しいようにしてもよい。

また本発明の一態様では、前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、であり、前記第１のデータ信号線に接続される画素回路と、前記第２のデータ信号線に接続される画素回路と、が交互に配置されるようにしてもよい。

また本発明の一態様では、前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、であり、前記画素回路は、前記第１のデータ信号線又は前記第２のデータ信号線のいずれか一方に接続され、前記基板を平面的に見た場合に、薄膜トランジスタは、前記第１のデータ信号線と前記第２のデータ信号線との間の領域に配置されるようにしてもよい。

また本発明の一態様では、前記画素回路列の両側に電源線が配置され、前記画素回路列の画素回路は、当該画素回路が接続される前記データ信号線が配置される側とは反対側に配置される前記電源線に接続されるようにしてもよい。

また本発明の一態様は、画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、前記行列状に配列された画素回路の一つの画素回路列に沿ってデータ信号線が配線され、前記一つの画素回路列は、前記データ信号線に接続する画素回路と接続しない画素回路とを有する、ことを特徴とする。

また本発明の一態様では、前記データ信号線には前記一つの画素回路列に対し複数のデータ信号線が配置され、前記一つの画素回路列のなかの画素回路は前記複数のデータ信号線の一つに接続し、前記複数のデータ信号線のそれぞれに接続される前記画素回路の数が等しくしてもよい。

また本発明の一態様は、画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、一つの画素回路列に対して複数のデータ信号線が配線され、前記複数のデータ信号線は、前記行列状に配置された画素回路の列方向に延在し、行方向に並んで配置され、前記画素回路列の画素回路は、前記複数のデータ信号線のうちのいずれかに接続される、ことを特徴とする。

また本発明の一態様では、前記複数のデータ信号線は、第１の画素回路列に沿って第１のデータ信号線と第２のデータ信号線とを含み、前記第１のデータ信号線と前記第２のデータ信号線とが並列に配置され、前記第１の画素回路列は前記第１のデータ信号線に接続される画素回路と、前記第２のデータ信号線に接続される画素回路とを有するようにしてもよい。

また本発明の一態様では、前記画素回路は、前記第１のデータ信号線又は前記第２のデータ信号線のいずれか一方に薄膜トランジスタを介して接続され、前記基板を平面的に見た場合に、前記薄膜トランジスタは、前記第１のデータ信号線と前記第２のデータ信号線との間の領域に配置されてもよい。

また本発明の一態様では、前記画素回路列の両側に電源線が配置され、前記画素回路列の画素回路は、当該画素回路が接続される前記データ信号線が配置される側とは反対側に配置される前記電源線に接続されてもよい。

また本発明の一態様では、前記第１の画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続されてもよい。

また本発明の一態様では、所定期間に前記第１の画素回路行及び前記第２の画素回路行の両方に対して、薄膜トランジスタをオン状態にするための信号が供給されてもよい。

また本発明の一態様では、前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、第１の期間において、前記第１のデータ信号線を介して前記第１の画素回路行の画素回路にデータ信号電圧が供給され、第２の期間において、前記第１のデータ信号線に所定信号が供給されることによって、前記第１の画素回路行の画素回路に含まれる発光素子が、前記第１の期間において前記第１の画素回路行の画素回路に供給された前記データ信号電圧に対応して発光され、かつ、前記第２のデータ信号線を介して前記第２の画素回路行の画素回路にデータ信号電圧が供給されてもよい。

本発明によれば、例えば、走査信号の伝達遅延又は電圧降下に起因する表示品質の低下の軽減を図ることが可能になる。

以下、本発明の実施形態の例について図面に基づき詳細に説明する。

［第１実施形態］
ここでは、画像表示装置の一態様である有機ＥＬ表示装置に本発明を適用した場合の一例について説明する。本実施形態に係る画像表示装置の表示パネルでは、薄膜トランジスタが形成されるガラス基板上に、第１電極（例えば陽極）、有機ＥＬ薄膜層、及び第２電極（例えば陰極）が形成される。

図１は、本実施形態に係る画像表示装置のガラス基板上に形成される回路の概略構成を示す図である。図１に示すように、ガラス基板上には、互いに略平行な複数の走査信号線ＳＥＬが配置される。画像表示領域において、走査信号線ＳＥＬは第１の方向（Ｘ方向）に延在する。また走査信号線ＳＥＬはゲート駆動回路ＧＤＲに接続される。さらに、ガラス基板上には、走査信号線ＳＥＬと略平行な複数のリセット信号線ＲＥＳも配置される。リセット信号線ＲＥＳも第１の方向（Ｘ方向）に延在する。リセット信号線ＲＥＳもゲート駆動回路ＧＤＲに接続される。走査信号線ＳＥＬ及びリセット信号線ＲＥＳは、第１の方向（Ｘ方向）と直交する第２の方向（Ｙ方向）に沿って複数本配置される。ゲート駆動回路ＧＤＲによって、所定タイミングごとに、走査信号線ＳＥＬ及びリセット信号線ＲＥＳに選択的に電圧が印加される。

また、ガラス基板上には、複数のデータ信号線ＤＴＬｏと、複数のデータ信号線ＤＴＬｅと、が配置される。画像表示領域において、データ信号線ＤＴＬｏ，ＤＴＬｅは第２の方向（Ｙ方向）に延在し、第２の方向（Ｙ方向）と直交する第１の方向（Ｘ方向）に沿って複数本配置される。平面的に見た場合に、データ信号線ＤＴＬｏ，ＤＴＬｅは、複数の走査信号線ＳＥＬ及び複数のリセット信号線ＲＥＳと略直交する。データ信号線ＤＴＬｏ，ＤＴＬｅは信号駆動回路ＤＤＲに接続される。画像表示装置に表示させたい画像データに対応する電圧が、信号駆動回路ＤＤＲによって、所定タイミングごとに、データ信号線ＤＴＬｏ，ＤＴＬｅに対して印加される。さらに、ガラス基板上には、複数の電源線ＰＷＬが配置される。電源線ＰＷＬは第２の方向（Ｙ方向）に延在し、第２の方向（Ｙ方向）と直交する第１の方向（Ｘ方向）に沿って複数本配置される。平面的に見た場合に、電源線ＰＷＬは、複数の走査信号線ＳＥＬ及び複数のリセット信号線ＲＥＳと略直交する。

走査信号線ＳＥＬとデータ信号線ＤＴＬｏ，ＤＴＬｅとが交差する箇所近傍のそれぞれが、画像表示装置の画素に対応する。すなわち、走査信号線ＳＥＬ及びデータ信号線ＤＴＬｏ，ＤＴＬｅによって、行列状に並ぶ画素のそれぞれが区画される。各画素領域のそれぞれには、当該画素の表示制御を行うための画素回路Ｐが配置される。なお以下では、横方向（Ｘ方向又は行方向）に延在して並ぶ画素（画素回路Ｐ）の組のことを画素行ＰＬＩ（画素回路行）と呼び、縦方向（Ｙ方向又は列方向）に延在して並ぶ画素（画素回路Ｐ）の組のことを画素列ＰＲＯ（画素回路列）と呼ぶ。

本実施形態では、各画素行ＰＬＩごとに、一本の走査信号線ＳＥＬと、一本のリセット信号線ＲＥＳと、が配置される。画素回路Ｐは走査信号線ＳＥＬ及びリセット信号線ＲＥＳの両方に接続される。

また本実施形態では、各画素列ＰＲＯごとに、二本のデータ信号線ＤＴＬｏ，ＤＴＬｅが並列に配置される。ある画素列ＰＲＯに対して配置されるデータ信号線ＤＴＬｏ，ＤＴＬｅには、当該画素列ＰＲＯの画素回路Ｐのみが接続され、他の画素列ＰＲＯの画素回路Ｐは接続されない。つまり、データ信号線ＤＴＬｏ，ＤＴＬｅは異なる画素列ＰＲＯ間で共用されない。

図１に示す例では、画素列ＰＲＯの一方の側（左側）にデータ信号線ＤＴＬｏが配置され、他方の側（右側）にデータ信号線ＤＴＬｅが配置される。つまり、二本のデータ信号線ＤＴＬｏ，ＤＴＬｅの間に画素列ＰＲＯが配置される。画素回路Ｐはデータ信号線ＤＴＬｏ，ＤＴＬｅのいずれか一方に接続される。具体的には、データ信号線ＤＴＬｏは、信号駆動回路ＤＤＲ側から数えて、奇数行目の画素行ＰＬＩのグループに対応し、奇数行目の画素行ＰＬＩに属する画素回路Ｐはデータ信号線ＤＴＬｏに接続される。一方、データ信号線ＤＴＬｅは偶数行目の画素行ＰＬＩのグループに対応し、偶数行目の画素行ＰＬＩに属する画素回路Ｐはデータ信号線ＤＴＬｅに接続される。このため、画素列ＰＲＯでは、データ信号線ＤＴＬｏに接続される画素回路Ｐと、データ信号線ＤＴＬｅに接続される画素回路Ｐと、が交互に配置される。また、データ信号線ＤＴＬｏに接続される画素回路Ｐの数と、データ信号線ＤＴＬｅに接続される画素回路Ｐの数と、が略等しくなっている。

さらに、本実施形態では、画素列ＰＲＯの両側に電源線ＰＷＬが配置される。なお、画素列ＰＲＯと、その隣の画素列ＰＲＯと、の間には一本の電源線ＰＷＬが配置される。電源線ＰＷＬは、その両側の画素列ＰＲＯによって共用される。画素列ＰＲＯの画素回路Ｐは、その両側に配置される電源線ＰＷＬのいずれか一方に接続される。具体的には、画素回路Ｐは、その画素回路Ｐが接続されるデータ信号線ＤＴＬｏ又はＤＴＬｅが配置された側とは反対側に配置された電源線ＰＷＬに接続される。このため、画素列ＰＲＯでは、その両側に配置される電源線ＰＷＬの一方に接続される画素回路Ｐと、他方に接続される画素回路Ｐと、が交互に配置される。また、一方の電源線ＰＷＬに接続される画素回路Ｐの数と、他方の電源線ＰＷＬに接続される画素回路Ｐの数と、が略等しくなっている。

画素回路Ｐについて図２〜図４を用いてさらに詳しく説明する。図２は、各画素領域に設けられる画素回路Ｐの概略構成を示す図である。図２には、縦又は横に隣接する四つの画素領域が表されている。図２において、上側の画素行ＰＬＩは、信号駆動回路ＤＤＲ側から数えて、奇数行目の画素行ＰＬＩであり、下側の画素行ＰＬＩは、偶数行目の画素行ＰＬＩであることとする。図３は、奇数行目の画素行ＰＬＩの画素のレイアウト図であり、図４は、偶数行目の画素行ＰＬＩの画素のレイアウト図である。図３及び図４において、符号「ＧＬ」はゲート配線を示す。

図２に示すように、各画素回路Ｐは、薄膜トランジスタＴ１，Ｔ２，Ｔ３、第１画素コンデンサＣ１、第２画素コンデンサＣ２、及び有機発光ダイオード素子ＯＬＥＤを含む。薄膜トランジスタＴ１，Ｔ２，Ｔ３はｐチャネル多結晶シリコン型の薄膜トランジスタである。なお、有機発光ダイオード素子ＯＬＥＤは、有機ＥＬ（Organic Electoro-luminescent）素子と呼ばれる場合もある。

図２〜図４に示すように、薄膜トランジスタＴ１のゲート電極ＧＥ１は走査信号線ＳＥＬに接続される。また、薄膜トランジスタＴ１のソース電極ＳＥ１又はドレイン電極ＤＥ１のいずれか一方（ここではソース電極ＳＥ１とする）は、データ信号線ＤＴＬｏ又はＤＴＬｅのいずれか一方に接続される。奇数行目の画素行ＰＬＩに属する画素回路Ｐの薄膜トランジスタＴ１のソース電極ＳＥ１はデータ信号線ＤＴＬｏに接続され、偶数行目の画素行ＰＬＩに属する画素回路Ｐの薄膜トランジスタＴ１のソース電極ＳＥ１はデータ信号線ＤＴＬｅに接続される。

図３及び図４に示すように、薄膜トランジスタＴ１は、平面的に見た場合に、薄膜トランジスタＴ１のゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、及び半導体層ＰＳＩが、データ信号線ＤＴＬｏとデータ信号線ＤＴＬｅとの間の領域内に位置するようにして形成される。また、走査信号線ＳＥＬには、突起部が半導体層ＰＳＩと重なるようにして形成され、この突起部が薄膜トランジスタＴ１のゲート電極ＧＥ１として機能する。

図５は、図３のＶ−Ｖ線におけるガラス基板の断面の様子を示す模式図である。つまり、図５は、ガラス基板の、薄膜トランジスタＴ１が形成される箇所の断面の様子を示している。図５に示すように、ガラス基板ＳＵＢ上には、バッファ層ＢＵＦ、半導体層ＰＳＩ、ゲート絶縁膜ＯＸ１、ゲート配線層、層間絶縁膜ＯＸ２、ソース／ドレイン配線層、保護絶縁膜ＰＡＳ、平坦化膜ＯＣ１、反射メタル層ＭＥＴ、アノード層ＡＮＤ、及び平坦化膜ＯＣ２が順次積層される。ここで、バッファ層ＢＵＦは酸化シリコンを含んだ層である。半導体層ＰＳＩは例えばポリシリコンを含んだ層である。また、ゲート配線層は、ゲート電極ＧＥ１、ゲート配線ＧＬ、及び走査信号線ＳＥＬなどを含んだ層である。さらに、ソース／ドレイン配線層は、ソース電極ＳＥ１、ドレイン電極ＤＥ１、及びデータ信号線ＤＴＬｏ，ＤＴＬｅなどを含んだ層である。このような積層構造は例えばフォトリソグラフィ技術を用いて形成される。

図２〜図４に示すように、薄膜トランジスタＴ２のゲート電極ＧＥ２はリセット信号線ＲＥＳに接続される。図３及び図４に示すように、リセット信号線ＲＥＳには、突起部が半導体層ＰＳＩと重なるようにして形成され、この突起部が薄膜トランジスタＴ２のゲート電極ＧＥ２として機能する。さらに、半導体層ＰＳＩが、基板を平面的に見た場合に、リセット信号線ＲＥＳと交差するように形成され、リセット信号線ＲＥＳの、半導体層ＰＳＩと交差する箇所も薄膜トランジスタＴ２のゲート電極ＧＥ２として機能する。

図２〜図４に示すように、データ信号線ＤＴＬｏ，ＤＴＬｅは薄膜トランジスタＴ１を介して第１画素コンデンサＣ１に接続される。第１画素コンデンサＣ１の他端は、薄膜トランジスタＴ３のゲート電極ＧＥ３と、薄膜トランジスタＴ２のソース電極ＳＥ２と、に接続される。薄膜トランジスタＴ３のゲート電極ＧＥ３は、第２画素コンデンサＣ２を介して、薄膜トランジスタＴ３のソース電極ＳＥ３に接続され、薄膜トランジスタＴ３のソース電極ＳＥ３は電源線ＰＷＬに接続される。薄膜トランジスタＴ３のドレイン電極ＤＥ３と、薄膜トランジスタＴ２のドレイン電極ＤＥ２とは、有機発光ダイオード素子ＯＬＥＤの一端に接続される。有機発光ダイオード素子ＯＬＥＤの他端は共通接地端子（陰極）に接続される。

上述したように、本実施形態では、一つの画素列ＰＲＯに対して二本のデータ信号線ＤＴＬｏ，ＤＴＬｅが配線される。そして、奇数行目の画素行ＰＬＩに属する画素回路Ｐはデータ信号線ＤＴＬｏに接続され、偶数行目の画素行ＰＬＩに属する画素回路Ｐはデータ信号線ＤＴＬｅに接続される。その結果、奇数行目の画素行ＰＬＩに対する表示制御と、偶数番目の画素行ＰＬＩに対する表示制御と、を並行して実行することが可能になる。また、奇数行目の画素行ＰＬＩに対する表示制御と、偶数番目の画素行ＰＬＩに対する表示制御と、を並行して実行することが可能になる結果として、一つの画素行ＰＬＩに対する表示制御を、連続する二つの水平期間を使って実行することが可能になる。以下、この点について説明する。

図６は、走査信号線ＳＥＬ、リセット信号線ＲＥＳ、及びデータ信号線ＤＴＬｏ，ＤＴＬｅに入力される信号を示す模式図である。図６には、主に、四つの水平期間Ｈ（２ｎ−１），Ｈ（２ｎ），Ｈ（２ｎ＋１），Ｈ（２ｎ＋２）における各信号線の信号が示されている。なお、符号ＳＥＬ（２ｎ−１）は、第（２＊ｎ−１）行目の画素行ＰＬＩに対応する走査信号線ＳＥＬを示し、符号ＲＥＳ（２ｎ−１）は、第（２＊ｎ−１）行目の画素行ＰＬＩに対応するリセット信号線ＲＥＳを示している。また以下では、第ｎ行目の画素行ＰＬＩのことを画素行ＰＬＩ（ｎ）というように記載する。

例えば、連続する二つの水平期間Ｈ（２ｎ−１），Ｈ（２ｎ）では、下記に説明するようにして、画素行ＰＬＩ（２ｎ−１）の表示制御が実行される。

まず、水平期間Ｈ（２ｎ−１）において、薄膜トランジスタＴ１，Ｔ２をオン状態にするための信号が、画素行ＰＬＩ（２ｎ−１）に対応する走査信号線ＳＥＬ（２ｎ−１）及びリセット信号線ＲＥＳ（２ｎ−１）に入力される（Ｔａ）。薄膜トランジスタＴ１，Ｔ２がオン状態になると、第１画素コンデンサＣ１のリセットが実行される。すなわち、第１画素コンデンサＣ１の両極にリファレンス電圧とリセット電圧が書き込まれ、データ信号電圧の入力に備えられる。

その後、水平期間Ｈ（２ｎ）において、薄膜トランジスタＴ２をオフ状態にするための信号がリセット信号線ＲＥＳ（２ｎ−１）に入力され、薄膜トランジスタＴ２はオフ状態に戻る（Ｔｂ）。そして、奇数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｏにデータ信号電圧が印加される。なお、各データ信号線ＤＴＬｏに印加されるデータ信号電圧は、画像データに基づいて、各データ信号線ＤＴＬｏごとに設定される。画素行ＰＬＩ（２ｎ−１）は奇数行目の画素行ＰＬＩであるため、この場合、データ信号線ＤＴＬｏから、オン状態の薄膜トランジスタＴ１を介して、画素行ＰＬＩ（２ｎ−１）の画素回路Ｐにデータ信号電圧が入力され、リファレンス電圧とデータ信号電圧との差分が薄膜トランジスタＴ３のゲートに加えられる。

そして、画素に書き込まれたデータ信号電圧に対応する駆動電流が、薄膜トランジスタＴ３を介して、有機発光ダイオード素子ＯＬＥＤに入力される。そして、有機発光ダイオード素子ＯＬＥＤは、画素に書き込まれたデータ信号電圧に対応する輝度で発光し始める。その後、水平期間Ｈ（２ｎ）が終了するタイミングで、薄膜トランジスタＴ１をオフ状態にするための信号が走査信号線ＳＥＬ（２ｎ−１）に入力される（Ｔｃ）。なお、画素に書き込まれたデータ信号電圧は、薄膜トランジスタＴ１がオフ状態になった後も第２画素コンデンサＣ２に保持され続けるため、有機発光ダイオード素子ＯＬＥＤは、画素に書き込まれたデータ信号電圧に対応する輝度で発光し続ける。

また、水平期間Ｈ（２ｎ）とその次の水平期間Ｈ（２ｎ＋１）では、画素行ＰＬＩ（２ｎ）の表示制御が実行される。

まず、水平期間Ｈ（２ｎ）において、薄膜トランジスタＴ１，Ｔ２をオン状態にするための信号が、画素行ＰＬＩ（２ｎ）に対応する走査信号線ＳＥＬ（２ｎ）及びリセット信号線ＲＥＳ（２ｎ）に入力され、第１画素コンデンサＣ１のリセットが実行される（Ｔｂ）。なお、タイミングＴｂは、画素行ＰＬＩ（２ｎ−１）の画素へのデータ信号電圧の書き込みが開始するタイミングでもある。すなわち、タイミングＴｂになると、画素行ＰＬＩ（２ｎ−１）への書き込みと、画素行ＰＬＩ（２ｎ）のリセットと、が並行して開始される。つまり、水平期間Ｈ（２ｎ）では、薄膜トランジスタＴ１をオン状態にするための信号が、画素行ＰＬＩ（２ｎ−１）に対応する走査信号線ＳＥＬ（２ｎ−１）と、画素行ＰＬＩ（２ｎ）に対応する走査信号線ＳＥＬ（２ｎ）と、の両方に入力され、画素行ＰＬＩ（２ｎ−１）に対する表示制御と、画素行ＰＬＩ（２ｎ）に対する表示制御と、が並行して行われる。

その後、水平期間Ｈ（２ｎ＋１）において、薄膜トランジスタＴ２をオフ状態にするための信号がリセット信号線ＲＥＳ（２ｎ）に入力され、薄膜トランジスタＴ２はオフ状態に戻る（Ｔｄ）。この場合、画素行ＰＬＩ（２ｎ）の第１画素コンデンサＣ１のリセットが終了し、画素行ＰＬＩ（２ｎ）の画素へのデータ信号電圧の書き込みが開始される。すなわち、偶数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｅにデータ信号電圧が入力される。画素行ＰＬＩ（２ｎ）は偶数行目の画素行ＰＬＩであるため、この場合、データ信号線ＤＴＬｅから、オン状態の薄膜トランジスタＴ１を介して、画素行ＰＬＩ（２ｎ）の画素回路Ｐにデータ信号電圧が入力され、データ信号電圧が画素に書き込まれる。そして、画素行ＰＬＩ（２ｎ）の有機発光ダイオード素子ＯＬＥＤが、画素に書き込まれたデータ信号電圧に対応する輝度で発光し始める。その後、水平期間Ｈ（２ｎ＋１）が終了するタイミングで、薄膜トランジスタＴ１をオフ状態にするための信号が走査信号線ＳＥＬ（２ｎ）が入力される（Ｔｅ）。

なお、画素行ＰＬＩ（２ｎ）の画素へのデータ信号電圧の書き込みが開始されるタイミングでは、画素行ＰＬＩ（２ｎ＋１）の第１画素コンデンサＣ１のリセットが開始される（Ｔｄ）。すなわち、水平期間Ｈ（２ｎ＋１）では、画素行ＰＬＩ（２ｎ）への書き込みと、画素行ＰＬＩ（２ｎ＋１）のリセットと、が並行して行われる。

上述のように、本実施形態では、各画素列ＰＲＯごとに、奇数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｏと、偶数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｅと、の二本のデータ信号線が配線される。その結果、一の水平期間において、奇数行目の画素行ＰＬＩに対する表示制御と、偶数行目の画素行ＰＬＩに対する表示制御と、を並行して実行することが可能になる。さらに、その結果、一の画素行ＰＬＩに対する表示制御を、一つの水平期間のみではなく、二つの水平期間を用いて実行することが可能になる。このため、薄膜トランジスタＴ１，Ｔ２をオン状態にするための信号を走査信号線ＳＥＬやリセット信号線ＲＥＳに比較的長い時間にわたって入力することが可能になる。

図７は、ゲート駆動回路ＧＤＲから離れた位置にある画素における走査信号やリセット信号の一例を示している。上述したように、本実施形態では、薄膜トランジスタＴ１，Ｔ２をオン状態にするための信号が走査信号線ＳＥＬやリセット信号線ＲＥＳに比較的長い時間にわたって入力されるようになるため、図７に示すように、信号の立ち上がりが緩やかになったとしても、薄膜トランジスタＴ１，Ｔ２がオン状態になる時間Ｔｏｎは長くなる。このため、画素にデータ信号電圧を保持させるための処理に必要な時間が確保される。本実施形態に係る画像表示装置によれば、データ信号電圧が正常に書き込まれるように図ることが可能になり、その結果として、走査信号の伝達遅延による表示品質の低下を軽減できるようになる。

また、本実施形態に係る画像表示装置では、基板を平面的に見た場合に、データ信号線ＤＴＬｏとデータ信号線ＤＴＬｅとの間の領域に、画素回路Ｐ（薄膜トランジスタＴ１）が配置される。本実施形態では、データ信号線ＤＴＬｏに接続される画素回路Ｐと、データ信号線ＤＴＬｅに接続される画素回路Ｐと、の二種類の画素回路Ｐを基板上に配置する必要がある。この点、本実施形態のようにすれば、そのような二種類の画素回路Ｐを好適に形成できるようになる。例えば、それら二種類の画素回路Ｐを形成するために用いられるスペースを節減することが可能になる。

また、本実施形態に係る画像表示装置では、基板を平面的に見た場合に、画素列ＰＲＯの両側に電源線ＰＷＬが配置される。画素回路Ｐは、当該画素回路Ｐが接続されるデータ信号線が配置される側とは反対側に配置される電源線ＰＷＬに接続されている。このようにすれば、データ信号線ＤＴＬｏ及び電源線ＰＷＬに接続される画素回路Ｐと、データ信号線ＤＴＬｅ及び電源線ＰＷＬに接続される画素回路Ｐと、の二種類の画素回路Ｐを好適に形成できるようになる。例えば、それら二種類の画素回路Ｐを形成するために用いられるスペースを節減することが可能になる。

［第２実施形態］
ここでは、画像表示装置の一態様である有機ＥＬ表示装置に本発明を適用した場合の他の一例について説明する。第１実施形態と同様、本実施形態に係る画像表示装置の表示パネルでも、薄膜トランジスタが形成されるガラス基板上に、第１電極（例えば陽極）、有機ＥＬ薄膜層、及び第２電極（例えば陰極）が形成される。

図８は、本実施形態に係る画像表示装置のガラス基板上に形成される回路の概略構成を示す図である。本実施形態では、第１実施形態における走査信号線ＳＥＬの代わりに、発光制御線ＩＬＭが配置される。発光制御線ＩＬＭはゲート駆動回路ＧＤＲに接続される。また、発光制御線ＩＬＭは、リセット信号線ＲＥＳと略平行に第１の方向（Ｘ方向）に延在し、データ信号線ＤＴＬｏ，ＤＴＬｅ、及び電源線ＰＷＬと略直交する。発光制御線ＩＬＭは、第１の方向（Ｘ方向）と直交する第２の方向（Ｙ方向）に沿って複数本配置される。各画素行ＰＬＩごとに、一本の発光制御線ＩＬＭが配置される。また、本実施形態では三角波入力線ＴＷＬが配置される。三角波入力線ＴＷＬはデータ信号線ＤＴＬｏ，ＤＴＬｅに接続され、所定のタイミングで、データ信号線ＤＴＬｏ，ＤＴＬｅに三角波を入力する。なお、リセット信号線ＲＥＳ、データ信号線ＤＴＬｏ，ＤＴＬｅ，及び電源線ＰＷＬについては、第１実施形態と同様であるため、説明を省略する。

本実施形態においても、各画素列ＰＲＯごとに、二本のデータ信号線ＤＴＬｏ，ＤＴＬｅが配置される。データ信号線ＤＴＬｏは奇数行目の画素行ＰＬＩに対応し、奇数行目の画素行ＰＬＩに属する画素回路Ｐａはデータ信号線ＤＴＬｏに接続される。一方、データ信号線ＤＴＬｅは偶数行目の画素行ＰＬＩに対応し、偶数行目の画素行ＰＬＩに属する画素回路Ｐａはデータ信号線ＤＴＬｅに接続される。本実施形態における画素回路Ｐａは、薄膜トランジスタＴ１ａ，Ｔ２ａ，Ｔ３、画素コンデンサＣ１ａ、及び有機発光ダイオード素子ＯＬＥＤを含む。薄膜トランジスタＴ１ａ，Ｔ２ａはｎチャネル多結晶シリコン型の薄膜トランジスタであり、薄膜トランジスタＴ３はｐチャネル多結晶シリコン型の薄膜トランジスタである。

本実施形態では、データ信号線ＤＴＬｏ，ＤＴＬｅは画素コンデンサＣ１ａに直接接続される。画素コンデンサＣ１ａの他端は、薄膜トランジスタＴ３のゲート電極と、薄膜トランジスタＴ２ａのソース電極と、に接続される。薄膜トランジスタＴ３のソース電極は電源線ＰＷＬに接続され、ドレイン電極は薄膜トランジスタＴ１ａを介して有機発光ダイオード素子ＯＬＥＤの一端に接続される。有機発光ダイオード素子ＯＬＥＤの他端は共通接地端子（陰極）に接続される。薄膜トランジスタＴ１ａのゲート電極には発光制御線ＩＬＭが接続され、薄膜トランジスタＴ１ａのオン／オフは発光制御線ＩＬＭによって制御される。また、薄膜トランジスタＴ２ａのゲート電極にはリセット信号線ＲＥＳが接続され、薄膜トランジスタＴ２ａのオン／オフはリセット信号線ＲＥＳによって制御される。

画素回路Ｐａの動作について説明する。図９は、発光制御線ＩＬＭ、リセット信号線ＲＥＳ、及びデータ信号線ＤＴＬｏ，ＤＴＬｅに入力される信号を示す模式図である。図９において、符号ＩＬＭ（ｎ）は、画素行ＰＬＩ（ｎ）に対応する発光制御線ＩＬＭを示し、符号ＲＥＳ（ｎ）は、画素行ＰＬＩ（ｎ）に対応するリセット信号線ＲＥＳを示す。

本実施形態では、１フレーム期間（例えば１／６０秒間）が、前半期間と、後半期間と、前半期間と後半期間との間に設けられる休止期間と、に分割される。なお、休止期間は設けなくてもよい。

まず、前半期間について説明する。前半期間には、奇数行目の画素行ＰＬＩの画素に対するデータ信号電圧の書き込みと、偶数行目の画素行ＰＬＩの画素の発光と、が行われる。

具体的には、前半期間では、奇数行目の画素行ＰＬＩの各々が順次選択される。例えば、前半期間の第１番目の水平期間Ｈ（１）では、画素行ＰＬＩ（１）が選択され、画素行ＰＬＩ（１）の画素に対してデータ信号電圧が書き込まれる。この場合、まず、薄膜トランジスタＴ１ａ，Ｔ２ａをオン状態にするための信号が、画素行ＰＬＩ（１）に対応するリセット信号線ＲＥＳ（１）及び発光制御線ＩＬＭ（１）に入力される（Ｔｆ）。薄膜トランジスタＴ１ａ，Ｔ２ａがオン状態になると、薄膜トランジスタＴ３のゲート電極とドレイン電極とが同電位のダイオード接続になる。そして、電源線ＰＷＬに所定の電圧が印加されていることによって、薄膜トランジスタＴ３と有機発光ダイオード素子ＯＬＥＤとは導通状態になる。

その後、薄膜トランジスタＴ１ａをオフ状態にするための信号が発光制御線ＩＬＭ（１）に入力され（Ｔｇ）、薄膜トランジスタＴ３と有機発光ダイオード素子ＯＬＥＤとが非導通状態になる。この場合、薄膜トランジスタＴ３のゲート電極とドレイン電極とは、オン状態の薄膜トランジスタＴ２ａを介して短絡されているため、薄膜トランジスタＴ３のゲート電圧は、電源線ＰＷＬに印加された電圧よりもスレッショルド電圧だけ低い電圧に設定される。

その後、薄膜トランジスタＴ２ａをオフ状態にするための信号がリセット信号線ＲＥＳ（１）に入力され（Ｔｈ）、薄膜トランジスタＴ２ａがオフ状態に設定される。なお、前半期間では、奇数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｏに、画像データに対応するデータ信号電圧が入力される。このため、この場合、画素コンデンサＣ１ａの一端には、データ信号線ＤＴＬｏからデータ信号電圧が入力されている。また、画素コンデンサＣ１ａの他端の電圧は、薄膜トランジスタＴ３のゲート電圧に等しくなっている。このため、画素コンデンサＣ１ａの両端の電位差が画素コンデンサＣ１ａに保持される。

同様に、前半期間の第２番目の水平期間Ｈ（２）では、画素行ＰＬＩ（３）が選択され、画素行ＰＬＩ（３）の画素に対してデータ信号電圧が書き込まれる。このように、前半期間の第ｎ番目の水平期間Ｈ（ｎ）では、画素行ＰＬＩ（２ｎ−１）が選択され、画素行ＰＬＩ（２ｎ−１）の画素に対してデータ信号電圧が書き込まれる。このようにして、前半期間では、奇数行目の画素行ＰＬＩの各々に対して、データ信号電圧の書き込みが実行される。

また、前半期間では、薄膜トランジスタＴ１ａをオン状態にするための信号が、偶数行目の画素行ＰＬＩに対応する発光制御線ＩＬＭに入力される。例えば、薄膜トランジスタＴ１ａをオン状態にするための信号が、発光制御線ＩＬＭ（２），ＩＬＭ（４），ＩＬＭ（２ｎ）などに入力され、画素行ＰＬＩ（２），ＰＬＩ（４），ＰＬＩ（２ｎ）などの画素回路Ｐａの薄膜トランジスタＴ１ａがオン状態になる。また、前半期間では、偶数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｅに三角波電圧が三角波入力線ＴＷＬから入力される。そして、画素コンデンサＣ１ａに保持された電圧と、データ信号線ＤＴＬｅに印加された三角波電圧と、の関係に対応して、有機発光ダイオード素子ＯＬＥＤが発光する。このようにして、前半期間では、偶数行目の画素行ＰＬＩの画素が発光される。

上記のように、前半期間には、奇数行目の画素行ＰＬＩの画素に対してデータ信号電圧が書き込まれるとともに、偶数行目の画素行ＰＬＩの画素が発光する。

次に、後半期間について説明する。前半期間とは逆に、後半期間では、偶数行目の画素行ＰＬＩの画素に対するデータ信号電圧の書き込みと、奇数行目の画素行ＰＬＩの画素の発光と、が行われる。

具体的には、後半期間では、偶数行目の画素行ＰＬＩが順次選択される。例えば、後半期間の第１番目の水平期間Ｈ（１）では、画素行ＰＬＩ（２）が選択され、画素行ＰＬＩ（２）の画素に対してデータ信号電圧が書き込まれる。同様に、後半期間の第２番目の水平期間Ｈ（２）では、画素行ＰＬＩ（４）が選択され、画素行ＰＬＩ（４）の画素に対してデータ信号電圧が書き込まれる。このように、後半期間の第ｎ番目の水平期間Ｈ（ｎ）では、画素行ＰＬＩ（２ｎ）が選択され、画素行ＰＬＩ（２ｎ）の画素に対してデータ信号電圧が書き込まれる。

また、後半期間では、薄膜トランジスタＴ１ａをオン状態にするための信号が、奇数行目の画素行ＰＬＩに対応する発光制御線ＩＬＭに入力される。例えば、薄膜トランジスタＴ１ａをオン状態にするための信号が、発光制御線ＩＬＭ（１），ＩＬＭ（３），ＩＬＭ（２ｎ−１）などに入力され、画素行ＰＬＩ（１），ＰＬＩ（３），ＰＬＩ（２ｎ−１）などの各画素回路Ｐａの薄膜トランジスタＴ１ａがオン状態になる。また、後半期間では、奇数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｏに三角波電圧が三角波入力線ＴＷＬから入力される。そして、画素コンデンサＣ１ａに保持された電圧と、データ信号線ＤＴＬｏに印加された三角波電圧と、の関係に対応して、有機発光ダイオード素子ＯＬＥＤが発光する。

上記のように、後半期間には、偶数行目の画素行ＰＬＩの画素に対してデータ信号電圧が書き込まれるとともに、奇数行目の画素行ＰＬＩの画素が発光する。

本実施形態に係る画像表示装置では、各画素列ＰＲＯごとに、奇数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｏと、偶数行目の画素行ＰＬＩに対応するデータ信号線ＤＴＬｅと、の二本のデータ信号線が配線される。その結果、１フレーム期間の前半期間において、奇数行目の画素行ＰＬＩの画素に対する書き込みを実行するとともに、偶数行目の画素行ＰＬＩの画素を発光させることが可能になる。また、後半期間において、偶数行目の画素行ＰＬＩの画素に対する書き込みを実行するとともに、奇数行目の画素行ＰＬＩの画素を発光させることが可能になる。本実施形態に係る画像表示装置によれば、インターレース駆動を実現することが可能になる。

１フレーム期間を書込み期間と発光期間とに完全に分ける画素制御方法を採用する場合には、発光期間において、画素の発光が集中するため、多くの電流が流れ、大きな電圧降下が生じる場合がある。その結果、表示画面にむらが生じてしまう場合がある。この点、本実施形態に係る画像表示装置によれば、画素の発光が前半期間と後半期間とに分散されるため、上記のような電圧降下の発生を抑制することが可能になる。その結果、電圧降下に起因する表示品質の低下を軽減できるようになる。

また、１フレーム期間を書込み期間と発光期間とに完全に分ける画素制御方法を採用する場合には、発光期間を除いたおおよそ１フレームの半分の時間でデータ書き込みを行うが、本実施形態に係る画像表示装置では、１フレーム全体でデータ書き込みを行うことができるため、書き込みにかける時間を２倍程度に増やすことができる。すなわち、データ書き込み時間の不足による輝度むらを抑制することができる。

また、本実施形態に係る画像表示装置では、下記に説明するように、データ信号の伝達遅延を改善できるようになる。データ信号の伝達時間ｔは、ｔ＝Ｃ＊Ｒというように、データ信号線に生じる容量Ｃと、データ信号線の抵抗Ｒと、の積によって表される。この点、本実施形態に係る画像表示装置では、各画素列ＰＲＯごとに一本のデータ信号線を配線する場合に比べて、一本のデータ信号線に接続される画素回路Ｐａの数が半分になる。その結果、データ信号の伝達遅延が改善される。

さらに、本実施形態に係る画像表示装置では、データ信号線ＤＴＬｏに接続される画素回路Ｐａの数と、データ信号線ＤＴＬｅに接続される画素回路Ｐａの数と、が略等しくなっている。これによって、前半期間と後半期間とで発光する画素数が略同程度となるように図られている。すなわち、画面全体が均一な表示をした場合に前半と後半とで流れる電流量が略同程度となり、前半と後半とで電圧降下による輝度むらが略同程度となるように図られている。また、データ信号線ＤＴＬｏの負荷と、データ信号線ＤＴＬｅの負荷と、が略同程度となるように図られている。すなわち、データ信号線ＤＴＬｏとデータ信号線ＤＴＬｅとで、データ信号の伝達遅延が略同程度となるように図られている。

［変形例］
なお、本発明は以上に説明した実施の形態に限定されるものではない。

例えば、第１及び第２実施形態では、画素行ＰＬＩを、奇数行目の画素行ＰＬＩのグループと、偶数行目の画素行ＰＬＩのグループと、の二つのグループに分けるようにしたが、グループの分け方はこの方法に限られない。例えば、Ｎ行の画素行が存在する場合には、第１行目〜第（Ｎ／２）行目の画素行ＰＬＩが属する第１グループと、第（Ｎ／２＋１）行目〜第Ｎ行目の画素行ＰＬＩが属する第２グループと、の二つのグループに画素行ＰＬＩを分けるようにしてもよい。この場合、第１グループに属する画素行ＰＬＩの画素回路Ｐ，Ｐａはデータ信号線ＤＴＬｏに接続され、第２グループに属する画素行ＰＬＩの画素回路Ｐ，Ｐａはデータ信号線ＤＴＬｅに接続されるようにすればよい。

また例えば、第１及び第２実施形態では、各画素列ＰＲＯごとに、三本以上のデータ信号線が配線されるようにしてもよい。この場合、画素行ＰＬＩが三つ以上のグループに分けられることになる。例えば、各画素列ＰＲＯごとに三本のデータ信号線が配線され、画素行ＰＬＩが三つのグループに分けられる場合を想定する。この場合、第１実施形態では、一の画素行ＰＬＩの表示制御が三つの水平期間を用いて実行される。また、第２実施形態では、１フレーム期間が、第１〜第３の期間と、休止期間と、に分けられる。そして、第１の期間では、第１の画素行グループに対する書き込みが実行されるとともに、第２及び第３の画素行グループの発光が実行される。また、第２の期間では、第２の画素行グループに対する書き込みが実行されるとともに、第１及び第３の画素行グループの発光が実行される。さらに、第３の期間では、第３の画素行グループに対する書き込みが実行されるとともに、第１及び第２の画素行グループの発光が実行される。なお、第１の期間では、第１の画素行グループに対する書き込みが実行されるとともに、第２の画素行グループの発光が実行されるようにしてもよい。また、第２の期間では、第２の画素行グループに対する書き込みが実行されるとともに、第３の画素行グループの発光が実行されるようにしてもよい。さらに、第３の期間では、第３の画素行グループに対する書き込みが実行されるとともに、第１の画素行グループの発光が実行されるようにしてもよい。

また例えば、本発明は有機ＥＬ表示装置以外の画像表示装置にも適用することができる。本発明は、アクティブマトリックス方式の画像表示装置に適用することができる。例えば、アクティブマトリックス方式の液晶表示装置にも本発明は適用することができる。

図１０は、本発明をアクティブマトリックス方式の液晶表示装置に適用した場合の例を示す。図１０は、液晶表示装置の表示パネルの回路の概略構成の一例を示す図である。図１０に示す例では、各画素列ＰＲＯごとに、二本のデータ信号線ＤＴＬｏ，ＤＴＬｅが配置されている。そして、奇数行目の画素行ＰＬＩに属する画素回路Ｐｂはデータ信号線ＤＴＬｏに接続され、偶数行目の画素行ＰＬＩに属する画素回路Ｐｂはデータ信号線ＤＴＬｅに接続されている。なお、本発明は、いわゆるＩＰＳ（In Plane Switching）方式の液晶表示装置にも適用することが可能であるし、いわゆるＶＡ（Virtical Alignment）又はＴＮ（Twisted Nematic）方式の液晶表示装置にも適用することも可能である。

本発明の第１実施形態に係る画像表示装置のガラス基板上に形成される回路の概略構成を示す図である。 画素回路の概略構成を示す図である。 奇数行目の画素行の画素のレイアウト図である。 偶数行目の画素行の画素のレイアウト図である。 ガラス基板の部分断面を示す模式図である。 走査信号線、リセット信号線、及びデータ信号線の信号の一例を示す模式図である。 走査信号線又はリセット信号の一例を示す図である。 本発明の第２実施形態に係る画像表示装置のガラス基板上に形成される回路の概略構成を示す図である。 発光制御線、リセット信号線、及びデータ信号線の信号の一例を示す模式図である。 本発明の他の実施形態に係る画像表示装置の表示パネルの回路の概略構成の一例を示す図である。 従来の有機ＥＬ表示装置の基板上に形成される回路の概略構成の一例を示す図である。 従来の有機ＥＬ表示装置における走査信号線、リセット信号線、及びデータ信号線の信号の一例を示す模式図である。 従来の有機ＥＬ表示装置における走査信号線又はリセット信号の一例を示す図である。

符号の説明

ＡＮＤ アノード層、ＢＵＦ バッファ層、Ｃ１ 第１画素コンデンサ、Ｃ１ａ 画素コンデンサ、Ｃ２ 第２画素コンデンサ、ＤＤＲ 信号駆動回路、ＤＥ１，ＤＥ２，ＤＥ３ ドレイン電極、ＤＴＬ，ＤＴＬｏ，ＤＴＬｅ データ信号線、ＧＤＲ ゲート駆動回路、ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極、ＧＬ ゲート配線、ＩＬＭ 発光制御線、ＭＥＴ 反射メタル層、ＯＣ１ 平坦化膜、ＯＣ２ 平坦化膜、ＯＸ１ ゲート絶縁膜、ＯＸ２ 層間絶縁膜、Ｐ，Ｐａ，Ｐｂ 画素回路、ＰＡＳ 保護絶縁膜、ＰＬＩ 画素行、ＰＲＯ 画素列、ＰＳＩ 半導体層、ＰＷＬ 電源線、ＲＥＳ リセット信号線、ＳＥ１，ＳＥ２，ＳＥ３ ソース電極、ＳＥＬ 走査信号線、ＳＵＢ ガラス基板、Ｔ１，Ｔ２，Ｔ３ 薄膜トランジスタ。

Claims (16)

1. 画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、
   一つの画素回路列に対して、当該画素回路列のうちの少なくとも一つの画素回路に接続され、かつ、他の画素回路列の画素回路には接続されないデータ信号線が複数配線され、
   前記画素回路列の画素回路は、前記複数のデータ信号線のうちのいずれかに接続される、
   ことを特徴とする画像表示装置。
2. 請求項１に記載の画像表示装置において、
   前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、を含み、
   前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、
   所定期間において、前記第１の画素回路行及び前記第２の画素回路行の両方に対して、薄膜トランジスタをオン状態にするための信号が供給される、
   ことを特徴とする画像表示装置。
3. 請求項１に記載の画像表示装置において、
   前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、を含み、
   前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、
   第１の期間において、前記第１のデータ信号線を介して前記第１の画素回路行の画素回路にデータ信号電圧が供給され、
   第２の期間において、前記第１のデータ信号線に所定信号が供給されることによって、前記第１の画素回路行の画素回路に含まれる発光素子が、前記第１の期間において前記第１の画素回路行の画素回路に供給された前記データ信号電圧に対応して発光され、かつ、前記第２のデータ信号線を介して前記第２の画素回路行の画素回路にデータ信号電圧が供給される、
   ことを特徴とする画像表示装置。
4. 請求項１に記載の画像表示装置において、
   前記複数のデータ信号線のそれぞれに接続される前記画素回路の数が略等しいことを特徴とする画像表示装置。
5. 請求項１に記載の画像表示装置において、
   前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、であり、
   前記第１のデータ信号線に接続される画素回路と、前記第２のデータ信号線に接続される画素回路と、が交互に配置される、
   ことを特徴とする画像表示装置。
6. 請求項１に記載の画像表示装置において、
   前記複数のデータ信号線は、第１のデータ信号線と、第２のデータ信号線と、であり、
   前記画素回路は、前記第１のデータ信号線又は前記第２のデータ信号線のいずれか一方に接続され、
   前記基板を平面的に見た場合に、薄膜トランジスタは、前記第１のデータ信号線と前記第２のデータ信号線との間の領域に配置される、
   ことを特徴とする画像表示装置。
7. 請求項６に記載の画像表示装置において、
   前記画素回路列の両側に電源線が配置され、
   前記画素回路列の画素回路は、当該画素回路が接続される前記データ信号線が配置される側とは反対側に配置される前記電源線に接続される、
   ことを特徴とする画像表示装置。
8. 画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、
   前記行列状に配列された画素回路の一つの画素回路列に沿ってデータ信号線が配線され、
   前記一つの画素回路列は、前記データ信号線に接続する画素回路と接続しない画素回路とを有する、
   ことを特徴とする画像表示装置。
9. 請求項８に記載の画像表示装置において、
   前記データ信号線には前記一つの画素回路列に対し複数のデータ信号線が配置され、
   前記一つの画素回路列のなかの画素回路は前記複数のデータ信号線の一つに接続し、
   前記複数のデータ信号線のそれぞれに接続される前記画素回路の数が等しいことを特徴とする画像表示装置。
10. 画素の表示制御を行うための画素回路が行列状に配列された基板を含む画像表示装置において、
    一つの画素回路列に対して、複数のデータ信号線が配線され、前記複数のデータ信号線は、前記行列状に配置された画素回路の列方向に延在し、行方向に並んで配置され、
    前記画素回路列の画素回路は、前記複数のデータ信号線のうちのいずれかに接続される、
    ことを特徴とする画像表示装置。
11. 請求項１０に記載の画像表示装置において、
    前記複数のデータ信号線は、第１の画素回路列に沿って第１のデータ信号線と第２のデータ信号線とを含み、前記第１のデータ信号線と前記第２のデータ信号線とが並列に配置され、
    前記第１の画素回路列は前記第１のデータ信号線に接続される画素回路と、前記第２のデータ信号線に接続される画素回路とを有する、
    ことを特徴とする画像表示装置。
12. 請求項１１に記載の画像表示装置において、
    前記画素回路は、前記第１のデータ信号線又は前記第２のデータ信号線のいずれか一方に薄膜トランジスタを介して接続され、
    前記基板を平面的に見た場合に、前記薄膜トランジスタは、前記第１のデータ信号線と前記第２のデータ信号線との間の領域に配置される、
    ことを特徴とする画像表示装置。
13. 請求項１１に記載の画像表示装置において、
    前記画素回路列の両側に電源線が配置され、
    前記画素回路列の画素回路は、当該画素回路が接続される前記データ信号線が配置される側とは反対側に配置される前記電源線に接続される、
    ことを特徴とする画像表示装置。
14. 請求項１１に記載の画像表示装置において、
    前記第１の画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続される、
    ことを特徴とする画像表示装置。
15. 請求項１４に記載の画像表示装置において、
    所定期間に前記第１の画素回路行及び前記第２の画素回路行の両方に対して、薄膜トランジスタをオン状態にするための信号が供給される、
    ことを特徴とする画像表示装置。
16. 請求項１１に記載の画像表示装置において、
    前記画素回路列の画素回路のうちの、第１の画素回路行に属する画素回路は前記第１のデータ信号線に接続され、第２の画素回路行に属する画素回路は前記第２のデータ信号線に接続され、
    第１の期間において、前記第１のデータ信号線を介して前記第１の画素回路行の画素回路にデータ信号電圧が供給され、
    第２の期間において、前記第１のデータ信号線に所定信号が供給されることによって、前記第１の画素回路行の画素回路に含まれる発光素子が、前記第１の期間において前記第１の画素回路行の画素回路に供給された前記データ信号電圧に対応して発光され、かつ、前記第２のデータ信号線を介して前記第２の画素回路行の画素回路にデータ信号電圧が供給される、
    ことを特徴とする画像表示装置。

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