JP2010056829A - 発振回路 - Google Patents

Abstract

【課題】ＭＯＳ容量を用いて構成される発振回路において、低電圧動作の場合であっても、電圧変動に対する容量値の変動幅を小さくすることができる発振回路を提供する。
【解決手段】発振回路の負荷容量は、少なくとも１つのＰＭＯＳと、少なくとも１つのＮＭＯＳとを含むＭＯＳ容量を用いて構成されている。ＰＭＯＳおよびＮＭＯＳのゲートは発振回路の発振ノードに接続されている。ＰＭＯＳのソース、ドレインおよび基板は電源に接続され、ＮＭＯＳのソース、ドレインおよび基板はグランドに接続されている。
【選択図】 図１

Description

本発明は、負荷容量としてＭＯＳ（金属酸化膜半導体）容量を用いて構成される発振回路に関するものである。

例えば、水晶発振回路の構成素子として、水晶振動子の端子（発振ノード）に直列に接続される負荷容量（固定容量）は必須である。この負荷容量として、一般に、ＰＩＰ容量（Poly-Insulator-Poly容量）やＭＯＳ容量（ゲート容量）が用いられる。

ＰＩＰ容量は、容量値の電圧依存が殆ど無いので、発振回路で用いられる負荷容量の容量値が安定しているという利点がある。

しかし、ＰＩＰ容量を用いる場合、ＩＣ（半導体集積回路）の製造工程において、その形成工程（２層目のポリシリコンの形成工程）を追加する必要がある。さらに、ＰＩＰ容量には、信頼性確保のため、ポリシリコン間に形成される酸化膜の膜厚を薄くできないという問題がある。そのため、ＰＩＰ容量は、単位面積当たりの容量値が小さく、所望の容量値を得るためにはレイアウト面積が大きくなる。

これに対して、ＭＯＳ容量は、ＩＣの製造工程において、その形成工程を追加することなく形成することができ、絶縁膜を薄くすることができるため、ＰＩＰ容量よりも小面積で同等の容量値を得ることができる。

しかし、ＭＯＳ容量の容量値には電圧依存があり、高電圧域では変化は小さいが、低電圧域では容量値が著しく低下する。従って、ＭＯＳ容量を用いて低電圧動作の発振回路を設計する場合、容量値の低下を補うためにＭＯＳ容量のレイアウト面積を大きくする必要が生じる。さらに、ＭＯＳ容量は、容量値の電圧依存が大きいので、発振周波数のばらつきが大きくなるという問題もある。

以下、ＭＯＳ容量を用いて構成される水晶発振回路について説明する。

図５は、従来の水晶発振回路の構成を表す一例の回路図である。同図に示す発振回路３０は、並列に接続された水晶振動子３２、インバータ３４および帰還抵抗３６と、水晶振動子３２の両端に接続された負荷容量３８とによって構成されている。

負荷容量３８として、４つのＮＭＯＳ（ＭＯＳ容量）４０，４２，４４，４６が用いられている。ＮＭＯＳ４０，４２のゲートは水晶振動子３２の一方の端子（図５中、左側の端子）に接続され、ＮＭＯＳ４４，４６のゲートは水晶振動子３２の他方の端子（図５中、右側の端子）に接続されている。また、ＮＭＯＳ４０，４２，４４，４６のソース、ドレインおよび基板はグランドに接続されている。なお、ここでは、４つのＮＭＯＳが用いられているが、図１との比較を容易にするためのものであり、ＮＭＯＳ４０と４２のいずれか１つと、ＮＭＯＳ４４と４６のいずれか１つとの組合せであってもよい。

帰還抵抗３６は、水晶振動子３２の両側の端子におけるＤＣ電位を一定にする効果がある。また、負荷容量３８は、インバータ３４の出力信号（水晶振動子３２の発振信号）の発振周波数を微調整するものである。インバータ３４によって水晶振動子３２の両側の端子に所定の電圧を印加すると、水晶振動子３２は所定の周波数で発振する。水晶振動子３２の発振信号はインバータ３４によって増幅出力される。

図６は、図５に示す発振回路の負荷容量のＣ−Ｖ特性を表すグラフである。グラフの縦軸は負荷容量３８の容量値Ｃ（ｐＦ）、横軸は、負荷容量３８となるＮＭＯＳ４０，４２，４４，４６のゲートに印加される電圧Ｖ（Ｖ）を表す。‘◆’は、負荷容量３８をエンハンスメント型のＭＯＳで形成した場合、‘■’は、負荷容量３８をデプレッション型のＭＯＳ（Ｄ）で形成した場合のＣ−Ｖ特性を表すグラフである。

例えば、発振回路３０から出力される信号（インバータ３４の出力信号）の振幅が１．５±１．０Ｖの範囲で変化する場合、このグラフから、負荷容量３８の容量値は、約２〜２０ｐＦの範囲で変化することが分かる。

一方、負荷容量３８をデプレッション型のＭＯＳ（Ｄ）で形成すると、グラフから分かるように、負荷容量３８の容量値は、約１５〜２０ｐＦの範囲で変化し、電圧変化に対する容量変化の変動幅を大幅に低減できる。しかし、この場合には、ＮＭＯＳ４０，４２，４４，４６の閾値電圧を−０．５Ｖ程度に調節し、デプレッション型のＭＯＳ（Ｄ）を形成するための形成工程を追加する必要が生じる。

ここで、特許文献１のように、水晶発振回路において、ＰＩＰ固定容量を用いた例がある。同文献では、ＮＭＯＳを容量可変素子として用いているが、容量値がゲート・基板電圧に依存することは上記のＭＯＳ容量と同一である。

特開２００６−６０７９７号公報

本発明の目的は、ＭＯＳ容量を用いて構成される発振回路において、低電圧動作の場合であっても、電圧変動に対する容量値の変動幅を小さくすることができる発振回路を提供することにある。

上記目的を達成するために、本発明は、負荷容量としてＭＯＳ容量を用いて構成される発振回路であって、
前記ＭＯＳ容量は、少なくとも１つのＰＭＯＳと、少なくとも１つのＮＭＯＳとを含み、
前記ＰＭＯＳおよびＮＭＯＳのゲートは当該発振回路の発振ノードに接続されており、前記ＰＭＯＳのソース、ドレインおよび基板は電源に接続され、前記ＮＭＯＳのソース、ドレインおよび基板はグランドに接続されていることを特徴とする発振回路を提供するものである。

ここで、当該発振回路は、水晶振動子を用いて構成される水晶発振回路であって、
前記ＰＭＯＳおよびＮＭＯＳのゲートは、前記発振ノードとして、前記水晶振動子の端子に接続されていることが好ましい。

また、前記ＰＭＯＳおよびＮＭＯＳは、デプレッション型のＭＯＳであることが好ましい。

本発明では、負荷容量として、ＰＭＯＳとＮＭＯＳを組み合わせたＭＯＳ容量を使って、電圧変動に対する容量値の変動幅が小さい発振回路を構成できる。そのため、本発明によれば、ある仕様の負荷容量を構成する場合に、電圧変動による容量値低下が小さいので、ＮＭＯＳ単体またはＰＭＯＳ単体で負荷容量を構成するよりも、負荷容量のレイアウト面積を縮小することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の発振回路を詳細に説明する。

図１は、本発明の発振回路の構成を表す一実施形態の回路図である。同図は、水晶発振回路１０であり、並列に接続された水晶振動子１２、インバータ１４および帰還抵抗１６と、水晶振動子１２に直列に接続された負荷容量１８とによって構成されている。ここで、負荷容量１８として、２つのＰＭＯＳ（ＭＯＳ容量）２０，２２と、２つのＮＭＯＳ（ＭＯＳ容量）２４，２６が用いられている。

ＰＭＯＳ２０とＮＭＯＳ２４のゲートは水晶振動子１２の一方の端子（図１中、左側の端子）に接続され、ＰＭＯＳ２２とＮＭＯＳ２６のゲートは水晶振動子１２の他方の端子（図１中、右側の端子）に接続されている。また、ＰＭＯＳ２０，２２のソース、ドレインおよび基板は電源に接続され、ＮＭＯＳ２４，２６のソース、ドレインおよび基板はグランドに接続されている。

図１に示す本実施形態の発振回路１０と、図５に示す従来の発振回路３０との違いは、負荷容量１８，３８の構成である。両者の間で水晶振動子１２，３２、インバータ１４，３４、帰還抵抗１６，３６は同じものである。

すなわち、従来の発振回路３０では、４つのＮＭＯＳ４０，４２，４４，４６が水晶振動子３２の両端とグランドとの間に接続されている。これに対して、本実施形態の発振回路１０では、２つのＰＭＯＳ２０，２２が水晶振動子１２の両端と電源との間に接続され、２つのＮＭＯＳ２４，２６が水晶振動子１２の両端とグランドとの間に接続されている。

ここで、電源とグランドはＡＣ的にショートと見なせるので、ＮＭＯＳ２４のＭＯＳ容量と、ＰＭＯＳ２０のＭＯＳ容量は、水晶振動子１２の左側の端子に対して並列に接続されているとみなすことができる。従って、ＮＭＯＳ２４とＰＭＯＳ２０の合成容量が、水晶振動子１２の左側の端子における負荷容量１８の容量値となる。ＮＭＯＳ２６とＰＭＯＳ２２も水晶振動子１２の右側の端子に対して同様の関係である。

ＮＭＯＳ２４，２６の容量値は、水晶振動子１２の端子とグランドとの電位差に応じて変動する。一方、ＰＭＯＳ２０，２２の容量値は、電源と水晶振動子１２の端子との電位差に応じて変動する。

なお、インバータ１４は、例えば、レギュレータを用いた発振アンプ等に置き換えることも可能である。また、帰還抵抗１６の抵抗値、負荷容量１８の容量値は、水晶振動子１２の発振周波数等に応じて適宜決定すべきものである。

本実施形態の発振回路１０の動作は、従来の発振回路３０の動作と同様であるから、その繰り返しの説明は省略する。

図２は、図１に示す発振回路の負荷容量のＣ−Ｖ特性を表すグラフである。グラフの縦軸は負荷容量１８の容量値Ｃ（ｐＦ）、横軸は、負荷容量１８となるＰＭＯＳ２０，２２およびＮＭＯＳ２４，２６のゲートに印加される電圧Ｖ（Ｖ）を表す。‘◆’はＮＭＯＳ２４，２６、‘■’はＰＭＯＳ２０，２２、‘△’は、ＮＭＯＳ２４，２６＋ＰＭＯＳ２０，２２のＣ−Ｖ特性を表すグラフである。

図２のグラフは、ＮＭＯＳ２４，２６およびＰＭＯＳ２０，２２を同じトランジスタサイズとした場合の特性を表す。ＮＭＯＳ２４，２６の容量値Ｃは、電圧Ｖが０Ｖの時に約５ｐＦである。その後、ＮＭＯＳ２４，２６の容量値Ｃは電圧Ｖの上昇とともに下降して電圧Ｖが約０．５Ｖで１ｐＦとなり、その後は上昇して、電圧Ｖが約２．５Ｖで１０ｐＦとなり、その後は、１０ｐＦを維持する。

一方、ＰＭＯＳ２０，２２は、ＮＭＯＳ２４，２６とは逆のＣ−Ｖ特性を示す。すなわち、ＰＭＯＳ２０，２２の容量値Ｃは、電圧Ｖが０Ｖの時に約１０ｐＦである。その後、ＰＭＯＳ２０，２２の容量値Ｃは電圧Ｖが約１Ｖになると下降し始め、電圧Ｖの上昇とともに下降して電圧Ｖが約２．８Ｖで１ｐＦとなり、その後は上昇して、電圧Ｖが約３．７Ｖで１０ｐＦとなり、その後は、１０ｐＦを維持する。

従来の発振回路３０の場合と同様に、発振ノードの振幅が１．５±１．０Ｖの範囲で変化する場合、このグラフから、負荷容量１８の容量値は、約１１〜１４ｐＦの範囲で変化することが分かる。この負荷容量１８の容量値の変動幅は、従来の発振回路３０において、負荷容量３８をデプレッション型のＭＯＳで構成した場合と比べても同等か、それ以下である。

水晶振動子１２の両側の端子（発振ノード）は、発振動作時に、通常１〜２Ｖの電圧振幅で、図１や図５に波線で示すように、その発振周波数（１０〜１００ＭＨｚ程度）のサイン波に近い波形を示す。上記の通り、ＮＭＯＳ単体またはＰＭＯＳ単体で負荷容量１８を構成するよりも、ＮＭＯＳとＰＭＯＳを組み合わせて負荷容量１８を構成する方が、この電圧変動に対する容量値の変動幅を少なくすることができる。

上記のように、発振回路１０であれば、負荷容量１８のレイアウト面積の大幅な増加がなく（発振回路３０とほぼ同等）、しかも、ＰＩＰ容量のように形成工程を追加する必要もなく、電圧依存の小さいＭＯＳ容量を形成することができる。

なお、ＮＭＯＳ２４，２６およびＰＭＯＳ２０，２２は、同じ容量値となるように、トランジスタサイズを適宜調整してもよい。

また、デプレッション型のＭＯＳ（Ｄ）を形成するための形成工程を追加する必要はあるが、負荷容量１８をデプレッション型のＭＯＳ（Ｄ）で形成すると、ＭＯＳ容量の変動幅をさらに小さくできる。同様に、発振ノードの振幅が１．５±１．０Ｖの範囲で変化する場合、図３のグラフに示すように、負荷容量１８の容量値Ｃは、約１７．８〜２０ｐＦの範囲で変化し、電圧変化に対する容量変化の変動幅をさらに低減できる。

以上のように、発振回路１０では、負荷容量１８として、ＰＭＯＳとＮＭＯＳを組み合わせたＭＯＳ容量を使って、低電圧動作の場合であっても、電圧変動に対する容量値の変動幅が小さい発振回路を構成できる。従って、ある仕様の負荷容量を構成する場合に、電圧変動による容量値低下が小さいので、ＮＭＯＳ単体またはＰＭＯＳ単体で負荷容量を構成するよりも、負荷容量のレイアウト面積を縮小することができる。

なお、本発明は、水晶発振回路、ＲＣ発振回路、ＬＣ発振回路等のように、負荷容量を用いて構成される各種の発振回路に適用可能である。これら各種の発振回路において、発振ノードは、発振信号またはこれと同等の信号が出力されるノードである。また、発振ノードの両側の端子に負荷容量を設けてもよいし、一方の端子にだけ設けるようにしてもよい。ＮＭＯＳおよびＰＭＯＳの個数、サイズ、容量値にも制限はない。

以下、別の例として、本発明をＲＣ発振回路に適用した場合を示す。

図４は、本発明の発振回路の構成を表す別の実施形態の回路図である。同図は、本発明をＲＣ発振回路に適用した場合の一例を示すものである。同図に示す発振回路５０は、並列に接続されたシュミットインバータ５２および帰還抵抗５４と、インバータ５２の入力端子に直列に接続された負荷容量５６とによって構成されている。ここで、負荷容量５６として、ＰＭＯＳ５８と、ＮＭＯＳ６０が用いられている。

ＰＭＯＳ５８とＮＭＯＳ６０のゲートはインバータ５２の入力端子に接続されている。また、ＰＭＯＳ５８のソース、ドレインおよび基板は電源に接続され、ＮＭＯＳ６０のソース、ドレインおよび基板はグランドに接続されている。

発振回路５０は、帰還抵抗５４の抵抗値と、負荷容量５６の容量値とによって決定される時定数に応じて、インバータ５２の入力端子と出力端子との間に生じる位相差に相当する周波数の信号をインバータ５２で波形整形して出力する。

上記に示すようなシュミットインバータ５２によるＲＣ発振回路５０をＩＣ内部に搭載する場合においても、本発明の容量構成によって、負荷容量５６のレイアウト面積を縮小することができ、その結果、ＩＣ面積を低減することができる。

なお、負荷容量５６を、インバータ５２の出力端子側のノードに接続してもよいし、インバータ５２の入力端子側のノードと出力端子側のノードの両方に接続する構成としてもよい。また、前述の通り、本発明は、各種の発振回路に適用可能であり、ＲＣ発振回路の構成も上記図示例のものに限定されない。また、本発明をＬＣ発振回路やその他の発振回路に適用する場合も同じである。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の発振回路の構成を表す一実施形態の回路図である。 図１に示す発振回路の負荷容量のＣ−Ｖ特性を表すグラフである。 負荷容量としてデプレッション型のＭＯＳトランジスタを用いた場合の発振回路の負荷容量の特性を表すグラフである。 本発明の発振回路の構成を表す別の実施形態の回路図である。 従来の水晶発振回路の構成を表す一例の回路図である。 図５に示す発振回路の負荷容量のＣ−Ｖ特性を表すグラフである。

符号の説明

１０，３０ 水晶発振回路
１２，３２ 水晶振動子
１４，３４ インバータ
１６，３６，５４ 帰還抵抗
１８，３８，５６ 負荷容量
２０，２２，５８ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
２４，２６，４０，４２，４４，４６，６０ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
５０ ＲＣ発振回路
５２ シュミットインバータ

Claims (3)

1. 負荷容量としてＭＯＳ容量を用いて構成される発振回路であって、
   前記ＭＯＳ容量は、少なくとも１つのＰＭＯＳと、少なくとも１つのＮＭＯＳとを含み、
   前記ＰＭＯＳおよびＮＭＯＳのゲートは当該発振回路の発振ノードに接続されており、前記ＰＭＯＳのソース、ドレインおよび基板は電源に接続され、前記ＮＭＯＳのソース、ドレインおよび基板はグランドに接続されていることを特徴とする発振回路。
2. 当該発振回路は、水晶振動子を用いて構成される水晶発振回路であって、
   前記ＰＭＯＳおよびＮＭＯＳのゲートは、前記発振ノードとして、前記水晶振動子の端子に接続されていることを特徴とする請求項１に記載の発振回路。
3. 前記ＰＭＯＳおよびＮＭＯＳは、デプレッション型のＭＯＳであることを特徴とする請求項１または２に記載の発振回路。

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