JP2010056829A - Oscillation circuit - Google Patents
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Abstract
Description
本発明は、負荷容量としてMOS(金属酸化膜半導体)容量を用いて構成される発振回路に関するものである。 The present invention relates to an oscillation circuit configured using a MOS (metal oxide semiconductor) capacitor as a load capacitor.
例えば、水晶発振回路の構成素子として、水晶振動子の端子(発振ノード)に直列に接続される負荷容量(固定容量)は必須である。この負荷容量として、一般に、PIP容量(Poly-Insulator-Poly容量)やMOS容量(ゲート容量)が用いられる。 For example, a load capacitor (fixed capacitor) connected in series to a terminal (oscillation node) of a crystal resonator is indispensable as a component of the crystal oscillation circuit. In general, a PIP capacity (Poly-Insulator-Poly capacity) or a MOS capacity (gate capacity) is used as the load capacity.
PIP容量は、容量値の電圧依存が殆ど無いので、発振回路で用いられる負荷容量の容量値が安定しているという利点がある。 The PIP capacitor has an advantage that the capacitance value of the load capacitor used in the oscillation circuit is stable because the capacitance value has almost no voltage dependence.
しかし、PIP容量を用いる場合、IC(半導体集積回路)の製造工程において、その形成工程(2層目のポリシリコンの形成工程)を追加する必要がある。さらに、PIP容量には、信頼性確保のため、ポリシリコン間に形成される酸化膜の膜厚を薄くできないという問題がある。そのため、PIP容量は、単位面積当たりの容量値が小さく、所望の容量値を得るためにはレイアウト面積が大きくなる。 However, when a PIP capacitor is used, it is necessary to add a formation process (second-layer polysilicon formation process) in an IC (semiconductor integrated circuit) manufacturing process. Furthermore, the PIP capacitor has a problem that the thickness of the oxide film formed between the polysilicon layers cannot be reduced in order to ensure reliability. Therefore, the PIP capacitance has a small capacitance value per unit area, and a layout area becomes large in order to obtain a desired capacitance value.
これに対して、MOS容量は、ICの製造工程において、その形成工程を追加することなく形成することができ、絶縁膜を薄くすることができるため、PIP容量よりも小面積で同等の容量値を得ることができる。 On the other hand, the MOS capacitor can be formed without adding the formation process in the IC manufacturing process, and the insulating film can be thinned. Therefore, the capacitance value is equivalent to a smaller area than the PIP capacitor. Can be obtained.
しかし、MOS容量の容量値には電圧依存があり、高電圧域では変化は小さいが、低電圧域では容量値が著しく低下する。従って、MOS容量を用いて低電圧動作の発振回路を設計する場合、容量値の低下を補うためにMOS容量のレイアウト面積を大きくする必要が生じる。さらに、MOS容量は、容量値の電圧依存が大きいので、発振周波数のばらつきが大きくなるという問題もある。 However, the capacitance value of the MOS capacitor has voltage dependence, and the change is small in the high voltage range, but the capacitance value is significantly reduced in the low voltage range. Therefore, when designing an oscillation circuit that operates at a low voltage using a MOS capacitor, it is necessary to increase the layout area of the MOS capacitor in order to compensate for a decrease in the capacitance value. Furthermore, since the MOS capacitor has a large voltage dependency of the capacitance value, there is also a problem that variation in oscillation frequency becomes large.
以下、MOS容量を用いて構成される水晶発振回路について説明する。 Hereinafter, a crystal oscillation circuit configured using a MOS capacitor will be described.
図5は、従来の水晶発振回路の構成を表す一例の回路図である。同図に示す発振回路30は、並列に接続された水晶振動子32、インバータ34および帰還抵抗36と、水晶振動子32の両端に接続された負荷容量38とによって構成されている。
FIG. 5 is a circuit diagram showing an example of the configuration of a conventional crystal oscillation circuit. The
負荷容量38として、4つのNMOS(MOS容量)40,42,44,46が用いられている。NMOS40,42のゲートは水晶振動子32の一方の端子(図5中、左側の端子)に接続され、NMOS44,46のゲートは水晶振動子32の他方の端子(図5中、右側の端子)に接続されている。また、NMOS40,42,44,46のソース、ドレインおよび基板はグランドに接続されている。なお、ここでは、4つのNMOSが用いられているが、図1との比較を容易にするためのものであり、NMOS40と42のいずれか1つと、NMOS44と46のいずれか1つとの組合せであってもよい。
As the
帰還抵抗36は、水晶振動子32の両側の端子におけるDC電位を一定にする効果がある。また、負荷容量38は、インバータ34の出力信号(水晶振動子32の発振信号)の発振周波数を微調整するものである。インバータ34によって水晶振動子32の両側の端子に所定の電圧を印加すると、水晶振動子32は所定の周波数で発振する。水晶振動子32の発振信号はインバータ34によって増幅出力される。
The
図6は、図5に示す発振回路の負荷容量のC−V特性を表すグラフである。グラフの縦軸は負荷容量38の容量値C(pF)、横軸は、負荷容量38となるNMOS40,42,44,46のゲートに印加される電圧V(V)を表す。‘◆’は、負荷容量38をエンハンスメント型のMOSで形成した場合、‘■’は、負荷容量38をデプレッション型のMOS(D)で形成した場合のC−V特性を表すグラフである。
FIG. 6 is a graph showing the CV characteristics of the load capacitance of the oscillation circuit shown in FIG. The vertical axis of the graph represents the capacitance value C (pF) of the
例えば、発振回路30から出力される信号(インバータ34の出力信号)の振幅が1.5±1.0Vの範囲で変化する場合、このグラフから、負荷容量38の容量値は、約2〜20pFの範囲で変化することが分かる。
For example, when the amplitude of the signal output from the oscillation circuit 30 (the output signal of the inverter 34) changes in the range of 1.5 ± 1.0 V, from this graph, the capacitance value of the
一方、負荷容量38をデプレッション型のMOS(D)で形成すると、グラフから分かるように、負荷容量38の容量値は、約15〜20pFの範囲で変化し、電圧変化に対する容量変化の変動幅を大幅に低減できる。しかし、この場合には、NMOS40,42,44,46の閾値電圧を−0.5V程度に調節し、デプレッション型のMOS(D)を形成するための形成工程を追加する必要が生じる。
On the other hand, when the
ここで、特許文献1のように、水晶発振回路において、PIP固定容量を用いた例がある。同文献では、NMOSを容量可変素子として用いているが、容量値がゲート・基板電圧に依存することは上記のMOS容量と同一である。
Here, as in
本発明の目的は、MOS容量を用いて構成される発振回路において、低電圧動作の場合であっても、電圧変動に対する容量値の変動幅を小さくすることができる発振回路を提供することにある。 An object of the present invention is to provide an oscillation circuit capable of reducing the fluctuation range of the capacitance value with respect to voltage fluctuation even in the case of low voltage operation in an oscillation circuit configured using a MOS capacitor. .
上記目的を達成するために、本発明は、負荷容量としてMOS容量を用いて構成される発振回路であって、
前記MOS容量は、少なくとも1つのPMOSと、少なくとも1つのNMOSとを含み、
前記PMOSおよびNMOSのゲートは当該発振回路の発振ノードに接続されており、前記PMOSのソース、ドレインおよび基板は電源に接続され、前記NMOSのソース、ドレインおよび基板はグランドに接続されていることを特徴とする発振回路を提供するものである。
In order to achieve the above object, the present invention is an oscillation circuit configured using a MOS capacitor as a load capacitor,
The MOS capacitor includes at least one PMOS and at least one NMOS,
The PMOS and NMOS gates are connected to an oscillation node of the oscillation circuit, the PMOS source, drain and substrate are connected to a power source, and the NMOS source, drain and substrate are connected to ground. The characteristic oscillation circuit is provided.
ここで、当該発振回路は、水晶振動子を用いて構成される水晶発振回路であって、
前記PMOSおよびNMOSのゲートは、前記発振ノードとして、前記水晶振動子の端子に接続されていることが好ましい。
Here, the oscillation circuit is a crystal oscillation circuit configured using a crystal resonator,
The gates of the PMOS and NMOS are preferably connected to the terminal of the crystal resonator as the oscillation node.
また、前記PMOSおよびNMOSは、デプレッション型のMOSであることが好ましい。 The PMOS and NMOS are preferably depletion type MOSs.
本発明では、負荷容量として、PMOSとNMOSを組み合わせたMOS容量を使って、電圧変動に対する容量値の変動幅が小さい発振回路を構成できる。そのため、本発明によれば、ある仕様の負荷容量を構成する場合に、電圧変動による容量値低下が小さいので、NMOS単体またはPMOS単体で負荷容量を構成するよりも、負荷容量のレイアウト面積を縮小することができる。 In the present invention, an oscillation circuit having a small fluctuation range of a capacitance value with respect to a voltage fluctuation can be configured by using a MOS capacitor in which PMOS and NMOS are combined as a load capacitor. Therefore, according to the present invention, when configuring a load capacitance of a certain specification, the capacitance value drop due to voltage fluctuation is small, so the layout area of the load capacitance is reduced compared to configuring the load capacitance with a single NMOS or a single PMOS. can do.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の発振回路を詳細に説明する。 Hereinafter, an oscillation circuit of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明の発振回路の構成を表す一実施形態の回路図である。同図は、水晶発振回路10であり、並列に接続された水晶振動子12、インバータ14および帰還抵抗16と、水晶振動子12に直列に接続された負荷容量18とによって構成されている。ここで、負荷容量18として、2つのPMOS(MOS容量)20,22と、2つのNMOS(MOS容量)24,26が用いられている。
FIG. 1 is a circuit diagram of an embodiment showing a configuration of an oscillation circuit of the present invention. The figure shows a
PMOS20とNMOS24のゲートは水晶振動子12の一方の端子(図1中、左側の端子)に接続され、PMOS22とNMOS26のゲートは水晶振動子12の他方の端子(図1中、右側の端子)に接続されている。また、PMOS20,22のソース、ドレインおよび基板は電源に接続され、NMOS24,26のソース、ドレインおよび基板はグランドに接続されている。
The gates of the
図1に示す本実施形態の発振回路10と、図5に示す従来の発振回路30との違いは、負荷容量18,38の構成である。両者の間で水晶振動子12,32、インバータ14,34、帰還抵抗16,36は同じものである。
The difference between the
すなわち、従来の発振回路30では、4つのNMOS40,42,44,46が水晶振動子32の両端とグランドとの間に接続されている。これに対して、本実施形態の発振回路10では、2つのPMOS20,22が水晶振動子12の両端と電源との間に接続され、2つのNMOS24,26が水晶振動子12の両端とグランドとの間に接続されている。
That is, in the
ここで、電源とグランドはAC的にショートと見なせるので、NMOS24のMOS容量と、PMOS20のMOS容量は、水晶振動子12の左側の端子に対して並列に接続されているとみなすことができる。従って、NMOS24とPMOS20の合成容量が、水晶振動子12の左側の端子における負荷容量18の容量値となる。NMOS26とPMOS22も水晶振動子12の右側の端子に対して同様の関係である。
Here, since the power source and the ground can be regarded as AC short, the MOS capacitance of the
NMOS24,26の容量値は、水晶振動子12の端子とグランドとの電位差に応じて変動する。一方、PMOS20,22の容量値は、電源と水晶振動子12の端子との電位差に応じて変動する。
The capacitance values of the
なお、インバータ14は、例えば、レギュレータを用いた発振アンプ等に置き換えることも可能である。また、帰還抵抗16の抵抗値、負荷容量18の容量値は、水晶振動子12の発振周波数等に応じて適宜決定すべきものである。
The
本実施形態の発振回路10の動作は、従来の発振回路30の動作と同様であるから、その繰り返しの説明は省略する。
Since the operation of the
図2は、図1に示す発振回路の負荷容量のC−V特性を表すグラフである。グラフの縦軸は負荷容量18の容量値C(pF)、横軸は、負荷容量18となるPMOS20,22およびNMOS24,26のゲートに印加される電圧V(V)を表す。‘◆’はNMOS24,26、‘■’はPMOS20,22、‘△’は、NMOS24,26+PMOS20,22のC−V特性を表すグラフである。
FIG. 2 is a graph showing the CV characteristics of the load capacitance of the oscillation circuit shown in FIG. The vertical axis of the graph represents the capacitance value C (pF) of the
図2のグラフは、NMOS24,26およびPMOS20,22を同じトランジスタサイズとした場合の特性を表す。NMOS24,26の容量値Cは、電圧Vが0Vの時に約5pFである。その後、NMOS24,26の容量値Cは電圧Vの上昇とともに下降して電圧Vが約0.5Vで1pFとなり、その後は上昇して、電圧Vが約2.5Vで10pFとなり、その後は、10pFを維持する。
The graph of FIG. 2 represents characteristics when the NMOSs 24 and 26 and the PMOSs 20 and 22 have the same transistor size. The capacitance value C of the
一方、PMOS20,22は、NMOS24,26とは逆のC−V特性を示す。すなわち、PMOS20,22の容量値Cは、電圧Vが0Vの時に約10pFである。その後、PMOS20,22の容量値Cは電圧Vが約1Vになると下降し始め、電圧Vの上昇とともに下降して電圧Vが約2.8Vで1pFとなり、その後は上昇して、電圧Vが約3.7Vで10pFとなり、その後は、10pFを維持する。
On the other hand, the
従来の発振回路30の場合と同様に、発振ノードの振幅が1.5±1.0Vの範囲で変化する場合、このグラフから、負荷容量18の容量値は、約11〜14pFの範囲で変化することが分かる。この負荷容量18の容量値の変動幅は、従来の発振回路30において、負荷容量38をデプレッション型のMOSで構成した場合と比べても同等か、それ以下である。
As in the case of the
水晶振動子12の両側の端子(発振ノード)は、発振動作時に、通常1〜2Vの電圧振幅で、図1や図5に波線で示すように、その発振周波数(10〜100MHz程度)のサイン波に近い波形を示す。上記の通り、NMOS単体またはPMOS単体で負荷容量18を構成するよりも、NMOSとPMOSを組み合わせて負荷容量18を構成する方が、この電圧変動に対する容量値の変動幅を少なくすることができる。
The terminals (oscillation nodes) on both sides of the
上記のように、発振回路10であれば、負荷容量18のレイアウト面積の大幅な増加がなく(発振回路30とほぼ同等)、しかも、PIP容量のように形成工程を追加する必要もなく、電圧依存の小さいMOS容量を形成することができる。
As described above, if the
なお、NMOS24,26およびPMOS20,22は、同じ容量値となるように、トランジスタサイズを適宜調整してもよい。
Note that the transistor sizes of the
また、デプレッション型のMOS(D)を形成するための形成工程を追加する必要はあるが、負荷容量18をデプレッション型のMOS(D)で形成すると、MOS容量の変動幅をさらに小さくできる。同様に、発振ノードの振幅が1.5±1.0Vの範囲で変化する場合、図3のグラフに示すように、負荷容量18の容量値Cは、約17.8〜20pFの範囲で変化し、電圧変化に対する容量変化の変動幅をさらに低減できる。
Further, although it is necessary to add a formation process for forming the depletion type MOS (D), if the
以上のように、発振回路10では、負荷容量18として、PMOSとNMOSを組み合わせたMOS容量を使って、低電圧動作の場合であっても、電圧変動に対する容量値の変動幅が小さい発振回路を構成できる。従って、ある仕様の負荷容量を構成する場合に、電圧変動による容量値低下が小さいので、NMOS単体またはPMOS単体で負荷容量を構成するよりも、負荷容量のレイアウト面積を縮小することができる。
As described above, in the
なお、本発明は、水晶発振回路、RC発振回路、LC発振回路等のように、負荷容量を用いて構成される各種の発振回路に適用可能である。これら各種の発振回路において、発振ノードは、発振信号またはこれと同等の信号が出力されるノードである。また、発振ノードの両側の端子に負荷容量を設けてもよいし、一方の端子にだけ設けるようにしてもよい。NMOSおよびPMOSの個数、サイズ、容量値にも制限はない。 Note that the present invention can be applied to various types of oscillation circuits configured using a load capacitance, such as a crystal oscillation circuit, an RC oscillation circuit, and an LC oscillation circuit. In these various oscillation circuits, the oscillation node is a node from which an oscillation signal or a signal equivalent thereto is output. In addition, a load capacitor may be provided at both terminals of the oscillation node, or may be provided only at one terminal. There are no restrictions on the number, size, and capacitance of the NMOS and PMOS.
以下、別の例として、本発明をRC発振回路に適用した場合を示す。 As another example, a case where the present invention is applied to an RC oscillation circuit will be described below.
図4は、本発明の発振回路の構成を表す別の実施形態の回路図である。同図は、本発明をRC発振回路に適用した場合の一例を示すものである。同図に示す発振回路50は、並列に接続されたシュミットインバータ52および帰還抵抗54と、インバータ52の入力端子に直列に接続された負荷容量56とによって構成されている。ここで、負荷容量56として、PMOS58と、NMOS60が用いられている。
FIG. 4 is a circuit diagram of another embodiment showing the configuration of the oscillation circuit of the present invention. This figure shows an example when the present invention is applied to an RC oscillation circuit. The
PMOS58とNMOS60のゲートはインバータ52の入力端子に接続されている。また、PMOS58のソース、ドレインおよび基板は電源に接続され、NMOS60のソース、ドレインおよび基板はグランドに接続されている。
The gates of the
発振回路50は、帰還抵抗54の抵抗値と、負荷容量56の容量値とによって決定される時定数に応じて、インバータ52の入力端子と出力端子との間に生じる位相差に相当する周波数の信号をインバータ52で波形整形して出力する。
The
上記に示すようなシュミットインバータ52によるRC発振回路50をIC内部に搭載する場合においても、本発明の容量構成によって、負荷容量56のレイアウト面積を縮小することができ、その結果、IC面積を低減することができる。
Even when the
なお、負荷容量56を、インバータ52の出力端子側のノードに接続してもよいし、インバータ52の入力端子側のノードと出力端子側のノードの両方に接続する構成としてもよい。また、前述の通り、本発明は、各種の発振回路に適用可能であり、RC発振回路の構成も上記図示例のものに限定されない。また、本発明をLC発振回路やその他の発振回路に適用する場合も同じである。
Note that the
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
10,30 水晶発振回路
12,32 水晶振動子
14,34 インバータ
16,36,54 帰還抵抗
18,38,56 負荷容量
20,22,58 P型MOSトランジスタ(PMOS)
24,26,40,42,44,46,60 N型MOSトランジスタ(NMOS)
50 RC発振回路
52 シュミットインバータ
10, 30
24, 26, 40, 42, 44, 46, 60 N-type MOS transistor (NMOS)
50
Claims (3)
前記MOS容量は、少なくとも1つのPMOSと、少なくとも1つのNMOSとを含み、
前記PMOSおよびNMOSのゲートは当該発振回路の発振ノードに接続されており、前記PMOSのソース、ドレインおよび基板は電源に接続され、前記NMOSのソース、ドレインおよび基板はグランドに接続されていることを特徴とする発振回路。 An oscillation circuit configured using a MOS capacitor as a load capacitor,
The MOS capacitor includes at least one PMOS and at least one NMOS,
The PMOS and NMOS gates are connected to an oscillation node of the oscillation circuit, the PMOS source, drain and substrate are connected to a power source, and the NMOS source, drain and substrate are connected to ground. Features an oscillation circuit.
前記PMOSおよびNMOSのゲートは、前記発振ノードとして、前記水晶振動子の端子に接続されていることを特徴とする請求項1に記載の発振回路。 The oscillation circuit is a crystal oscillation circuit configured using a crystal resonator,
2. The oscillation circuit according to claim 1, wherein the gates of the PMOS and NMOS are connected to a terminal of the crystal resonator as the oscillation node.
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