JP2010055013A - 表示装置及び表示パネルドライバへのデータ送信方法 - Google Patents

Abstract

【課題】表示素子の駆動を開始する際に流れる電流によって発生するノイズによるＰＬＬ回路の発振周波数及び／又は位相のずれを早く復旧させる。
【解決手段】表示装置が、表示パネルと、表示パネルを駆動するためのドライバと、ドライバに、映像データ信号によって映像データと制御データとを送信する制御装置とを具備している。ドライバは、映像データ信号からクロック再生を行うＰＬＬ回路を備えると共に、映像データに応答して表示パネルを駆動するように構成されている。制御データは、表示パネルの表示素子の駆動を開始することを指示する駆動タイミングデータと、ＰＬＬ回路の周波数及び／又は位相を調節するための特定データであるＰＬＬ調整用データとを含む。制御装置は、駆動タイミングデータの送信の後にＰＬＬ調整用データを送信するように構成されている。
【選択図】図３

Description

本発明は、表示装置及び表示パネルドライバへのデータ送信方法に関しており、特に、映像データを送るために使用される映像データ信号を用いてクロック再生（CDR: clock data recovery）を行う表示装置に関する。

表示装置の一つの好ましい形態は、ＬＣＤ（liquid crystal display）パネルその他の表示パネルを駆動する表示パネルドライバに接続される信号線の数が少ないことである。例えば、液晶表示装置については、ＬＣＤコントローラとデータ線ドライバとを接続する信号線の数が少ないことが望ましい。信号線の数が少ないことは、表示装置のコスト、重量及びサイズの低減に寄与する。

信号線の数を減少する一つの手法は、映像データを送るために使用される映像データ信号からクロック再生を行うことである。このような手法によれば、映像データ信号とクロック信号とを別々の信号線で送信する必要がなく、信号線の数を有効に減少させることができる。このような技術は、例えば、Seiichi Ozawa et al. "A Wide Band CDR for Digital Video Data Transmission", A-SSCC 2005, I2-2, pp. 33-36 (2005)に開示されている。

図１は、表示パネルドライバにおいて映像データ信号からクロックが再生される表示装置の典型的な構成を示す図である。図１の表示装置は、制御装置１０１と、ドライバ１０２と、表示素子が行列に配置された表示パネル１０３とを備えている。表示パネル１０３としては、例えば、ＬＣＤパネルや有機ＥＬ（Electro-Luminescence）ディスプレイパネル、電界放射ディスプレイパネルが使用され得る。

制御装置１０１は、映像信号処理回路１１１と、トランスミッタ１１２と、ＰＬＬ（phase locked loop）回路１１３とを備えている。映像信号処理回路１１１は、外部映像信号１０４を受け取り、外部映像信号１０４からドライバ１０２に送るべき映像データを生成する。トランスミッタ１１２は、その映像データを符号化して映像データ信号１０５を生成し、ドライバ１０２に送信する。トランスミッタ１１２は、映像データ信号１０５をＰＬＬ回路１１３から送られてきたクロック信号に同期してドライバ１０２に送信する。

映像データ信号１０５は、ドライバ１０２においてクロック再生が可能なフォーマットで生成される。即ち、映像データ信号１０５にはクロック信号が重畳されている。映像データ信号１０５には、映像データ及びクロック信号に加え、ドライバ１０２の動作を制御するための制御データも組み込まれる。

ドライバ１０２は、送られてきた映像データ信号１０５に応答して表示パネル１０３の表示素子を駆動する。詳細には、ドライバ１０２は、レシーバ１２１とＰＬＬ回路１２２と、表示素子駆動回路１２３とを備えている。レシーバ１２１は、映像データ信号１０５を受信し、受信した映像データ信号１０５を復号化して映像データを再生し、再生された映像データを表示素子駆動回路１２３に供給する。図１では、再生された映像データが符号１２６によって参照されている。表示素子駆動回路１２３は、映像データ１２６に応答して表示素子駆動信号１０６を生成し、生成された表示素子駆動信号１０６を表示パネル１０３に供給する。これにより、表示パネル１０３の所望の表示素子が駆動される。

レシーバ１２１による映像データ信号１０５の受信は、ＰＬＬ回路１２２から供給される再生クロック１２５に同期して行われる。詳細には、レシーバ１２１は、受信した映像データ信号１０５を、そのままの波形でＰＬＬ回路１２２に転送する。図１では、ＰＬＬ回路１２２に転送された映像データ信号１０５は、クロック再生用信号１２４として図示されている。ＰＬＬ回路１２２は、クロック再生用信号１２４からクロック再生を行い、再生クロック１２５を生成する。レシーバ１２１は、再生クロック１２５をＰＬＬ回路１２２から受け取り、映像データ信号１０５のサンプリングタイミングを再生クロック１２５に同期させながら映像データ信号１０５を受信する。

加えて、レシーバ１２１は、映像データ信号１０５に含まれている制御データに応答して表示パネル１０３の表示素子の駆動タイミングを指定する駆動タイミング信号１２７を生成する。更に、レシーバ１２１は、ＰＬＬ回路１２２から受け取った再生クロック１２５から、再生クロック１２５に同期したクロック信号１２８を生成して表示素子駆動回路１２３に供給する。

図２は、表示素子駆動回路１２３による表示素子の駆動タイミングを示すタイミングチャートである。ある水平ラインの表示素子の映像データのドライバ１０２への送信が完了すると、その送信に続いて駆動タイミング信号１２７が活性化される。駆動タイミング信号１２７の活性化に応答して、当該映像データに対応する表示素子が駆動される。即ち、表示パネル１０３に供給される表示素子駆動信号１０６が映像データに指定された信号レベルに駆動され、これにより、表示素子の駆動が行われる。
Seiichi Ozawa et al. "A Wide Band CDR for Digital Video Data Transmission", A-SSCC 2005, I2-2, pp. 33-36 (2005)

このような構成の表示装置における一つの課題は、表示素子の駆動を開始する際に流れる電流によって接地ラインや電源ラインに大きなノイズが発生し、このノイズによりＰＬＬ回路１２２の発振周波数や位相がずれてしまうことである。図２を再度に参照して、表示素子の駆動を開始する際には、表示素子駆動信号の信号レベルが大きく変化するため、ドライバ１０２内部で大きな電流が流れる。この電流は、ドライバ１０２の接地ラインや電源ラインの電位を瞬間的に変化させる。即ち、接地ラインや電源ラインに大きなノイズが発生する。このノイズは、ＰＬＬ回路１２２の発振周波数や位相をずらしてしまう。ＰＬＬ回路１２２の発振周波数や位相が一旦変動してしまうと、再度に発振周波数や位相が適切に調節されるまでの間、ドライバ１０２が誤動作してしまうことがある。例えば、映像データ信号１０５のサンプリングタイミングが不適切になり、誤った映像データ／制御データを受信してしまうことがある。発明者の検討によれば、このような不具合は、表示素子の駆動を開始する際に流れる電流によって発生するノイズによるＰＬＬ回路１２２の発振周波数及び／又は位相のずれを早く復旧させることによって回避可能である。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。本発明の表示装置は、表示パネルと、表示パネルを駆動するためのドライバと、ドライバに、映像データ信号によって映像データと制御データとを送信する制御装置とを具備する。ドライバは、映像データ信号からクロック再生を行うＰＬＬ回路を備えると共に、映像データに応答して表示パネルを駆動するように構成されている。制御データは、表示パネルの表示素子の駆動を開始することを指示する駆動タイミングデータと、ＰＬＬ回路の周波数及び／又は位相を調節するための特定データであるＰＬＬ調整用データとを含む。制御装置は、駆動タイミングデータの送信の後にＰＬＬ調整用データを送信するように構成されている。

このように構成された表示装置では、表示素子の駆動の開始の際に流れる電流によって発生するノイズによってＰＬＬ回路の発振周波数及び／又は位相のずれが発生しても、その後にＰＬＬ調整用データを送信することにより、ＰＬＬ回路の発振周波数及び／又は位相のずれを早期に復旧させることができる。

本発明によれば、表示素子の駆動を開始する際に流れる電流によって発生するノイズによるＰＬＬ回路の発振周波数及び／又は位相のずれを早く復旧させることができる。

図３は、本発明の一実施形態における表示装置の構成を示すブロック図である。本実施形態野の表示装置は、制御装置１と、ドライバ２と、表示素子が行列に配置された表示パネル３とを備えている。表示パネル３としては、例えば、ＬＣＤパネルや有機ＥＬ（Electro-Luminescence）ディスプレイパネル、電界放射ディスプレイパネルが使用され得る。表示パネル３としてＬＣＤパネルが使用される液晶表示装置では、制御装置１はＬＣＤコントローラに相当し、ドライバ２はソースドライバ（又はデータ線ドライバ）に相当する。

制御装置１は、映像信号処理回路１１と、ＰＬＬ調整用データ生成回路１２と、スイッチ１３と、トランスミッタ１４と、ＰＬＬ回路１５と、タイミング制御回路１６とを備えている。映像信号処理回路１１は、外部映像信号４を受け取り、外部映像信号４からドライバ２に送るべき映像データ４１を生成する。

ＰＬＬ調整用データ生成回路１２は、ＰＬＬ調整用データ４２、即ち、ドライバ２に集積化されているＰＬＬ回路の発振周波数や位相を調節するために使用されるデータを生成する。後述されるように、ＰＬＬ調整用データ４２は、ドライバ２に送られ、ドライバ２に集積化されたＰＬＬ回路の発振周波数や位相の調節に使用される。ＰＬＬ調整用データ４２については後に詳細に説明する。

スイッチ１３は、タイミング制御回路１６からのスイッチ制御信号３３に応答して映像信号処理回路１１から送られる映像データ４１とＰＬＬ調整用データ生成回路１２から送られるＰＬＬ調整用データ４２とを選択的にトランスミッタ１４に送信する。

トランスミッタ１４は、映像信号処理回路１１から送られる映像データ４１を符号化して映像データ信号５を生成し、生成した映像データ信号５をドライバ２に送信する。ドライバ２に送信する。このとき、トランスミッタ１４は、映像データ信号５をＰＬＬ回路１５から送られてきたクロック信号３５に同期してドライバ２に送信する。トランスミッタ１４によって生成される映像データ信号５は、ドライバ２においてクロック再生が可能なフォーマットを有している。即ち、映像データ信号５にはクロック信号が重畳されている。クロック信号が重畳されることは、ドライバ２においてクロック再生を行うために重要である。

タイミング制御回路１６は、それに供給される同期信号（例えば、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥ）及び外部クロック信号に応答して制御装置１及びドライバ２のタイミング制御を行う。詳細には、タイミング制御回路１６は、タイミング制御信号３１、３２を、それぞれ映像信号処理回路１１及びＰＬＬ回路１５に供給し、これらの回路の動作タイミングを制御する。更に、タイミング制御回路１６は、スイッチ制御信号３３をスイッチ１３に供給し、スイッチ１３の切り替えタイミングを制御する。更に、タイミング制御回路１６は、トランスミッタ制御信号３４をトランスミッタ１４に供給してトランスミッタ１４を制御する。加えて、タイミング制御回路１６は、ドライバ２が表示パネル３の表示素子を駆動するタイミングの制御を行う。より具体的には、タイミング制御回路１６は、ドライバ２の駆動タイミングを指定する駆動タイミングデータ４３を生成し、生成した駆動タイミングデータ４３をトランスミッタ１４に供給する。トランスミッタ１４は、トランスミッタ制御信号３４による制御の下、適宜のタイミングで駆動タイミングデータ４３をドライバ２に送信する。

図４に示されているように、トランスミッタ１４によって生成される映像データ信号５には、制御データ４４も組み込まれる。後に詳細に説明されるように、制御データ４４は、ドライバ２の動作を制御するために使用されるデータであり、上述のＰＬＬ調整用データ４２及び駆動タイミングデータ４３を含んでいる。

図３に戻り、ドライバ２は、送られてきた映像データ信号５に応答して表示パネル３の表示素子を駆動する。詳細には、ドライバ２は、レシーバ２１と、ＰＬＬ回路２２と、表示素子駆動回路２３とを備えている。レシーバ２１は、映像データ信号５を受信し、受信した映像データ信号５を復号化して映像データを再生し、再生された映像データを表示素子駆動回路２３に供給する。図３では、再生された映像データが符号２６によって参照されている。表示素子駆動回路２３は、映像データ２６に応答して表示素子駆動信号６を生成し、生成された表示素子駆動信号６を表示パネル３のデータ線に供給する。これにより、表示パネル３の所望の表示素子が駆動される。

レシーバ２１による映像データ信号５の受信は、ＰＬＬ回路２２から供給される再生クロック２５に同期して行われる。詳細には、レシーバ２１は、受信した映像データ信号５を、そのままの波形でＰＬＬ回路２２に転送する。図３では、ＰＬＬ回路２２に転送された映像データ信号５は、クロック再生用信号２４として図示されている。ＰＬＬ回路２２は、クロック再生用信号２４からクロック再生を行い、再生クロック２５を生成する。再生クロック２５の生成においては、ＰＬＬ回路２２は、クロック再生用信号２４と再生クロック２５のエッジの位置を比較し、クロック再生用信号２４と再生クロック２５のエッジの位置が一致するように再生クロック２５の周波数及び位相を調節する。レシーバ２１は、再生クロック２５をＰＬＬ回路２２から受け取り、映像データ信号５のサンプリングタイミングを再生クロック２５に同期させながら映像データ信号５を受信する。

加えて、レシーバ２１は、映像データ信号５に含まれている制御データ４４に応答して表示パネル３の表示素子の駆動タイミングを指定する駆動タイミング信号２７を生成する。更に、レシーバ２１は、ＰＬＬ回路２２から受け取った再生クロック２５からクロック信号２８を生成して表示素子駆動回路２３に供給する。

続いて、本実施形態の表示装置の動作について説明する。図４は、本実施形態の表示装置の動作を示すタイミングチャートである。本実施形態の表示装置の一つの特徴は、表示素子の駆動の開始後に、ドライバ２にＰＬＬ調整用データ４２を供給し、これにより、表示素子の駆動の際に流れる電流によって発生するノイズによる再生クロック２５の周波数及び／又は位相のずれを早く復旧させることにある。ＰＬＬ調整用データ４２は、映像データ信号５（即ち、クロック再生用信号２４）の波形が、再生クロック２５の周波数及び位相の調整に適した波形になるように値が決められた特定データであり、ドライバ２における他の制御には使用されない；ＰＬＬ調整用データ４２は、再生クロック２５の周波数及び位相の調整に専用に使用されるデータである。ＰＬＬ回路２２が表示素子の駆動の開始の後にＰＬＬ調整用データ４２を用いてクロック再生を行うことにより、本実施形態の表示装置では、再生クロック２５の周波数及び位相を早期に復旧させる。

図６は、ＰＬＬ調整用データ４２の例を示している。図６には、映像データ信号５によって送信される映像データ４１と（ＰＬＬ調整用データ４２を含む）制御データ４４が１０ビットデータである場合、即ち、映像データ４１及び制御データ４４の各データシンボルが１０ビットである場合のＰＬＬ調整用データ４２の例を図示している。以下の説明においては、映像データ信号５において各データシンボルが送信される周期を送信周期と呼ぶ。各送信周期において、１つのデータシンボル（即ち、１０ビットのデータ）が送信される。図６の例では、映像データ信号５のビット幅が１ビットであり、各データシンボルの送信は、１０ビットをシリアルに送信することによって行われる。また、ビット「１」が映像データ信号５の「Ｈｉｇｈ」レベル、ビット「０」が映像データ信号５の「Ｌｏｗ」レベルに対応している。なお、１データシンボルに含まれるビットの数が、１０に限られないことは、当業者には自明的であろう。

この場合、ＰＬＬ調整用データ４２として、ビット「１」とビット「０」とが交互に繰り返されるデータシンボルで構成される最高周波数データ４５を送信すれば、各送信周期における、映像データ信号５、即ち、クロック再生用信号２４の立ち上がりエッジ及び立ち下がりエッジの数が最も多くなる。このような波形のクロック再生用信号２４を用いてクロック再生を行うと、ＰＬＬ回路２２の発振周波数（即ち、再生クロック２５の周波数）を早期に回復させることができる。図６には、値が「１０１０１０１０１０」であるデータシンボルで構成される最高周波数データ４５が図示されている。最高周波数データ４５を構成するデータシンボルの値は、「０１０１０１０１０１」であってもよい。

一方、ＰＬＬ調整用データ４２として、先頭ビットのみが「１」で残りのビットが「０」であるデータシンボルで構成される最低周波数データ４６を繰り返して送れば、クロック再生用信号２４は、立ち上がりエッジの発生周期が送信周期に一致すると共に立ち上がりエッジの位置が各送信周期の開始時刻に一致する。このような波形のクロック再生用信号２４は、ＰＬＬ回路２２がクロック再生用信号２４と再生クロック２５の立ち上がりエッジの位置が一致するように再生クロック２５の周波数及び位相を調節するように構成されている場合に、再生クロック２５の位相を安定化させ、更に、各データシンボルの先頭ビットの位置の検出を容易化するために好適である。図６には、値が「１０００００００００」であるデータシンボルで構成される最低周波数データ４６が図示されている。

同様に、ＰＬＬ調整用データ４２として、先頭ビットのみが「０」で残りのビットが「１」であるデータシンボルで構成される最低周波数データ４６を繰り返して送れば、クロック再生用信号２４は、立ち下がりエッジの発生周期が送信周期に一致すると共に立ち下がりエッジの位置が各送信周期の開始時刻に一致する。このような波形のクロック再生用信号２４は、ＰＬＬ回路２２がクロック再生用信号２４と再生クロック２５の立ち下がりエッジの位置が一致するように再生クロック２５の周波数及び位相を調節するように構成されている場合に、再生クロック２５の位相を安定化させ、更に、各データシンボルの先頭ビットの位置の検出を容易化するために好適である。

以下では、図４、図５を参照しながら、本実施形態の表示装置の動作について更に詳細に説明する。図４に図示されているように、各水平期間は、映像データ４１が送信されるアクティブ期間ＡＣＴと、制御データ４４が送信されるブランキング期間ＢＬＮＫとを有している。制御装置１は、制御データ４４に駆動タイミングデータ４３とＰＬＬ調整用データ４２とを含めながら制御データ４４を送信する。制御データ４４は、駆動タイミングデータ４３とＰＬＬ調整用データ４２以外にも、任意データを含んでいてもよい。図４では、制御データ４４に含まれている任意データは、符号４７によって図示されている。

駆動タイミングデータ４３は、制御装置１が表示パネル３の表示素子の駆動タイミングを制御するために使用するデータである。ドライバ２の表示素子駆動回路２３が駆動タイミング信号２７の活性化に応答して表示素子の駆動を開始するように構成されている本実施形態では、制御装置１は、駆動タイミングデータ４３を送信することにより、ドライバ２の駆動タイミング信号２７の活性化、非活性化をコントロールする。

詳細には、制御装置１は、各ブランキング期間において駆動タイミング信号２７を活性化しようとするタイミングにおいて駆動タイミングデータ４３を送信し、駆動タイミング信号２７を非活性化しようとするタイミングにおいて、再度に駆動タイミングデータ４３を送信する。レシーバ２１は、あるブランキング期間ＢＬＮＫにおいて最初に駆動タイミングデータ４３を検出すると、駆動タイミング信号２７を活性化する。駆動タイミングデータ４３は、その値が特定値に決定されており、映像データ信号５によって逐次に送られてくるデータシンボルの値が、その特定値であった場合、レシーバ２１は、駆動タイミングデータ４３が送信されてきたと判断して駆動タイミング信号２７を活性化する。

表示素子駆動回路２３は、駆動タイミング信号２７の活性化を検知すると、その直前のアクティブ期間ＡＣＴに転送されてきた映像データ４１に応答して表示パネル３の選択されたラインの表示素子の駆動を開始する。詳細には、表示素子駆動回路２３は、表示素子駆動信号６を、その直前のアクティブ期間ＡＣＴに転送されてきた映像データ４１の値に応じた信号レベルに駆動し、これにより選択されたラインの表示素子を駆動する。即ち、最初に送信され検出された駆動タイミングデータ４３は、制御装置１が選択されたラインの表示素子の駆動の開始を指示するためのデータである。その後、再度に駆動タイミングデータ４３を検出すると、レシーバ２１は、駆動タイミング信号２７を非活性化する。

上述されているように、表示素子の駆動を開始すると、この時に流れる電流により接地ライン及び電源ラインにノイズが発生し、ＰＬＬ回路２２によって発生される再生クロック２５の周波数及び位相が、映像データ信号５の受信に適した周波数及び位相からずれることがある。この問題を回避するために、制御装置１は、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３を送信した後、ＰＬＬ調整用データ４２を送信する。上述のように、ＰＬＬ調整用データ４２は、クロック再生に適した特定のデータ列で構成されており、表示素子の駆動の開始の後にＰＬＬ調整用データ４２が送られることにより、ＰＬＬ回路２２によって発生される再生クロック２５の周波数及び位相が、早期に映像データ信号５の受信に適した周波数及び位相に復旧する。

ＰＬＬ調整用データ４２は、表示素子の駆動が開始された後（即ち、ブランキング期間において最初に駆動タイミングデータ４３が送信された後）、映像データ４１が次に送られてくるまでの期間の間に送信されることが重要である。これにより、次の映像データ４１の受信までに再生クロック２５の周波数及び位相が早期に映像データ信号５の受信に適した周波数及び位相に復旧し、映像データ４１の受信の信頼性が向上する。図４に示されている動作では、最初に駆動タイミングデータ４３が送信された後、映像データ４１が次に送られるまでの間にＰＬＬ調整用データ４２が２回送信され、これにより、映像データ４１の受信の信頼性が向上されている。

ＰＬＬ調整用データ４２は、表示素子の駆動が開始された後（即ち、ブランキング期間において最初に駆動タイミングデータ４３が送信された後）、レシーバ２１が次に受信すべき有効データが送信されるまでの期間の間に送信されることが一層に好ましい。ここで、次に受信する有効データとは、ドライバ２の制御に実際に使用される（ＰＬＬ調整用データ４２以外の）制御データをいう。図４の例では、ブランキング期間において最初に駆動タイミングデータ４３が送信された後、有効データとして、駆動タイミング信号２７の非活性化を指示する駆動タイミングデータ４３が送信される。ＰＬＬ調整用データ４２は、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３の送信の後、駆動タイミング信号２７の非活性化を指示する駆動タイミングデータ４３が送信されるまでの間の期間に送信され、これにより、駆動タイミング信号２７の非活性化を指示する駆動タイミングデータ４３の受信の信頼性が向上される。

ＰＬＬ調整用データ４２の送信は、表示素子の駆動の開始の直後に行われることが望ましい。即ち、ブランキング期間において最初に駆動タイミングデータ４３が送信された後、それに引き続いてＰＬＬ調整用データ４２が送信されることが望ましい。これにより、再生クロック２５の周波数及び位相を、早期に映像データ信号５の受信に適した周波数及び位相に復旧させることができる。

また、ＰＬＬ調整用データ４２は、表示素子の駆動の開始後のみならず、各ブランキング期間において表示素子の駆動が開始される前にも送られてもよい。これにより、再生クロック２５の周波数及び位相が効率的に調節される期間が増え、再生クロック２５の周波数及び位相の安定性が向上される。図４の例では、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３の送信の前にもＰＬＬ調整用データ４２が送られている。

ＰＬＬ調整用データ４２は、最高周波数データ４５を含んでいてもよく、最低周波数データ４６を含んでいてもよい。ここで、図６に示されているように、最高周波数データ４５とは、映像データ信号５、即ち、クロック再生用信号２４の立ち上がりエッジ及び立ち下がりエッジの数が最も多くなるように値が決定されたデータであり、最低周波数データ４６とは、クロック再生用信号２４の立ち上がりエッジ又は立ち下がりエッジの発生周期が送信周期に一致すると共に当該立ち上がりエッジ又は立ち下がりエッジの位置が各送信周期の開始時刻に一致するように値が決定されたデータである。好適には、ＰＬＬ調整用データ４２は、最高周波数データ４５と最低周波数データ４６の両方を含んでいる。図４の例では、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３の送信の後、次の映像データ４１の送信までの間に送られるＰＬＬ調整用データ４２が、最高周波数データ４５と最低周波数データ４６の両方を含んでおり、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３の前に送られるＰＬＬ調整用データ４２は、最低周波数データ４６のみを含んでいる。

ＰＬＬ調整用データ４２が、最高周波数データ４５と最低周波数データ４６の両方を含んでいる場合、最高周波数データ４５が先行して送信され、最高周波数データ４５の送信に続いて最低周波数データ４６が送信されることが好ましい。これは、ＰＬＬ回路２２の発振周波数及び位相がずれた後は、発振周波数の回復を優先して行うことが好ましいからである。

図５は、駆動タイミング信号２７の活性化を指示する駆動タイミングデータ４３の送信の後、ＰＬＬ調整用データ４２として、まず最高周波数データ４５が送られ、次に最低周波数データ４６が送られる場合の表示装置の動作を詳細に示すタイミングチャートである。図５は、ＰＬＬ回路２２がクロック再生用信号２４と再生クロック２５との立ち上がりエッジを比較して再生クロック２５の周波数及び位相を調節するように構成されている場合の動作を示していることに留意されたい。ブランキング期間が開始されると、表示素子の駆動を開始しようとするタイミングに、駆動タイミングデータ４３が送信される。これにより、ドライバ２の駆動タイミング信号２７が活性化され、表示素子の駆動が開始される。続いて、最高周波数データ４５が送信される。図５の動作では、最高周波数データ４５は、値が「１０１０１０１０１０」であるデータシンボルの繰り返しで構成されている。最高周波数データ４５が送信されると、映像データ信号５、即ち、クロック再生用信号２４は、立ち上がりエッジの頻度が最大になる、即ち、立ち上がりエッジの周波数が最高になる。このような最高周波数データ４５を送信することにより、表示素子の駆動の開始により所望値からずれた再生クロック２５の周波数が早期に回復する。更に続いて最低周波数データ４６が送信される。図５の動作では、最低周波数データ４６は、値が「１０００００００００」であるデータシンボルの繰り返しで構成されている。このような最高周波数データ４５を送信することにより、再生クロック２５の位相を安定化させ、更に、各データシンボルの先頭ビットの位置の検出が可能になる。

以上に説明されているように、本実施形態の表示装置は、表示素子の駆動の開始の後にドライバ２にＰＬＬ調整用データ４２を供給し、これにより、表示素子の駆動の際に流れる電流によって発生するノイズによる再生クロック２５の周波数及び／又は位相のずれを早く復旧させることができる。

なお、上記には本発明の表示装置の実施形態が具体的に記載されているが、本発明は、上述の実施形態に限定して解釈してはならない。本発明には、様々な変形が可能である。特に、上記では、制御装置１の機能がハードウェアによって実現されている実施形態が記載されているが、制御装置１の機能は、ハードウェア、ソフトウェア、及びそれらの組み合わせのいずれによって実現してもよいことは、当業者には自明的であろう。

図１は、映像データ信号からクロック再生を行う表示装置の典型的な構成を示すブロック図である。 図２は、図１の表示装置の動作の例を示すタイミングチャートである。 図３は、本発明の一実施形態における表示装置の構成を示すブロック図である。 図４は、図３の表示装置の動作を示すタイミングチャートである。 図５は、図４の表示装置の動作を詳細に示すタイミングチャートである。 図６は、ＰＬＬ調整用データの例を示す図である。

符号の説明

１：制御装置
２：ドライバ
３：表示パネル
４：外部映像信号
５：映像データ信号
６：表示素子駆動信号
１１：映像信号処理回路
１２：ＰＬＬ調整用データ生成回路
１３：スイッチ
１４：トランスミッタ
１５：ＰＬＬ回路
１６：タイミング制御回路
２１：レシーバ
２２：ＰＬＬ回路
２３：表示素子駆動回路
２４：クロック再生用信号
２５：再生クロック
２６：映像データ
２７：駆動タイミング信号
２８：クロック信号
３１、３２：タイミング制御信号
３３：スイッチ制御信号
３４：トランスミッタ制御信号
３５：クロック信号
４１：映像データ
４２：ＰＬＬ調整用データ
４３：駆動タイミングデータ
４４：制御データ
４５：最高周波数データ
４６：最低周波数データ
４７：任意データ
１０１：制御装置
１０２：ドライバ
１０３：表示パネル
１０４：外部映像信号
１０５：映像データ信号
１０６：表示素子駆動信号
１１１：映像信号処理回路
１１２：トランスミッタ
１１３：ＰＬＬ回路
１２１：レシーバ
１２２：ＰＬＬ回路
１２３：表示素子駆動回路
１２４：クロック再生用信号
１２５：再生クロック
１２６：映像データ
１２７：駆動タイミング信号
１２８：クロック信号

Claims (12)

1. 表示パネルと、
   前記表示パネルを駆動するためのドライバと、
   前記ドライバに、映像データ信号によって映像データと制御データとを送信する制御装置
   とを具備し、
   前記ドライバは、前記映像データ信号からクロック再生を行うＰＬＬ回路を備えると共に、前記映像データに応答して前記表示パネルを駆動するように構成され、
   前記制御データは、
   前記表示パネルの表示素子の駆動を開始することを指示する駆動タイミングデータと、
   前記ＰＬＬ回路の周波数及び／又は位相を調節するための特定データであるＰＬＬ調整用データ
   とを含み、
   前記制御装置は、前記駆動タイミングデータの送信の後に前記ＰＬＬ調整用データを送信するように構成された
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記映像データ及び前記制御データは、所定ビット数のデータシンボルで構成され、且つ、
   前記映像データ信号の各送信周期においては、一の前記データシンボルが送信され、
   前記ＰＬＬ調整用データは、前記映像データ信号の各送信周期におけるエッジの数が最大になるような値に決められた最大周波数データを含む
   表示装置。
3. 請求項２に記載の表示装置であって、
   前記ＰＬＬ調整用データが、更に、前記映像データ信号の前記立ち上がりエッジの周期が前記送信周期に一致し、且つ、前記立ち上がりエッジが各送信周期の開始時刻に位置するような値、又は、前記映像データ信号の立ち下がりエッジの周期が前記送信周期に一致し、且つ、前記立ち下がりエッジが各送信周期の開始時刻に位置するような値に決められた最低周波数データを含む
   表示装置。
4. 請求項２に記載の表示装置であって、
   前記駆動タイミングデータの送信の後に前記最大周波数データが送信され、前記最大周波数データの送信の後に前記最低周波数データが送信される
   表示装置。
5. 請求項１乃至４のいずれかに記載の表示装置であって、
   前記ＰＬＬ調整用データは、前記駆動タイミングデータの送信の後、次に前記映像データが送信されるまでの間の期間に送信される
   表示装置。
6. 請求項５に記載の表示装置であって、
   前記ＰＬＬ調整用データは、前記駆動タイミングデータの送信の後、次に前記ドライバの制御に実際に使用される有効データが前記制御データとして送られるまでの間の期間に送信される
   表示装置。
7. 請求項１乃至６のいずれかに記載の表示装置であって、
   前記ＰＬＬ調整用データが、前記駆動タイミングデータの送信の直後に送信される
   表示装置。
8. 映像データ信号からクロック再生を行うＰＬＬ回路を備えた、表示パネルを駆動するためのドライバに、前記映像データ信号を送信する制御装置であって、
   映像データを供給する処理回路と、
   制御データと前記映像データとを、前記映像データ信号によって前記ドライバに送信するためのトランスミッタ
   とを具備し、
   前記制御データは、
   前記表示パネルの表示素子の駆動を開始することを指示する駆動タイミングデータと、
   前記ＰＬＬ回路の周波数及び／又は位相を調節するための特定データであるＰＬＬ調整用データ
   とを含み、
   前記トランスミッタは、前記駆動タイミングデータの送信の後に前記ＰＬＬ調整用データを送信する
   制御装置。
9. 映像データ信号からクロック再生を行うＰＬＬ回路を備えた、表示パネルを駆動するためのドライバに、前記映像データ信号を送信するデータ送信方法であって、
   制御データと映像データとを、前記映像データ信号によって前記ドライバに送信するステップを具備し、
   前記制御データは、
   前記表示パネルの表示素子の駆動を開始することを指示する駆動タイミングデータと、
   前記ＰＬＬ回路の周波数及び／又は位相を調節するための特定データであるＰＬＬ調整用データ
   とを含み、
   前記ＰＬＬ調整用データが、前記駆動タイミングデータの送信の後に送信される
   データ送信方法。
10. 請求項９に記載のデータ送信方法であって、
    前記映像データ及び前記制御データは、所定ビット数のデータシンボルで構成され、
    前記映像データ信号の各送信周期においては、一の前記データシンボルが送信され、
    前記ＰＬＬ調整用データは、前記映像データ信号の各送信周期におけるエッジの数が最大になるような値に決められた最大周波数データを含む
    データ送信方法。
11. 請求項１０に記載のデータ送信方法であって、
    前記ＰＬＬ調整用データが、更に、前記映像データ信号の前記立ち上がりエッジの周期が前記送信周期に一致し、且つ、前記立ち上がりエッジが各送信周期の開始時刻に位置するような値、又は、前記映像データ信号の立ち下がりエッジの周期が前記送信周期に一致し、且つ、前記立ち下がりエッジが各送信周期の開始時刻に位置するような値に決められた最低周波数データを含む
    データ送信方法。
12. 請求項１１に記載のデータ送信方法であって、
    前記駆動タイミングデータの送信の後に前記最大周波数データが送信され、前記最大周波数データの送信の後に前記最低周波数データが送信される
    データ送信方法。

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