JP2010054279A - 半導体試験装置 - Google Patents

Abstract

【課題】テストパターンのパルス幅が狭くなっても規定の電位ＶＨ，ＶＬに達するパルス信号を被検査デバイスに入力することができる半導体試験装置を提供する。
【解決手段】テストパターンを生成するパターン発生器と、生成されたテストパターンに基いて検査対象に印加する信号を生成し出力するドライバ回路とを備えた半導体試験装置において、パターンデータに基づいてドライバ回路が出力する信号のパルス幅を判定するパルス幅判定手段と、ドライバ回路の出力信号のパルス幅が伝送路の電気長よりも短いと判定された場合に、そのパルス幅に応じて出力信号の伝送路における損失による減衰分を補償する補正値を演算する演算手段とを設け、第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値とに基づいて、ハイ側の出力電位を規定する電圧とロウ側の出力電位を規定する電圧をそれぞれ生成するようにした。
【選択図】図１

Description

本発明は、半導体メモリや半導体集積回路（ＩＣ）等の被検査デバイスを検査する半導体試験装置に関し、特にディジタルＩＣのファンクションテストで、伝送ラインにおける損失により半導体試験装置から被検査デバイスへ供給されるテストパターン信号が入力パルス条件を満たさなくなるのを防止する技術に関するものである。

従来より、半導体メモリやディジタルＩＣ等の被検査デバイス（ＤＵＴ）に対してテストパターン信号を入力し、このテストパターン信号に応じて出力された信号と期待値とを比較して、被検査デバイスが正常に動作するか否かを検査する半導体試験装置がある。また、半導体試験装置には、図７に示すように、テスタコントローラＴＳＣを備え、テストパターンデータやタイミングを発生する制御装置としてのテスタ本体１０と、ピンエレクトロニクス２０を有するテストヘッドと呼ばれるテスト実行装置とから構成されているものがある。

ピンエレクトロニクス２０は、テスタ本体１０から供給されたテストパターンデータを格納するパターンメモリ２１や、格納されたパターンデータに基づいて被検査デバイス３０へ入力するテストパターンを発生するパターン発生器２２、および該テストパターンに基づいて被検査デバイス３０へ印加するパルス信号を生成し出力するドライバ回路２３、テスタ本体１０によって設定されるレベルデータに基づいてドライバ回路へ供給する電圧を制御して被検査デバイス３０へ印加するパルス信号のハイレベルＶＨとロウレベルＶＬを規定するＤＡ変換器２４ａ，２４ｂなどを備えている。
特開２００８−８２９４２号公報

図７に示されているピンエレクトロニクス２０のドライバ回路２３により生成されたパルス信号は、伝送ライン４０を介して被検査デバイス３０に入力される。伝送ライン４０は、ピンエレクトロニクス２０と被検査デバイス３０との間に介在されている図示しないコンタクトリングやプローブカードなどに形成されている接触ピン、プローブ、ケーブル、リード線、プリント配線パターンなどからなる複合的な信号伝送路であり、そのインピーダンスは比較的大きなものとなっている。

被検査デバイス３０の入力端子での望ましいパルス信号ＶＩＮの波形は、図８に示すように、パターン発生器２２により生成されるテストパターンＰＡＴと同一論理で、ハイレベルはＤＡ変換器２４ａから出力される電圧ＶＨ、ロウレベルはＤＡ変換器２４ｂから出力される電圧ＶＬである。しかしながら、伝送ライン４０による抵抗損失や誘電損失によって実際に被検査デバイス３０へ入力される信号ＶＩＮは減衰して、図９（Ａ）のように波形がなまってしまう。

そのため、入力信号ＶＩＮのパルス幅が伝送ラインの電気長よりも狭くなると、図９（Ｂ）のように、規定の電位ＶＨ，ＶＬに達する前に変化したり、入力信号が高周波になると、図９（Ｃ）のように、設定振幅に満たなくなってしまうという課題がある。なお、このような課題を解決するため、調整用のハイレベル電圧と調整用のロウレベル電圧とをドライバに供給するＤＡ変換器を設けるようにした発明が提案されている（例えば、特許文献１参照）。

しかしながら、特許文献１に記載されている発明は、本来のハイレベル電圧ＶＩＨとロウレベル電圧ＶＩＬを生成するＤＡ変換器とは別個に、調整用のハイレベル電圧ＶＩＨＨと調整用のロウレベル電圧ＶＩＬＬを生成するＤＡ変換器を設けているため、回路のオーバーヘッドが大きくそれによって回路規模が増大してしまうという課題がある。

この発明の目的は、パターン発生器により生成されるテストパターンのパルス幅が狭くなっても規定の電位ＶＨ，ＶＬに達するパルス信号を被検査デバイスに入力することができる半導体試験装置を提供することにある。

この発明の他の目的は、パターン発生器により生成されるテストパターンの周波数が高くなっても設定振幅を有するパルス信号を被検査デバイスに入力することができる半導体試験装置を提供することにある。

上記目的を達成するため請求項１に記載の発明は、検査対象の半導体集積回路を検査するためのパターンデータに基づいてテストパターンを生成するパターン発生器と、前記パターン発生器により生成されたテストパターンに基づいて検査対象の半導体集積回路に印加する信号を生成し伝送路を介して前記検査対象の半導体集積回路へ出力するドライバ回路と、第１の電圧レベルデータに基づいて前記ドライバ回路のハイ側の出力電位を規定する電圧を生成し供給する第１の電圧生成回路と、第２の電圧レベルデータに基づいて前記ドライバ回路のロウ側の出力電位を規定する電圧を生成し供給する第２の電圧生成回路と、を備えた半導体試験装置であって、前記第１の電圧生成回路と第２の電圧生成回路は、それぞれ、前記パターンデータまたはテストパターンに基づいて、前記ドライバ回路が出力する信号のパルス幅を判定するパルス幅判定手段と、前記パルス幅判定手段により前記ドライバ回路の出力信号のパルス幅が前記伝送路の電気長よりも短いと判定された場合に、そのパルス幅に応じて前記出力信号の前記伝送路における損失による減衰分を補償する補正値を演算する演算手段と、を備え、前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値とに基づいて、前記ハイ側の出力電位を規定する電圧または前記ロウ側の出力電位を規定する電圧をそれぞれ生成するようにしたものである。

上記した構成によれば、テストパターンのパルス幅が狭い場合には出力信号の伝送路における損失による減衰分を補償した信号を出力するようになるため、テストパターンのパルス幅が狭くなっても規定の電位ＶＨ，ＶＬに達するパルス信号を被検査デバイスに入力することができるとともに、テストパターンの周波数が高くなっても設定振幅を有するパルス信号を被検査デバイスに入力することができる。

請求項２に記載の発明は、請求項１に記載の発明において、前記第１の電圧生成回路および第２の電圧生成回路は、前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値を算出するために使用する前記減衰分に関する情報を保持するレジスタをそれぞれ備え、該レジスタに保持されている情報と前記パルス幅判定手段が判定したパルス幅とに基づいて前記補正値を演算するようにした。

これにより、検査対象のデバイスが変わったり伝送路の長さが変わって信号の減衰量が変わったとしても、それに応じてレジスタに保持させる減衰分に関する情報を変更することで最適な補正を行うことができる。

請求項３に記載の発明は、請求項１または２に記載の発明において、前記第１の電圧生成回路および第２の電圧生成回路は、前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値とを加算した値をＤＡ変換するＤＡ変換器をそれぞれ備えるようにした。ＤＡ変換器は従来より種々の形態のものが開発されており、その設計資産を利用することで装置に最適な電圧生成回路を容易に設計することができる。

請求項４に記載の発明は、請求項１〜３のいずれかに記載の発明において、前記パターンデータを格納する記憶手段を備え、該記憶手段に格納されているパターンデータが順次読み出されて前記パターン発生器と前記第１の電圧生成回路および第２の電圧生成回路に供給されるように構成した。

これにより、半導体テストシステムを、半導体試験装置としての複数のピンエレクトロニクスのようなテスト実行装置とそれらを制御、管理するテスタ本体とによって構成する場合に、半導体試験装置にパターンデータを格納する記憶手段をもたせることでテスタ本体の負担を軽減することができる。

さらに、請求項５に記載の発明は、検査対象の半導体集積回路を検査するためのパターンデータに基づいてテストパターンを生成するパターン発生器と、前記パターン発生器により生成されたテストパターンに基づいて検査対象の半導体集積回路に印加する信号を生成し伝送路を介して前記検査対象の半導体集積回路へ出力するドライバ回路と、第１の電圧レベルデータに基づいて前記ドライバ回路のハイ側の出力電位を規定する電圧を生成し供給する第１の電圧生成回路と、第２の電圧レベルデータに基づいて前記ドライバ回路のロウ側の出力電位を規定する電圧を生成し供給する第２の電圧生成回路と、を備えた半導体試験装置であって、前記第１の電圧生成回路および第２の電圧生成回路の出力と前記テストパターンに基づいて、前記ドライバ回路が出力する信号の前記伝送路における損失による減衰分を補償する波形信号を生成する波形生成手段を設け、前記波形生成手段により形成された波形信号を前記ドライバ回路の出力信号に合成した信号を出力するようにした。

上記した構成によれば、ドライバ回路が出力する信号の伝送路における損失による減衰分を補償した信号を半導体試験装置の側で予め生成して出力するため、信号が伝送路で減衰しても規定の電位ＶＨ，ＶＬに達するパルス信号を被検査デバイスに入力することができるとともに、テストパターンの周波数が高くなっても設定振幅を有するパルス信号を被検査デバイスに入力することができる。

前記波形生成手段は、第１および第２の電圧生成回路により生成された電圧を入力とし前記テストパターンに基づいて制御される差動アンプと、該差動アンプの後段に設けられたＡＣカップリング回路もしくは微分回路とにより構成することができる。そして、前記ドライバ回路の後段に該ドライバ回路の出力と前記ＡＣカップリング回路もしくは微分回路の出力とを合成する合成回路を設ける。ドライバ回路の後段に合成回路を設ける代わりに、ＡＣカップリング回路もしくは微分回路の出力を、ドライバ回路を構成するトランジスタの制御信号に加算するようにしても良い。

本発明によれば、パターン発生器により生成されるテストパターンのパルス幅が狭くなっても規定の電位ＶＨ，ＶＬに達するパルス信号を被検査デバイスに入力することができる半導体試験装置を実現できる。また、パターン発生器により生成されるテストパターンの周波数が高くなっても設定振幅を有するパルス信号を被検査デバイスに入力することができる半導体試験装置を実現できるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明に係る半導体試験装置の第１の実施形態を示す。

この実施形態の半導体試験装置は、図１に示すように、テスタ本体１０と、テスト実行装置として機能するピンエレクトロニクス２０とを有する。このうち、テスタ本体１０は、テスタコントローラＴＳＣを備え、テストパターンを生成するための元になるテストパターンデータおよび基準タイミングクロックなどを生成してピンエレクトロニクス２０へ供給するテスト制御装置として機能する。また、テスタ本体１０は、ピンエレクトロニクス２０が被検査デバイス３０へ印加するパルス信号のハイレベルの電位を指定するＶＨレベルデータおよびロウレベルの電位を指定するＶＬレベルデータも供給する。

ピンエレクトロニクス２０は、テスタ本体１０から供給されたテストパターンデータを格納（記憶）するパターンメモリ２１、該メモリに格納されたパターンデータに基づいて被検査デバイス３０へ入力するテストパターンを発生するパターン発生器２２、該テストパターンに基づいて被検査デバイス３０へ印加するパルス信号を生成し出力するドライバ回路２３、テスタ本体１０から供給されるレベルデータに基づいて被検査デバイス３０へ印加するパルス信号のハイレベルに対応する電圧ＶＨとロウレベルに対応する電圧ＶＬを生成してドライバ回路２３へ電源電圧として供給する電圧生成回路２４ａ，２４ｂなどを備えている。

さらに、この実施形態の電圧生成回路２４ａ，２４ｂは、テスタ本体１０から供給されるＶＨレベルデータ，ＶＬレベルデータを保持するレジスタＲＥＧａ，ＲＥＧｂと、パターンメモリ２１から読み出されてパターン発生器２２へ供給されるパターンデータに基づいて生成される信号のパルス幅が所定のパルス幅よりもどの程度狭いか判定する判定回路ＪＤＧａ，ＪＤＧｂと、該判定回路ＪＤＧａ，ＪＤＧｂにより判定されたパルス幅に応じて電圧補正値を演算しＶＨレベルデータ，ＶＬレベルデータに上記補正値を加算して出力する演算回路ＣＡＬａ，ＣＡＬｂと、該演算回路ＣＡＬａ，ＣＡＬｂの出力をＤＡ変換して所望の電位の電圧ＶＨ，ＶＬを出力するＤＡ変換器ＤＡＣａ，ＤＡＣｂなどを備えている。

上記レジスタＲＥＧａ，ＲＥＧｂには、テスタ本体１０から上記補正値を演算するのに必要な係数や定数も設定される。これらの係数や定数は、ドライバ回路２３から被検査デバイス３０までの伝送路４０の特性および長さ等に応じて決定される。図２に、被検査デバイス３０に入力される信号ＶＩＮの波形と、パルス幅と上記演算回路ＣＡＬａ，ＣＡＬｂによって演算される信号減衰量を補償する電圧補正値との関係を示す。

図２に示すように、被検査デバイス３０の入力信号ＶＩＮは伝送路での損失で立ち上がりや立ち下がりの際に減衰を起こす。そのため、信号のパルス幅が狭くなると所望のレベルまで達しなくなる。そこで、信号のパルス幅が伝送路の電気長Ｌ／λgよりも短いＸのときはその減衰量に相当する補正値αを演算によって求め、パルス幅Ｘより長くＬ／λgよりも短いＹときはその減衰量に相当する補正値β（β＜α）を、またパルス幅Ｙより長くＬ／λgよりも短いＺときはその減衰量に相当する補正値γ（γ＜β）を演算によって求める。すなわち、信号のパルス幅が伝送路の電気長Ｌ／λgと等しいか長いときは補正値を０とし、パルス幅がＬ／λgよりも小さくなるほど補正値を大きくするようにした。

演算回路ＣＡＬａ，ＣＡＬｂは、上記のようにして算出した補正値を予めレジスタに設定されているＶＨレベルデータ，ＶＬレベルデータに加算して出力する。そして、ＤＡ変換器ＤＡＣａ，ＤＡＣｂがその値をＤＡ変換することで、ＶＨレベルデータ，ＶＬレベルデータが示す本来の電圧値よりも補正値分高いハイレベル電圧ＶＨＨおよびロウレベル電圧ＶＬＬが生成されてドライバ回路２３に供給される。

その結果、補正をしない図７の回路では伝送路４０の損失によって図３（Ａ）のようにＶＨ，ＶＬに達しない信号ＶＩＮが被検査デバイス３０へ入力されるのに対し、本実施形態を適用した回路では図３（Ｂ）のように伝送路４０の損失による減衰を補償して本来のＶＨ，ＶＬに達する信号ＶＩＮが被検査デバイス３０へ入力されるようになる。

図４は、本発明に係る半導体試験装置の第２の実施形態を示す。

この実施形態は、第１の実施形態において電圧生成回路２４ａ，２４ｂに設けていた判定回路ＪＤＧａ，ＪＤＧｂと演算回路ＣＡＬａ，ＣＡＬａを省略し、代わりに、図６（Ｄ）に示すような波形ＡＣｏｕｔを生成する波形生成回路２６と、該回路で生成された波形ＡＣｏｕｔとドライバ回路２３の出力信号とを合成して出力する合成回路２７とを設けたものである。波形生成回路２６は、テスタ本体１０によってレジスタＲＥＧａ，ＲＥＧｂに設定されたＶＨレベルデータ，ＶＬレベルデータに基づいてＤＡ変換器ＤＡＣａ，ＤＡＣｂが生成した電圧ＶＨ，ＶＬとパターンメモリ２１から読み出されたテストパターンＰＡＴとを入力として、図６（Ｄ）に示すような波形ＡＣｏｕｔを生成する。

上記合成回路２７は加算器などで構成することができる。また、波形生成回路２６は、図５に示すように、ＶＨ，ＶＬを一対の差動入力端子に受けテストパターンＰＡＴを活性化信号ないしはオン、オフ信号として制御端子に受ける差動アンプＡＭＰと、該差動アンプＡＭＰの出力Ｄｉｆｆ（図６の（Ｃ））を入力とするＡＣカップリング回路ＡＣＰとによって構成することができる。ＡＣカップリング回路ＡＣＰは、容量素子Ｃと抵抗素子Ｒとから構成することができる。この回路は、ＣＲ微分回路と呼ばれる回路と回路形式が同じである。また、図６（Ｄ）に示す波形はいわゆる矩形波の微分波形と呼ばれるものと同じあるので、ＡＣカップリング回路ＡＣＰは微分回路と代替できる。

第２の実施形態においては、ドライバ回路２３から出力される図６（Ａ）のような矩形波信号に図６（Ｄ）に示すような波形ＡＣｏｕｔを加算した波形信号が合成回路２７から伝送路４０へ出力される。その結果、図６（Ｂ）の減衰分が図６（Ｄ）の波形で相殺され、図６（Ｅ）に示すような矩形波パルス信号ＶＩＮが被検査デバイス３０へ入力されるようになる。そのため、パルス幅が狭くなったときに振幅が本来の電位ＶＨとＶＬに達しなくなるのが回避される。

また、差動アンプＡＭＰは、ハイ側の電圧ＶＨとロウ側の電圧ＶＬを入力とするとともにテストパターンＰＡＴを制御信号とするため、図６（Ｄ）に示すように、ＰＡＴがハイレベル期間だけハイレベルとなる矩形状の電圧Ｄｉｆｆを出力する。そして、その電圧Ｄｉｆｆは、ＶＨとＶＬとの電位差に比例した大きさとなる。これがＡＣカップリング回路ＡＣＰに入力されるため、その出力である図６（Ｄ）の波形ＡＣｏｕｔのピークの高さはＶＨとＶＬとの電位差に比例する。一方、伝送路４０を介して被検査デバイス３０に入力されるパルス信号の減衰量はその信号の振幅（ＶＨ−ＶＬ）に比例するので、上記のように、補正用の波形ＡＣｏｕｔのピークの高さがＶＨとＶＬとの電位差に比例していると、上記減衰量を補償するのに好適である。

さらに、上記ＡＣカップリング回路ＡＣＰにより生成する図６（Ｄ）の補正用の波形ＡＣｏｕｔのピーク（楔状の部分）の幅は、予め伝送路４０の特性によって決まる図６（Ｂ）の減衰波形を実験的に取得して、その減衰量からＡＣカップリング回路ＡＣＰを構成する素子の定数（容量値や抵抗値など）を決定することによって設定するようにすればよい。

なお、図４の実施形態では、ドライバ回路２３の後段に２つの波形信号を合成ないしは加算する合成回路２７を設けているが、ＡＣカップリング回路ＡＣＰにより生成された波形信号をドライバ回路２３に供給して、例えばドライバを構成するトランジスタの制御信号（ベース端子またはゲート端子の制御信号）に加算するなどして波形の補償を行うように構成することも可能である。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、テスタ本体１０から供給されるテストパターンデータを記憶するパターメモリ２１をピンエレクトロニク２０に設けているが、パターメモリ２１を省略してテストパターンデータを直接パターン発生器２２に供給するようにしてもよい。

また、前記第１の実施形態では、パターンメモリ２１から読み出されたデータに基づいてパルス幅に応じた補正値を算出するとしたが、パターン発生器２２により生成されたテストパターンを監視してそのパルス幅に応じた補正値を算出するように電圧生成回路２４ａ，２４ｂを構成しても良い。

さらに、前記第１の実施形態では、パターン発生器２２により生成されたテストパターンを直接ドライバ回路２３に供給しているが、パターン発生器２２における遅延量と演算回路およびＤＡ変換器における遅延量との差を考慮して、パターン発生器２２とドライバ回路２３との間に適当な遅延回路を設けるようにしても良い。

以上の説明では本発明者によってなされた発明を半導体試験装置に適用した場合について説明したが、本発明はそれに限定されるものでなく、伝送路が比較的長いボードシステムやＬＳＩ内の回路における信号伝送にも利用することができる。

本発明に係る半導体試験装置の第１の実施形態を示すブロック図である。 第１の実施形態における被検査デバイスに入力される信号の波形およびその信号のパルス幅と電圧補正値との関係を示す波形図である。 図３（Ａ）はドライバ回路に供給される電圧を補正しない場合にドライバ回路に入力されるテストパターンと被検査デバイスに入力される信号を示す波形図、図３（Ｂ）はドライバ回路に供給される電圧を補正した場合にドライバ回路に入力されるテストパターンと被検査デバイスに入力される信号を示す波形図である。 本発明に係る半導体試験装置の第２の実施形態を示すブロック図である。 第２の実施形態における波形生成回路の構成例を示すブロック図である。 第２の実施形態における各部の信号と、補正をしない場合に被検査デバイスに入力される信号（Ｂ）と、補正をした場合に被検査デバイスに入力される信号（Ｅ）を示す波形図である。 従来の半導体試験装置の一構成例を示すブロック図である。 半導体試験装置において、ドライバ回路に入力されるテストパターンと被検査デバイスに入力される望ましいパルス信号の波形を示す波形図である。 従来の半導体試験装置において、ドライバ回路に入力されるテストパターンと被検査デバイスに入力されるパルス信号の波形を、テストパターンのパルス幅の違いごとに示す波形図である。

符号の説明

１０ テスタ本体
２０ ピンエレクトロニクス
２１ パターンメモリ
２２ パターン発生器
２３ ドライバ回路
２４ａ，２４ｂ 電圧生成回路
２６ 波形生成回路
２７ 合成回路
３０ 被検査デバイス
４０ 伝送路
ＲＥＧａ，ＲＥＧｂ レジスタ
ＪＤＧａ，ＪＤＧｂ 判定回路
ＣＡＬａ，ＣＡＬａ 演算回路
ＤＡＣａ，ＤＡＣｂ ＤＡ変換器
ＡＭＰ 差動アンプ
ＡＣＰ ＡＣカップリング回路（微分回路）

Claims (5)

1. 検査対象の半導体集積回路を検査するためのパターンデータに基づいてテストパターンを生成するパターン発生器と、
   前記パターン発生器により生成されたテストパターンに基づいて検査対象の半導体集積回路に印加する信号を生成し伝送路を介して前記検査対象の半導体集積回路へ出力するドライバ回路と、
   第１の電圧レベルデータに基づいて前記ドライバ回路のハイ側の出力電位を規定する電圧を生成し供給する第１の電圧生成回路と、
   第２の電圧レベルデータに基づいて前記ドライバ回路のロウ側の出力電位を規定する電圧を生成し供給する第２の電圧生成回路と、
   を備えた半導体試験装置であって、
   前記第１の電圧生成回路と第２の電圧生成回路は、それぞれ、
   前記パターンデータまたはテストパターンに基づいて、前記ドライバ回路が出力する信号のパルス幅を判定するパルス幅判定手段と、
   前記パルス幅判定手段により前記ドライバ回路の出力信号のパルス幅が前記伝送路の電気長よりも短いと判定された場合に、そのパルス幅に応じて前記出力信号の前記伝送路における損失による減衰分を補償する補正値を演算する演算手段と、を備え、
   前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値とに基づいて、前記ハイ側の出力電位を規定する電圧または前記ロウ側の出力電位を規定する電圧をそれぞれ生成することを特徴とする半導体試験装置。
2. 前記第１の電圧生成回路および第２の電圧生成回路は、前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値を算出するために使用する前記減衰分に関する情報を保持するレジスタをそれぞれ備え、該レジスタに保持されている情報と前記パルス幅判定手段が判定したパルス幅とに基づいて前記補正値を演算することを特徴とする請求項１に記載の半導体試験装置。
3. 前記第１の電圧生成回路および第２の電圧生成回路は、前記第１の電圧レベルデータまたは第２の電圧レベルデータと前記補正値とを加算した値をＤＡ変換するＤＡ変換器をそれぞれ備えることを特徴とする請求項１または２に記載の半導体試験装置。
4. 前記パターンデータを格納する記憶手段を備え、該記憶手段に格納されているパターンデータが順次読み出されて前記パターン発生器と前記第１の電圧生成回路および第２の電圧生成回路に供給されるように構成されていることを特徴とする請求項１〜３のいずれかに記載の半導体試験装置。
5. 検査対象の半導体集積回路を検査するためのパターンデータに基づいてテストパターンを生成するパターン発生器と、
   前記パターン発生器により生成されたテストパターンに基づいて検査対象の半導体集積回路に印加する信号を生成し伝送路を介して前記検査対象の半導体集積回路へ出力するドライバ回路と、
   第１の電圧レベルデータに基づいて前記ドライバ回路のハイ側の出力電位を規定する電圧を生成し供給する第１の電圧生成回路と、
   第２の電圧レベルデータに基づいて前記ドライバ回路のロウ側の出力電位を規定する電圧を生成し供給する第２の電圧生成回路と、
   を備えた半導体試験装置であって、
   前記第１の電圧生成回路および第２の電圧生成回路の出力と前記テストパターンに基づいて、前記ドライバ回路が出力する信号の前記伝送路における損失による減衰分を補償する波形信号を生成する波形生成手段を設け、
   前記波形生成手段により形成された波形信号を前記ドライバ回路の出力信号に合成した信号を出力することを特徴とする半導体試験装置。

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