KR102465539B1 - 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그의 형성 방법이 제공된다. 상기 반도체 소자는 하부 전극 및 상기 하부 전극 상에 위치하는 자기 터널 접합 구조체를 포함한다. 상기 자기 터널 접합 구조체는 상기 하부 전극에 가까이 위치하는 시드 패턴을 포함한다. 상기 시드 패턴은 비정질 시드층 및 상기 비정질 시드층의 일측 표면 상에 위치하는 시드 산화물 층을 포함한다.

Description

자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법{Semiconductor device having a magnetic tunnel junction assembly, and Mehtod for fabricating the same}
본 발명은 하부 전극과 상부 전극 사이에 자기 터널 접합 구조체가 위치하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
자기 기억 소자 등과 같은 반도체 소자는 자기 터널 접합 구조체를 포함한다. 상기 자기 터널 접합 구조체는 수직 방향으로 적층된 고정 자성 패턴, 터널 배리어 패턴 및 자유 자성 패턴을 포함할 수 있다. 상기 고정 자성 패턴의 결정 격자를 유지하기 위하여, 상기 자기 터널 접합 구조체는 상기 고정 자성 패턴 상에 위치하는 시드 패턴을 더 포함할 수 있다. 상기 자기 터널 접합 구조체를 포함하는 반도체 소자에서는 상기 고정 자성 패턴의 형성에 미치는 인접한 구성 요소의 영향을 효과적으로 차단하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고정 자성 패턴의 형성에 미치는 인접한 구성 요소의 영향을 효과적으로 차단할 수 있는 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 하부 전극에 의한 자기 터널 접합 구조체의 전자기적 특성의 저하를 효과적으로 방지할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반노체 소자는 시드 패턴; 상기 시드 패턴 상에 위치하는 고정 자성 패턴; 상기 고정 자성 패턴 상에 위치하는 터널 배리어 패턴; 및 상기 터널 배리어 패턴 상에 위치하는 자유 자성 패턴을 포함한다. 상기 시드 패턴은 제 1 비정질 시드층 및 상기 제 1 비정질 시드층의 일측 표면 상에 위치하는 시드 산화물 층을 포함한다.
상기 시드 산화물 층의 측면은 상기 제 1 비정질 시드층의 측면과 수직 정렬될 수 있다.
상기 시드 산화물 층은 상기 고정 자성 패턴과 마주보는 상기 제 1 비정질 시드층의 표면 상에 위치할 수 있다.
상기 시드 산화물 층의 수직 두께는 상기 제 1 비정질 시드층의 수직 두께보다 작을 수 있다.
상기 시드 패턴은 상기 제 1 비정질 시드층과 상기 시드 산화물 층 사이에 위치하는 제 2 비정질 시드층을 더 포함할 수 있다. 상기 제 2 비정질 시드층의 구성은 상기 제 1 비정질 시드층의 구성과 다를 수 있다.
상기 시드 산화물 층은 상기 제 2 비정질 시드층을 구성하는 물질들을 모두 포함할 수 있다.
상기 제 2 비정질 시드층의 측면은 상기 시드 산화물 층의 측면과 수직 정렬될 수 있다.
상기 제 2 비정질 시드층의 수직 두께는 상기 제 1 비정질 시드층의 수직 두께보다 작을 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 하부 전극; 및 상기 하부 전극에 가까이 위치하는 시드 패턴을 포함하는 자기 터널 접합 구조체를 포함한다. 상기 시드 패턴은 시드 산화물 층을 포함한다.
상기 자기 터널 접합 구조체는 상기 시드 패턴 상에 위치하는 고정 자성 패턴, 상기 고정 자성 패턴 상에 위치하는 자유 자성 패턴 및 상기 고정 자성 패턴과 상기 자유 자성 패턴 사이에 위치하는 터널 배리어 패턴을 더 포함할 수 있다. 상기 시드 산화물 층의 수직 두께는 상기 터널 배리어 패턴의 수직 두께보다 작을 수 있다.
상기 시드 패턴은 중간 비정질 시드층 및 상기 상기 중간 비정질 시드층 상에 위치하는 결정질 시드층을 더 포함할 수 있다. 상기 시드 산화물 층은 상기 하부 전극과 상기 중간 비정질 시드층 사이에 위치할 수 있다.
상기 시드 산화물 층의 측면은 상기 결정질 시드층의 측면과 수직 정렬될 수 있다.
상기 시드 패턴은 상기 하부 전극과 상기 시드 산화물 층 사이에 위치하는 하부 비정질 시드층을 더 포함할 수 있다. 상기 시드 산화물 층은 상기 하부 비정질 시드층을 구성하는 물질을 모두 포함할 수 있다.
상기 하부 비정질 시드층은 상기 중간 비정질 시드층과 다른 구성을 가질 수 있다.
상기 하부 비정질 시드층의 수직 두께는 상기 중간 비정질 시드층의 수직 두께보다 작을 수 있다.
상기 시드 패턴은 상기 중간 비정질 시드층과 상기 결정질 시드층 사이에 위치하는 상부 비정질 시드층을 더 포함할 수 있다. 상기 상부 비정질 시드층의 구성은 상기 중간 비정질 시드층의 구성과 다를 수 있다.
상기 상부 비정질 시드층의 수직 두께는 상기 중간 비정질 시드층의 수직 두께보다 작을 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 하부 전극; 상기 하부 전극 상에 위치하는 비정질 시드층; 상기 비정질 시드층 상에 위치하는 시드 산화물 층; 상기 시드 산화물 층 상에 위치하는 결정질 시드층; 상기 결정질 시드층 상에 위치하는 고정 자성 패턴; 상기 고정 자성 패턴 상에 위치하는 터널 배리어 패턴; 및 상기 터널 배리어 패턴 상에 위치하는 자유 자성 패턴을 포함한다.
상기 고정 자성 패턴은 상기 결정질 시드층에 가까이 위치하는 하부 고정 자성층, 상기 터널 배리어 패턴에 가까이 위치하는 상부 고정 자성층 및 상기 하부 고정 자성층과 상기 상부 고정 자성층 사이에 위치하는 스페이서를 포함할 수 있다. 상기 시드 산화물 층의 수직 두께는 상기 스페이서의 수직 두께보다 작을 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법은 자기 터널 접합 구조체의 고정 자성 패턴의 형성에 미치는 하부 전극의 영향을 효과적으로 차단할 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법에서는 하부 전극에 의한 자기 터널 접합 구조체의 전자기적 특성의 저하가 효과적으로 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법에서는 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 자기 터널 접합 소자를 나타낸 도면이다.
도 3은 자기 터널 접합 구조체에서 외부 자기장에 따른 자성 변화를 나타낸 그래프이다.
도 4 내지 8은 각각 본 발명의 다른 실시 예에 따른 반도체 소자의 자기 터널 접합 소자를 나타낸 도면들이다.
도 9a 내지 9j는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 10a 내지 10c는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 11a 내지 11d는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1은 본 발명의 실시 예에 따른 반도체 소자를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 워드 라인(WL), 비트 라인(BL), 소스 라인(SL), 스위칭 소자(switching element, SE) 및 자기 터널 접합 소자(magnetic tunnel junction element, MTJ)를 포함할 수 있다.
상기 워드 라인(WL) 및 상기 비트 라인(BL)은 각각 일측 방향으로 연장될 수 있다. 예를 들어, 상기 워드 라인(WL)은 상기 비트 라인(BL)과 교차할 수 있다. 상기 소스 라인(SL)은 공통 전압을 인가할 수 있다. 예를 들어, 상기 소스 라인(SL)은 상기 워드 라인(WL)과 교차할 수 있다.
상기 스위칭 소자(SE)는 상기 소스 라인(SL)과 상기 자기 터널 접합 소자(MTJ) 사이에 위치할 수 있다. 상기 스위칭 소자(SE)는 상기 워드 라인(WL)에 의해 제어될 수 있다. 예를 들어, 상기 스위칭 소자(SE)는 상기 워드 라인(WL)과 전기적으로 연결된 게이트 전극을 포함하는 트랜지스터일 수 있다.
상기 자기 터널 접합 소자(MTJ)는 상기 스위칭 소자(SE)와 상기 비트 라인(BL) 사이에 위치할 수 있다. 상기 자기 터널 접합 소자(MTJ)는 상기 워드 라인(WL) 및 상기 비트 라인(BL)을 통해 인가되는 신호들에 의해 저항이 변경될 수 있다.
도 2는 도 1에 도시된 반도체 소자의 자기 터널 접합 소자를 개략적으로 나타낸 도면이다
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 기판(100), 하부 층간 절연막(200), 하부 전극(300), 자기 터널 접합 구조체(400), 캡핑 패턴(500), 하드 마스크 패턴(600), 상부 층간 절연막(700) 및 상부 전극(800)을 포함할 수 있다.
상기 기판(100)은 반도체 웨이퍼를 포함할 수 있다. 예를 들어, 상기 기판(100)은 단결정 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 웨이퍼를 포함할 수 있다.
상기 하부 층간 절연막(200)은 상기 기판(100) 상에 위치할 수 있다. 상기 기판(100)과 상기 하부 층간 절연막(200) 사이에는 도 1에 도시된 워드 라인(WL), 소스 라인(SL) 및 스위칭 소자(SE)가 위치할 수 있다.
상기 하부 층간 절연막(200)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연막(200)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 하부 층간 절연막(200)은 다층 구조일 수 있다.
상기 하부 층간 절연막(200)은 하부 비아 홀(200v)을 포함할 수 있다. 상기 하부 비아 홀(200v)은 상기 하부 층간 절연막(200)을 관통할 수 있다. 예를 들어, 도 1에 도시된 스위칭 소자(SE)의 일측 전극은 상기 하부 비아 홀(200v)에 의해 노출될 수 있다.
상기 하부 전극(300)은 도 1에 도시된 스위칭 소자(SE)와 전기적으로 연결될 수 있다. 예를 들어, 상기 하부 전극(300)은 상기 하부 층간 절연막(200)의 상기 하부 비아 홀(200v) 내에 위치할 수 있다. 상기 하부 전극(300)의 상부면의 레벨은 상기 하부 층간 절연막(200)의 상부면의 레벨과 동일할 수 있다.
상기 하부 전극(300)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(300)은 Cu, W 및 Ti 등과 같은 금속을 포함할 수 있다.
상기 자기 터널 접합 구조체(400)는 상기 하부 전극(300) 상에 위치할 수 있다. 예를 들어, 상기 자기 터널 접합 구조체(400)의 수평 폭은 상기 하부 전극(300)의 상부면의 수평 폭보다 클 수 있다. 상기 하부 전극(300)의 상부면은 상기 자기 터널 접합 구조체(400)에 의해 완전히 덮힐 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 자기 터널 접합 구조체의 수평 폭이 하부 전극의 상부면의 수평 폭보다 큰 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자는 자기 터널 접합 구조체가 하부 전극의 상부면보다 작은 수평 폭을 가질 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 하부 전극의 상부면이 자기 터널 접합 구조체에 의해 완전히 덮히는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자는 자기 터널 접합 구조체가 하부 전극의 상부면을 부분적으로 덮을 수 있다.
상기 자기 터널 접합 구조체(400)는 시드 패턴(410), 고정 자성 패턴(420), 터널 배리어 패턴(430) 및 자유 자성 패턴(440)을 포함할 수 있다.
상기 시드 패턴(410)은 상기 고정 자성 패턴(420)의 형성에 미치는 상기 하부 전극(300)의 영향을 차단할 수 있다. 상기 시드 패턴(410)은 상기 하부 전극(300)의 결정 구조가 상기 고정 자성 패턴(420)으로 전사되는 것을 방지할 수 있다. 상기 시드 패턴(410)은 상기 하부 전극(300)에 가까이 위치할 수 있다.
상기 시드 패턴(410)은 비정질 시드층(amorphous seed layer, 411), 시드 산화물 층(oxidized seed layer, 412) 및 결정질 시드층(413)을 포함할 수 있다.
상기 비정질 시드층(411)은 상기 하부 전극(300)에 가까이 위치할 수 있다. 예를 들어, 상기 비정질 시드층(411)은 상기 하부 전극(300)의 상부면과 직접 접촉할 수 있다.
상기 비정질 시드층(411)은 비정질 상태일 수 있다. 상기 비정질 시드층(411)은 비정질활 물질(amorphization material)을 포함할 수 있다. 예를 들어, 상기 비정질 시드층(411)은 B, P, As 또는 Bi를 포함할 수 있다. 상기 비정질 시드층(411)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 비정질 시드층(411)은 CFBTa를 포함할 수 있다.
상기 시드 산화물 층(412)은 상기 비정질 시드층(411) 상에 위치할 수 있다. 상기 시드 산화물 층(412)은 상기 비정질 시드층(411)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 비정질 시드층(411)의 측면은 상기 시드 산화물 층(412)의 측면과 수직 정렬될 수 있다.
상기 시드 산화물 층(412)은 산화물을 포함할 수 있다. 예를 들어, 상기 시드 산화물 층(412)은 산화된 도전성 물질을 포함할 수 있다. 상기 시드 산화물 층(412)은 상기 비정질 시드층(411)이 산화된 경우와 다른 구성을 가질 수 있다. 예를 들어, 상기 시드 산화물 층(412)은 상기 비정질 시드층(411)을 구성하는 물질들 중 일부의 산화물만을 포함할 수 있다. 예를 들어, 상기 시드 산화물 층(412)은 Ta 및/또는 B의 산화물을 포함할 수 있다.
상기 결정질 시드층(413)은 상기 시드 산화물 층(412) 상에 위치할 수 있다. 상기 결정질 시드층(413)은 상기 시드 산화물 층(412)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 시드 산화물 층(412)의 측면은 상기 결정질 시드층(413)의 측면과 수직 정렬될 수 있다.
상기 결정질 시드층(413)은 결정질 상태일 수 있다. 상기 결정질 시드층(413)은 도전성 물질을 포함할 수 있다. 상기 결정질 시드층(413)은 상기 비정질 시드층(411) 및 상기 시드 산화물 층(412)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 결정질 시드층(413)은 Ru을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 패턴(410)이 절연성인 시드 산화물 층(412)을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서 상기 시드 산화물 층(412)의 수직 두께가 증가하면 전체적인 저항이 증가할 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서 상기 시드 산화물 층(412)의 수직 두께는 다른 구성 요소들의 수직 두께보다 상대적으로 얇을 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서 상기 시드 산화물 층(412)은 4Å이하의 수직 두께를 가질 수 있다.
상기 고정 자성 패턴(420)은 상기 시드 패턴(410) 상에 위치할 수 있다. 상기 고정 자성 패턴(420)은 상기 시드 패턴(410)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 시드 패턴(410)의 측면은 상기 고정 자성 패턴(420)의 측면과 수직 정렬될 수 있다.
상기 고정 자성 패턴(420)은 SAF(synthetic Anti-Ferromagnetic) 구조를 포함할 수 있다. 예를 들어, 상기 고정 자성 패턴(420)은 하부 고정 자성층(421), 스페이서(422) 및 상부 고정 자성층(423)을 포함할 수 있다.
상기 하부 고정 자성층(421)은 상기 시드 패턴(410)에 가까이 위치할 수 있다. 예를 들어, 상기 하부 고정 자성층(421)은 상기 결정질 시드층(413)의 상부면과 직접 접촉할 수 있다. 상기 결정질 시드층(413)의 측면은 상기 하부 고정 자성층(421)의 측면과 수직 정렬될 수 있다.
상기 하부 고정 자성층(421)은 자성 물질을 포함할 수 있다. 상기 하부 고정 자성층(421)은 수직 자화 특성을 가질 수 있다. 상기 하부 고정 자성층(421)의 자화 방향은 상기 기판(100)의 표면과 수직할 수 있다. 예를 들어, 상기 하부 고정 자성층(421)은 Co, Fe 또는 Ni 중 적어도 하나 및 Pt, Pd, Ru 또는 Ta 중 하나를 포함할 수 있다.
상기 하부 고정 자성층(421)의 자화 방향을 고정될 수 있다. 상기 하부 고정 자성층(421)의 자화 방향은 외부 자기장의 영향을 받지 않을 수 있다. 예를 들어, 상기 하부 고정 자성층(421)의 자화 방향은 상기 하부 전극(300)과 상기 상부 전극(800) 사이에 형성되는 자기장에 의해 변경되지 않을 수 있다.
상기 스페이서(422)는 상기 하부 고정 자성층(421) 상에 위치할 수 있다. 상기 스페이서(422)는 상기 하부 고정 자성층(421)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 하부 고정 자성층(421)의 측면은 상기 스페이서(422)의 측면과 수직 정렬될 수 있다.
상기 스페이서(422)는 비자성 물질을 포함할 수 있다. 예를 들어, 상기 스페이서(422)는 Ru, Ir, Re 또는 Os를 포함할 수 있다.
상기 스페이서(422)의 수직 두께는 상기 하부 고정 자성층(421)의 수직 두께보다 작을 수 있다. 상기 시드 산화물 층(412)의 수직 두께는 상기 스페이서(422)의 수직 두께보다 작을 수 있다.
상기 상부 고정 자성층(423)은 상기 스페이서(422) 상에 위치할 수 있다. 상기 상부 고정 자성층(423)은 상기 스페이서(422)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 스페이서(422)의 측면은 상기 상부 고정 자성층(423)의 측면과 수직 정렬될 수 있다.
상기 상부 고정 자성층(423)은 자성 물질을 포함할 수 있다. 상기 상부 고정 자성층(423)은 수직 자화 특성을 가질 수 있다. 상기 상부 고정 자성층(423)은 비정질화 물질을 더 포함할 수 있다. 예를 들어, 상기 상부 고정 자성층(423)은 Co, Fe 또는 Ni 중 적어도 하나, Pt, Pd, Ru 또는 Ta 중 하나 및 B, P, As 또는 Bi 중 하나를 포함할 수 있다.
상기 상부 고정 자성층(423)의 자화 방향은 고정될 수 있다. 예를 들어, 상기 상부 고정 자성층(423)의 자화 방향은 상기 하부 전극(300)과 상기 상부 전극(800) 사이에 형성되는 자기장에 의해 변경되지 않을 수 있다.
상기 터널 배리어 패턴(430)은 상기 고정 자성 패턴(420) 상에 위치할 수 있다. 예를 들어, 상기 터널 배리어 패턴(430)은 상기 상부 고정 자성층(423)의 상부면과 직접 접촉할 수 있다. 상기 상부 고정 자성층(423)의 측면은 상기 터널 배리어 패턴(430)의 측면과 수직 정렬될 수 있다.
상기 터널 배리어 패턴(430)은 비자성 물질을 포함할 수 있다. 예를 들어, 상기 터널 배리어 패턴(430)은 MgO를 포함할 수 있다.
상기 터널 배리어 패턴(430)의 수직 두께는 상기 고정 자성 패턴(420)의 수직 두께보다 작을 수 있다. 상기 터널 배리어 패턴(430)의 수직 두께는 상기 스페이서(422)의 수직 두께보다 클 수 있다. 상기 시드 산화물 층(412)의 수직 두께는 상기 터널 배리어 패턴(430)의 수직 두께보다 작을 수 있다.
상기 자유 자성 패턴(440)은 상기 터널 배리어 패턴(430) 상에 위치할 수 있다. 상기 자유 자성 패턴(440)은 상기 터널 배리어 패턴(430)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 터널 배리어 패턴(430)의 측면은 상기 자유 자성 패턴(440)의 측면과 수직 정렬될 수 있다.
상기 자유 자성 패턴(440)은 자성 물질을 포함할 수 있다. 상기 자유 자성 패턴(440)은 수직 자화 특성을 가질 수 있다. 상기 자유 자성 패턴(440)은 비정질화 물질을 더 포함할 수 있다. 예를 들어, 상기 자유 자성 패턴(440)은 Co, Fe 또는 Ni 중 적어도 하나, Pt, Pd, Ru 또는 Ta 중 하나 및 B, P, As 또는 Bi 중 하나를 포함할 수 있다.
상기 자유 자성 패턴(440)의 자화 방향은 외부 자기장에 의해 변경될 수 있다. 예를 들어, 상기 자유 자성 패턴(440)의 자화 방향은 상기 하부 전극(300)과 상기 상부 전극(800) 사이에 형성되는 자기장에 의해 변경될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자의 저항은 상기 자유 자성 패턴(440)의 자화 방향에 따라 변경될 수 있다.
상기 캡핑 패턴(500)은 상기 자기 터널 접합 구조체(400) 상에 위치할 수 있다. 예를 들어, 상기 캡핑 패턴(500)은 상기 자유 자성 패턴(440)의 상부면과 직접 접촉할 수 있다. 상기 자유 자성 패턴(440)의 측면은 상기 캡핑 패턴(500)의 측면과 수직 정렬될 수 있다.
상기 캡핑 패턴(500)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 캡핑 패턴(500)은 Cu, Ta, Al, Au, Ti, TiN 또는 TaN 중 적어도 하나를 포함할 수 있다. 상기 캡핑 패턴(500)은 다층 구조일 수 있다.
상기 하드 마스크 패턴(600)은 상기 캡핑 패턴(500) 상에 위치할 수 있다. 상기 하드 마스크 패턴(600)은 상기 캡핑 패턴(500)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 캡핑 패턴(500)의 측면은 상기 하드 마스크 패턴(600)의 측면과 수직 정렬될 수 있다.
상기 하드 마스크 패턴(600)은 도전성 물질을 포함할 수 있다. 상기 하드 마스크 패턴(600)은 일정 이상의 물리적 강도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 하드 마스크 패턴(600)은 텅스텐과 같은 금속을 포함할 수 있다.
상기 상부 층간 절연막(700)은 상기 하부 층간 절연막(200) 상에 위치할 수 있다. 상기 상부 층간 절연막(700)의 상부면은 상기 하드 마스크 패턴(600)의 상부면보다 높을 수 있다. 예를 들어, 상기 자기 터널 접합 구조체(400), 상기 캡핑 패턴(500) 및 상기 하드 마스크 패턴(600)은 상기 상부 층간 절연막(700)에 의해 둘러싸일 수 있다.
상기 상부 층간 절연막(700)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 층간 절연막(700)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연막(700)은 상부 비아 홀(700v)을 포함할 수 있다. 상기 하드 마스크 패턴(600)의 상부면은 상기 상부 비아 홀(700v)에 의해 노출될 수 있다. 예를 들어, 상기 상부 비아 홀(700v)의 바닥면의 수평 폭은 상기 하드 마스크 패턴(600)의 상부면의 수평 폭보다 클 수 있다. 상기 상부 비아 홀(700v)의 바닥면의 레벨은 상기 하드 마스크 패턴(600)의 상부면의 레벨보다 낮을 수 있다.
상기 상부 전극(800)은 도 1에 도시된 비트 라인(BL)과 전기적으로 연결될 수 있다. 상기 상부 전극(800)은 상기 하드 마스크 패턴(600) 상에 위치할 수 있다. 예를 들어, 상기 상부 전극(800)은 상기 상부 비아 홀(700v) 내에 위치할 수 있다.
상기 상부 전극(800)의 상부면의 레벨은 상기 상부 층간 절연막(700)의 상부면의 레벨보다 높을 수 있다. 예를 들어, 상기 상부 전극(800)은 상기 상부 층간 절연막(700)의 상부면 상으로 연장될 수 있다.
상기 상부 전극(800)은 상부 배리어 패턴(810) 및 상부 도전 패턴(820)을 포함할 수 있다. 예를 들어, 상기 상부 배리어 패턴(810)은 상기 상부 층간 절연막(700)과 상기 상부 도전 패턴(820) 사이에 위치할 수 있다. 상기 상부 배리어 패턴(810)은 상기 상부 비아 홀(700v)에 의해 노출된 상기 하드 마스크 패턴(600)과 직접 접촉할 수 있다.
상기 상부 배리어 패턴(810) 및 상기 상부 도전 패턴(820)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 배리어 패턴(810)은 금속 질화물을 포함하고, 상기 상부 도전 패턴(820)은 금속을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 패턴이 비정질 상태의 비정질 시드층, 결정질 상태의 결정질 시드층 및 상기 비정질 시드층과 상기 결정질 시드층 사이에 위치하는 시드 산화물 층을 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서는 비정질 시드층 및 시드 산화물 층에 의해 고정 자성 패턴의 형성에 미치는 하부 전극의 영향이 차단될 수 있다.
도 3은 시드 패턴이 시드 산화물 층을 포함하지 않는 제 1 자기 터널 접합 소자(L1)와 시드 패턴이 시드 산화물 층을 포함하는 제 2 자기 터널 접합 소자(L2)의 외부 자기장에 따른 자성 변화를 나타낸 그래프이다. 여기서, 도 3의 세로 축은 표준화된 자성값(normalized magnetization value)을 나타내므로, 구체적인 수치를 도시/설명하지 않는다.
도 3을 참조하면, 그래프의 가운데에서 보여지는 자유 자성 패턴의 자성 변화는 상기 제 1 자기 터널 접합 소자(L1) 및 상기 제 2 자기 터널 접합 소자(L2)에서 큰 차이가 없으나, 그래프의 좌측 및 우측에서 보여지는 하부 고정 자성층 및 상부 고정 자성층의 자성 변화는 상기 제 1 자기 터널 접합 소자(L1)와 상기 제 2 자기 터널 접합 소자(L2)에서 차이가 있음을 알 수 있다. 보다 구체적으로는, 상기 제 1 자기 터널 접합 소자(L1)와 비교하여, 상기 제 2 자기 터널 접합 소자(L2)는 상대적으로 큰 외부 자기장에서 하부 고정 자성층 및 상부 고정 자성층의 자성 변화가 발생하는 것을 알 수 있다.
하부 고정 자성층 및 상부 고정 자성층의 자성 변화가 상대적으로 큰 외부 자기장에서 발생한다는 것은 상기 하부 고정 자성층 및 상기 상부 고정 자성층을 포함하는 고정 자성 패턴이 상대적으로 높은 보자력(coercivity)을 가짐에 따라 상대적으로 안정적이라는 것을 의미한다. 즉, 도 3의 그래프에서는 상기 제 1 자기 터널 접합 소자(L1)와 비교하여, 상기 제 2 자기 터널 접합 소자(L2)의 고정 자성 패턴이 안정적이라는 점을 알 수 있다.
결과적으로, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 하부 전극과 고정 자성 패턴 사이에 위치하는 시드 패턴이 비정질 시드층 및 시드 산화물 층을 포함함에 따라 고정 자성 패턴의 형성에 미치는 하부 전극의 영향을 효과적으로 차단할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서는 하부 전극에 의한 자기 터널 접합 구조체의 전자기적 특성의 저하가 효과적으로 방지될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 산화물 층(412)이 비정질 시드층(411) 및 결정질 시드층(413)과 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 도 4에 도시된 바와 같이, 시드 패턴(450)이 제 1 비정질 시드층(451), 상기 제 1 비정질 시드층(451) 상에 위치하는 제 2 비정질 시드층(452a), 상기 제 2 비정질 시드층(452a) 상에 위치하는 시드 산화물 층(452o) 및 상기 시드 산화물 층(452o) 상에 위치하는 결정질 시드층(453)을 포함할 수 있다.
상기 제 2 비정질 시드층(452a)의 구성은 상기 제 1 비정질 시드층(451)과 구성과 다를 수 있다. 예를 들어, 상기 제 2 비정질 시드층(452a)은 상기 제 1 비정질 시드층(451)을 구성하는 물질들 중 일부만을 포함할 수 있다.
상기 시드 산화물 층(452o)는 상기 제 2 비정질 시드층(452a)을 구성하는 모든 물질을 포함할 수 있다. 예를 들어, 상기 시드 산화물 층(452o)는 산화 공정에 의해 상기 제 2 비정질 시드층(452a)의 표면이 산화되어 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 산화물 층(412)이 비정질 시드층(411)이 산화된 경우와 다른 구성을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 도 5에 도시된 바와 같이, 시드 패턴(460)이 비정질 시드층(461a), 상기 비정질 시드층(461a) 상에 위치하는 결정질 시드층(462) 및 상기 비정질 시드층(461a)와 상기 결정질 시드층(462) 사이에 위치하되, 상기 비정질 시드층(461a) 내의 모든 물질들의 산화물을 포함하는 시드 산화물 층(461o)을 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 기판(100), 하부 층간 절연막(200), 하부 전극(300), 자기 터널 접합 구조체(400), 캡핑 패턴(500), 하드 마스크 패턴(600), 상부 층간 절연막(700) 및 상부 전극(800)을 포함할 수 있다.
상기 자기 터널 접합 구조체(400)는 고정 자성 패턴(420), 터널 배리어 패턴(430), 자유 자성 패턴(440) 및 시드 패턴(470)을 포함할 수 있다. 상기 시드 패턴(470)은 상기 하부 전극(300)과 상기 고정 자성 패턴(420) 사이에 위치할 수 있다. 예를 들어, 상기 시드 패턴(470)은 시드 산화물 층(471), 중간 비정질 시드층(472), 상부 비정질 시드층(473) 및 결정질 시드층(474)을 포함할 수 있다.
상기 시드 산화물 층(471)은 상기 하부 전극(300)에 가까이 위치할 수 있다. 예를 들어, 상기 시드 산화물 층(471)은 상기 하부 전극(300)의 상부면과 직접 접촉할 수 있다.
상기 중간 비정질 시드층(472)은 상기 시드 산화물 층(471) 상에 위치할 수 있다. 상기 중간 비정질 시드층(472)은 상기 시드 산화물 층(471)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 시드 산화물 층(471)의 측면은 상기 중간 비정질 시드층(472)의 측면과 수직 정렬될 수 있다.
상기 시드 산화물 층(471)은 상기 중간 비정질 시드층(472)이 산화된 경우와 다른 구성을 가질 수 있다. 예를 들어, 상기 시드 산화물 층(471)은 상기 중간 비정질 시드층(472)을 구성하는 물질들의 산화물을 포함하지 않을 수 있다.
상기 상부 비정질 시드층(473)은 상기 중간 비정질 시드층(472) 상에 위치할 수 있다. 상기 상부 비정질 시드층(473)은 상기 중간 비정질 시드층(472)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 중간 비정질 시드층(472)의 측면은 상기 상부 비정질 시드층(473)의 측면과 수직 정렬될 수 있다.
상기 상부 비정질 시드층(473)은 상기 중간 비정질 시드층(472)와 다른 구성을 가질 수 있다. 예를 들어, 상기 상부 비정질 시드층(473)은 상기 중간 비정질 시드층(472) 및 상기 결정질 시드층(473)과 접착 특성이 좋은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 비정질 시드층(473)은 Ta를 포함할 수 있다. 상기 상부 비정질 시드층(473)의 수직 두께는 상기 중간 비정질 시드층(472)의 수직 두께보다 작을 수 있다.
상기 결정질 시드층(474)은 상기 상부 비정질 시드층(473) 상에 위치할 수 있다. 상기 결정질 시드층(474)은 상기 상부 비정질 시드층(473)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 상부 비정질 시드층(473)의 측면은 상기 결정질 시드층(474)의 측면과 수직 정렬될 수 있다.
결과적으로 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 패턴이 하부 전극에 가까이 위치하는 시드 산화물 층을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서는 시드 패턴에 의해 고정 자성 패턴이 상대적으로 높은 안정성을 가질 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자에서는 시드 패턴에 의해 자기 터널 접합 구조체의 전자기적 특성의 저하가 효과적으로 방지될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 시드 산화물 층(471)이 하부 전극(300)과 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 도 7에 도시된 바와 같이, 시드 패턴(480)이 하부 비정질 시드층(481a), 상기 하부 비정질 시드층(481a) 상에 위치하는 시드 산화물 층(481o), 상기 시드 산화물 층(481o) 상에 위치하는 중간 비정질 시드층(482), 상기 중간 비정질 시드층(482) 상에 위치하는 상부 비정질 시드층(483) 및 상기 상부 비정질 시드층(483) 상에 위치하는 결정질 시드층(484)을 포함할 수 있다.
상기 하부 비정질 시드층(481a)은 상기 중간 비정질 시드층(482) 및 상기 상부 비정질 시드층(483)과 다른 구성을 가질 수 있다. 예를 들어, 상기 하부 비정질 시드층(481a)은 상기 중간 비정질 시드층(482)을 구성하는 물질들 및 상기 하부 비정질 시드층(483)을 구성하는 물질을 포함하지 않을 수 있다.
상기 시드 산화물 층(481o)는 상기 하부 비정질 시드층(481a)을 구성하는 모든 물질을 포함할 수 있다. 예를 들어, 상기 시드 산화물 층(481o)는 산화 공정에 의해 상기 하부 비정질 시드층(481a)의 표면이 산화되어 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 중간 비정질 시드층(472)과 결정질 시드층(474) 사이에 상부 비정질 시드층(473)이 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 자기 터널 접합 소자는 도 8에 도시된 바와 같이, 시드 패턴(490)이 중간 비정질 시드층(492)이 시드 산화물 층(491) 및 결정질 시드층(493)과 직접 접촉할 수 있다.
도 9a 내지 9j는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 2 및 9a 내지 9j를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 9a에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 기판(100) 상에 하부 비아 홀(200v)을 포함하는 하부 층간 절연막(200)을 형성하는 공정 및 상기 하부 비아 홀(200v) 내에 하부 전극(300)을 형성하는 공정을 포함할 수 있다.
상기 하부 층간 절연막(200)을 형성하는 공정은 상기 기판(100) 상에 실리콘 산화물, 실리콘 질화물과 같은 절연성 물질을 포함하는 적어도 하나 이상의 예비 하부 절연막을 형성하는 공정 및 상기 예비 하부 절연막을 수직 방향으로 관통하는 하부 비아 홀(200v)을 형성하는 공정을 포함할 수 있다.
상기 하부 전극(300)을 형성하는 공정은 상기 하부 비아 홀(200v)을 도전성 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 하부 전극(300)을 형성하는 공정은 상기 하부 층간 절연막(200) 상에 Cu, W, Ti와 같은 금속을 포함하는 하부 도전성 막을 형성하는 공정 및 상기 하부 층간 절연막(200)의 상부면이 노출되도록 상기 하부 도전성 막을 평탄화하는 공정을 포함할 수 있다. 상기 하부 도전성 막을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanicla Polishing; CMP) 공정을 포함할 수 있다.
도 9b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 층간 절연막(200) 및 상기 하부 전극(300) 상에 비정질 시드막(amorphous seed film, 411f)을 형성하는 공정 및 상기 비정질 시드막(411f) 상에 예비 비정질 막(preliminary amorphous film, 412p)을 형성하는 공정을 포함할 수 있다.
상기 비정질 시드막(411f) 및 상기 예비 비정질 막(412p)은 비정질 상태로 형성될 수 있다. 상기 예비 비정질 막(412p)은 상기 비정질 시드막(411f)과 다른 구성을 가질 수 있다. 예를 들어, 상기 예비 비정질 막(412p)은 상기 비정질 시드막(411f)을 구성하는 물질들 중 일부만을 포함할 수 있다.
상기 예비 비정질 막(412p)은 상기 비정질 시드막(411f)보다 얇게 형성될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 예비 비정질 막(412p)이 4Å이하의 두께로 형성될 수 있다.
도 9c에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 예비 비정질 막(411f)을 이용하여 시드 산화물 막(oxidized seed film, 412f)을 형성하는 공정을 포함할 수 있다.
상기 시드 산화물 막(412f)을 형성하는 공정은 상기 예비 비정질 막(411f)을 산화하는 공정을 포함할 수 있다. 상기 예비 비정질 막(411f)의 산화 공정은 자연 산화 공정을 포함할 수 있다. 예를 들어, 상기 예비 비정질 막(411f)을 산화하는 공정은 상기 예비 비정질 막(411f)을 상온의 챔버 내에 안착하는 공정 및 상기 챔버 내에 소량의 산소 가스(O2 gas)를 유입하여 상기 예비 비정질 막(411f)이 자연적으로 산화되도록 하는 공정을 포함할 수 있다.
도 9d에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 시드 산화물 막(412f) 상에 결정질 시드막(413f)을 형성하는 공정을 포함할 수 있다.
상기 결정질 시드막(413f)은 결정질 상태로 형성될 수 있다. 상기 결정질 시드막(413f)은 상기 비정질 시드막(411f) 및 상기 예비 비정질 막(412p)과 다른 물질로 형성될 수 있다.
상기 비정질 시드막(411f), 상기 시드 산화물 막(412f) 및 상기 결정질 시드막(413f)은 시드막(410f)을 구성할 수 있다.
도 9e에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 시드막(410f) 상에 하부 고정 자성막(421f)을 형성하는 공정, 상기 하부 고정 자성막(421f) 상에 스페이서막(422f)을 형성하는 공정, 상기 스페이서막(422f) 상에 예비 상부 고정 자성막(423a)을 형성하는 공정, 상기 예비 상부 고정 자성막(423a) 상에 터널 배리어막(430f)을 형성하는 공정, 상기 터널 배리어막(430f) 상에 예비 자유 자성막(440a)을 형성하는 공정, 상기 예비 자유 자성막(440a) 상에 캡핑막(500f)을 형성하는 공정 및 상기 캡핑막(500f) 상에 하드 마스크막(600f)을 형성하는 공정을 포함할 수 있다.
상기 하부 고정 자성막(421f)은 결정질 상태로 형성될 수 있다. 상기 예비 상부 고정 자성막(423a) 및 상기 예비 자유 자성막(440a)은 모두 비정질 상태로 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 비정질 시드막(411f) 및 시드 산화물 막(412f)을 포함하는 시드막(410f) 상에 하부 고정 자성막(421f) 및 예비 상부 고정 자성막(423a)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 하부 고정 자성막(421f)의 형성 및 상기 예비 상부 고정 자성막(423a)의 형성에 미치는 상기 하부 전극(300)의 영향이 효과적으로 차단될 수 있다.
도 9f에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 예비 상부 고정 자성막(423a) 및 상기 예비 자유 자성막(440a)을 이용하여 상부 고정 자성막(423c) 및 자유 자성막(440c)을 형성하는 공정을 포함할 수 있다.
상기 상부 고정 자성막(423c) 및 상기 자유 자성막(440c)을 형성하는 공정은 상기 예비 상부 고정 자성막(423a) 및 상기 예비 자유 자성막(440a)을 결정화하는 공정을 포함할 수 있다. 상기 예비 상부 고정 자성막(423a) 및 상기 예비 자유 자성막(440a)을 결정화하는 공정은 상기 하드 마스크막(600f)이 형성된 상기 기판(100)을 어닐링하는 공정을 포함할 수 있다.
도 9g에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하드 마스크막(600c) 상에 마스크 패턴(HM)을 형성하는 공정을 포함할 수 있다.
상기 마스크 패턴(HM)은 상기 하부 전극(300)과 수직 중첩할 수 있다. 예를 들어, 상기 마스크 패턴(HM)의 수평 폭은 상기 하부 전극(300)의 상부면의 수평 폭보다 클 수 있다.
도 9h에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 마스크 패턴(HM)을 이용하여 상기 하드 마스크막(600c), 상기 캡핑막(500c), 상기 자유 자성막(440c), 상기 터널 배리어막(430f), 상기 상부 고정 자성막(423c), 상기 스페이서막(422f), 상기 하부 고정 자성막(421f) 및 상기 시드막(410f)을 순차적으로 패터닝하는 공정 및 상기 마스크 패턴(HM)을 제거하는 공정을 포함할 수 있다.
상기 하드 마스크막(600c)을 패터닝하는 공정에 의해 하드 마스크 패턴(600)이 형성될 수 있다. 상기 캡핑막(500c)을 패터닝하는 공정에 의해 캡핑 패턴(500)이 형성될 수 있다. 상기 캡핑 패턴(500)의 측면은 상기 하드 마스크 패턴(600)의 측면과 수직 정렬될 수 있다.
상기 자유 자성막(440c), 상기 터널 배리어막(430f), 상기 상부 고정 자성막(423c), 상기 스페이서막(422f), 상기 하부 고정 자성막(421f) 및 상기 시드막(410f)을 순차적으로 패터닝하는 공정에 의해 자기 터널 접합 구조체(400)가 형성될 수 있다. 상기 자기 터널 접합 구조체(400)는 시드 패턴(410), 고정 자성 패턴(420), 터널 배리어 패턴(430) 및 자유 자성 패턴(440)을 포함할 수 있다. 상기 자기 터널 접합 구조체(400)의 측면은 상기 캡핑 패턴(500)의 측면과 수직 정렬될 수 있다.
상기 고정 자성 패턴(420)은 상기 하부 고정 자성층(421), 상기 스페이서(422) 및 상기 상부 고정 자성층(423)을 포함할 수 있다. 상기 상부 고정 자성층(423)의 측면은 상기 터널 배리어 패턴(430)의 측면과 수직 정렬될 수 있다. 상기 스페이서(422)의 측면은 상기 상부 고정 자성층(423)의 측면과 수직 정렬될 수 있다. 상기 하부 고정 자성층(421)의 측면은 상기 스페이서(422)의 측면과 수직 정렬될 수 있다.
상기 시드막(410f)을 패터닝하는 공정은 상기 결정질 시드막(413f), 상기 시드 산화물 막(412f) 및 상기 비정질 시드막(411f)을 순차적으로 패터닝하는 공정을 포함할 수 있다. 상기 시드 패턴(410)은 상기 비정질 시드층(411), 상기 시드 산화물 층(412) 및 상기 결정질 시드층(413)을 포함할 수 있다. 상기 비정질 시드층(411)의 측면은 상기 시드 산화물 층(412)의 측면과 수직 정렬될 수 있다. 상기 시드 산화물 층(412)의 측면은 상기 결정질 시드층(413)의 측면과 수직 정렬될 수 있다.
도 9i에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 층간 절연막(200) 상에 상부 층간 절연막(700)을 형성하는 공정 및 상기 상부 층간 절연막(700)에 상부 비아 홀(700v)을 형성하는 공정을 포함할 수 있다.
상기 상부 층간 절연막(700)을 형성하는 공정은 실리콘 산화물과 같은 절연성 물질을 포함하는 막으로 상기 자기 터널 접합 구조체(400), 상기 캡핑 패턴(500) 및 상기 금속 마스크 패턴(600)을 덮는 공정을 포함할 수 있다.
상기 상부 비아 홀(700v)을 형성하는 공정은 상기 하드 마스크 패턴(600)의 상부면을 노출하는 공정을 포함할 수 있다.
도 9j에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 상부 층간 절연막(700)의 상기 상부 비아 홀(700v)을 채우는 상부 전극막(800f)을 형성하는 공정을 포함할 수 있다.
상기 상부 전극막(800f)을 형성하는 공정은 상기 상부 층간 절연막(700) 상에 상부 배리어막(810f)을 형성하는 공정 및 상기 상부 배리어막(810f) 상에 상부 도전막(820f)을 형성하는 공정을 포함할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하드 마스크 패턴(600) 상에 상부 전극(800)을 형성하는 공정을 포함할 수 있다.
상기 상부 전극(800)을 형성하는 공정은 상기 상부 전극막(800f)을 패터닝하는 공정을 포함할 수 있다. 상기 상부 전극막(800f)을 패터닝하는 공정은 상기 상부 도전막(820f) 및 상기 상부 배리어막(810f)을 순차적으로 패터닝하는 공정을 포함할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 시드 산화물 막(412f)을 포함하는 시드막(410f) 상에 하부 고정 자성막(421f) 및 상부 고정 자성막(423f)을 형성할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상대적으로 높은 안정성을 갖는 고정 자성 패턴(420)이 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 하부 전극(300)에 의해 자기 터널 접합 구조체(400)의 전자기적 특성의 저하가 효과적으로 방지될 수 있다.
도 10a 내지 10c는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 5 및 10a 내지 10c를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 10a에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 기판(100) 상에 하부 비아 홀(200v)을 포함하는 하부 층간 절연막(200)을 형성하는 공정, 상기 하부 비아 홀(200v) 내에 하부 전극(300)을 형성하는 공정 및 상기 하부 층간 절연막(200)과 상기 하부 전극(300) 상에 비정질 시드막(451f)을 형성하는 공정을 포함할 수 있다.
도 10b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 산화 공정에 의해 상기 비정질 시드막(451f)의 상단에 시드 산화물 막(451p)을 형성하는 공정을 포함할 수 있다.
상기 시드 산화물 막(451p)을 형성하는 공정은 상기 비정질 시드막(451f)의 상단을 산화하는 공정을 포함할 수 있다. 예를 들어, 상기 시드 산화물 막(451p)을 형성하는 공정은 상기 비정질 시드막(451f)의 상단을 자연적으로 산화하는 공정을 포함할 수 있다.
도 10c에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 층간 절연막(200)과 상기 하부 전극(300) 상에 시드막(450f)을 형성하는 공정을 포함할 수 있다.
상기 시드막(450f)을 형성하는 공정은 상기 시드 산화물 막(451p) 상에 결정질 시드막(452f)을 형성하는 공정을 포함할 수 있다.
도 5에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 시드막(450f)이 패터닝된 시드 패턴(450)을 포함하는 자기 터널 접합 구조체(400), 상기 자기 터널 접합 구조체(400) 상에 위치하는 캡핑 패턴(500), 상기 캡핑 패턴(500) 상에 위치하는 하드 마스크 패턴(600), 상기 자기 터널 접합 구조체(400), 상기 캡핑 패턴(500) 및 상기 하드 마스크 패턴(600)을 둘러싸는 상부 층간 절연막(700)을 형성하는 공정 및 상기 하드 마스크 패턴(600)의 상부면과 접촉하는 상부 전극(800)을 형성하는 공정을 포함할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 하부 전극(300)과 하부 고정 자성막(421f) 사이에 시드 산화물 막(451p)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상대적으로 높은 안정성을 갖는 상기 고정 자성 패턴(420)이 형성될 수 있다.
도 11a 내지 11d는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 7 및 11a 내지 11d를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 11a에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 하부 층간 절연막(200) 및 하부 전극(300)이 형성된 기판(100) 상에 하부 비정질 시드막(481f)을 형성하는 공정을 포함할 수 있다.
도 11b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 산화 공정을 통해 상기 하부 비정질 시드막(481f)의 상단에 시드 산화물 막(481p)을 형성하는 공정을 포함할 수 있다.
도 11c에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 시드 산화물 막(481p) 상에 중간 비정질 시드막(482f), 상부 비정질 시드막(483f) 및 결정질 시드막(484f)을 형성하는 공정을 포함할 수 있다. 상기 시드 산화물 막(481p), 상기 중간 비정질 시드막(482f), 상기 상부 비정질 시드막(483f) 및 상기 결정질 시드막(484f)은 상기 시드막(480f)을 구성할 수 있다.
상기 중간 비정질 시드막(482f) 및 상기 상부 비정질 시드막(483f)은 상기 하부 비정질 시드막(481f)와 다른 물질로 형성될 수 있다. 상기 중간 비정질 시드막(482f)은 상기 하부 비정질 시드막(481f)보다 두껍게 형성될 수 있다. 상기 상부 비정질 시드막(483f)은 상기 중간 비정질 시드막(482f)보다 얇게 형성될 수 있다.
도 11d에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 전극(300) 상에 자기 터널 접합 구조체(400)를 형성하는 공정, 상기 자기 터널 접합 구조체(400) 상에 캡핑 패턴(500)을 형성하는 공정 및 상기 캡핑 패턴(500) 상에 하드 마스크 패턴(600)을 형성하는 공정을 포함할 수 있다.
상기 자기 터널 접합 구조체(400)를 형성하는 공정은 상기 시드막(480f) 상에 하부 고정 자성막, 스페이서막, 상부 고정 자성막, 터널 배리어막 및 자유 자성막을 순차적으로 형성하는 공정 및 상기 자유 자성막, 상기 터널 배리어막, 상기 상부 고정 자성막, 상기 스페이서막, 상기 하부 고정 자성막 및 시드막(480f)을 순차적으로 패터닝하는 공정을 포함할 수 있다.
상기 자기 터널 접합 구조체는 상기 시드막(480f)이 패터닝된 시드 패턴(480)을 포함할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상부 층간 절연막(700)을 형성하는 공정 및 상부 전극(800)을 형성하는 공정을 포함할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 하부 고정 자성층(421f)의 형성되기 전, 시드 산화물 막(481p)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 고정 자성 패턴(420)의 형성에 미치는 하부 전극(300)의 영향이 효과적으로 차단될 수 있다.
100 : 기판 300 : 하부 전극
400 : 자기 터널 접합 구조체 410 : 시드 패턴
411 : 비정질 시드층 412 : 시드 산화물 층
413 : 결정질 시드층 420 : 고정 자성 패턴
430 : 터널 배리어 패턴 440 : 자유 자성 패턴
500 : 캡핑 패턴 600 : 하드 마스크 패턴
800 : 상부 전극

Claims (20)

  1. 시드 패턴;
    상기 시드 패턴 상에 위치하는 고정 자성 패턴;
    상기 고정 자성 패턴 상에 위치하는 터널 배리어 패턴; 및
    상기 터널 배리어 패턴 상에 위치하는 자유 자성 패턴을 포함하되,
    상기 시드 패턴은 제 1 비정질 시드층, 상기 제 1 비정질 시드층의 일측 표면 상에 위치하는 시드 산화물 층(oxidized seed layer), 상기 제 1 비정질 시드층과 상기 시드 산화물 층 사이에 위치하는 제 2 비정질 시드층, 및 상기 시드 산화물 층 상의 결정질 시드층을 포함하고,
    상기 제 2 비정질 시드층의 수직 두께는 상기 제 1 비정질 시드층의 수직 두께보다 작은 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 시드 산화물 층은 상기 고정 자성 패턴과 마주보는 상기 제 1 비정질 시드층의 표면 상에 위치하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 시드 산화물 층의 수직 두께는 상기 제 1 비정질 시드층의 수직 두께보다 작은 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 2 비정질 시드층의 구성은 상기 제 1 비정질 시드층의 구성과 다른 반도체 소자.
  6. 제 5 항에 있어서,
    상기 시드 산화물 층은 상기 제 2 비정질 시드층을 구성하는 물질들을 모두 포함하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제 2 비정질 시드층의 측면은 상기 시드 산화물 층의 측면과 수직 정렬되는 반도체 소자.
  8. 삭제
  9. 하부 전극; 및
    상기 하부 전극에 가까이 위치하는 시드 패턴을 포함하는 자기 터널 접합 구조체를 포함하되,
    상기 시드 패턴은 시드 산화물 층(oxidized seed layer), 상기 시드 산화물 층과 접하는 중간 비정질 시드층, 상기 중간 비정질 시드층 상의 결정질 시드층, 및 상기 중간 비정질 시드층과 상기 결정질 시드층 사이에 위치하는 상부 비정질 시드층을 포함하고,
    상기 상부 비정질 시드층의 수직 두께는 상기 중간 비정질 시드층의 수직 두께보다 작은 반도체 소자.
  10. 제 9 항에 있어서,
    상기 자기 터널 접합 구조체는 상기 시드 패턴 상에 위치하는 고정 자성 패턴, 상기 고정 자성 패턴 상에 위치하는 자유 자성 패턴 및 상기 고정 자성 패턴과 상기 자유 자성 패턴 사이에 위치하는 터널 배리어 패턴을 더 포함하되,
    상기 시드 산화물 층의 수직 두께는 상기 터널 배리어 패턴의 수직 두께보다 작은 반도체 소자.
  11. 제 9 항에 있어서,
    상기 시드 산화물 층은 상기 하부 전극과 상기 중간 비정질 시드층 사이에 위치하는 반도체 소자.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 시드 패턴은 상기 하부 전극과 상기 시드 산화물 층 사이에 위치하는 하부 비정질 시드층을 더 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 시드 산화물 층은 상기 하부 비정질 시드층을 구성하는 물질을 모두 포함하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 하부 비정질 시드층은 상기 중간 비정질 시드층과 다른 구성을 갖는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 하부 비정질 시드층의 수직 두께는 상기 중간 비정질 시드층의 수직 두께보다 작은 반도체 소자.
  17. 제 9 항에 있어서,
    상기 상부 비정질 시드층의 구성은 상기 중간 비정질 시드층의 구성과 다른 반도체 소자.
  18. 삭제
  19. 하부 전극;
    상기 하부 전극 상에 위치하는 하부 비정질 시드층;
    상기 하부 비정질 시드층 상에 위치하는 시드 산화물 층(oxidized seed layer);
    상기 시드 산화물 층 상에 위치하는 중간 비정질 시드층;
    상기 중간 비정질 시드층 상에 위치하는 결정질 시드층;
    상기 결정질 시드층 상에 위치하는 고정 자성 패턴;
    상기 고정 자성 패턴 상에 위치하는 터널 배리어 패턴; 및
    상기 터널 배리어 패턴 상에 위치하는 자유 자성 패턴을 포함하고,
    상기 하부 비정질 시드층의 수직 두께는 상기 중간 비정질 시드층의 수직 두께보다 작은 반도체 소자.
  20. 제 19 항에 있어서,
    상기 고정 자성 패턴은 상기 결정질 시드층에 가까이 위치하는 하부 고정 자성층, 상기 터널 배리어 패턴에 가까이 위치하는 상부 고정 자성층 및 상기 하부 고정 자성층과 상기 상부 고정 자성층 사이에 위치하는 스페이서를 포함하되,
    상기 시드 산화물 층의 수직 두께는 상기 스페이서의 수직 두께보다 작은 반도체 소자.
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