JP2010040728A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
JP2010040728A
JP2010040728A JP2008201408A JP2008201408A JP2010040728A JP 2010040728 A JP2010040728 A JP 2010040728A JP 2008201408 A JP2008201408 A JP 2008201408A JP 2008201408 A JP2008201408 A JP 2008201408A JP 2010040728 A JP2010040728 A JP 2010040728A
Authority
JP
Japan
Prior art keywords
metal
electrode
semiconductor device
resistance change
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008201408A
Other languages
Japanese (ja)
Inventor
Masayuki Terai
真之 寺井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008201408A priority Critical patent/JP2010040728A/en
Publication of JP2010040728A publication Critical patent/JP2010040728A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for solving such problems as variations in performance of a resistance change element and deterioration in reliability, and to provide its manufacturing method. <P>SOLUTION: The semiconductor device includes: a first electrode including a first metal; a first sidewall part comprising an oxide insulator of the first metal and formed in the circumference of the first electrode; a resistance change layer formed on the first electrode; a second electrode including a second metal and formed on the first electrode with the resistance change layer sandwiched in between; and a second sidewall part comprising the oxide insulator of the second metal and formed in the circumference of the second electrode. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、抵抗変化素子を有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device having a resistance change element and a manufacturing method thereof.

不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。   In the field of non-volatile memory, researches such as ferroelectric memory (FeRAM), MRAM (Magnetic RAM), and OUM (Ovonic Unified Memory) have been actively conducted, with flash memory at the top.

最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が提案されている（非特許文献１）。この抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリであり、セル面積が小さく、かつ多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有すると考えられている。非特許文献１の抵抗変化層としてはＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）を用いている。 Recently, a resistance change type nonvolatile memory (ReRAM: resistance RAM) different from these conventional nonvolatile memories has been proposed (Non-patent Document 1). This variable resistance nonvolatile memory is a nonvolatile memory in which information can be written and nondestructive reading of information can be performed by setting the resistance value of the variable resistance layer of the memory cell by applying a voltage pulse. Since the cell area is small and multi-values are possible, it is considered that it has the potential to surpass existing nonvolatile memories. PCMO (Pr 0.7 Ca 0.3 MnO 3 ) and YBCO (YBa 2 Cu 3 O y ) are used as the resistance change layer of Non-Patent Document 1.

抵抗変化型不揮発性メモリについては他の提案もなされている（非特許文献２、非特許文献３）。非特許文献２では、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられており、上部電極に正の電圧を印加することで、低抵抗状態または高抵抗状態に変化することが述べられている。非特許文献３では、抵抗変化層に８０ｎｍの微結晶ＴｉＯ２を用いている。ＲｅＲＡＭは一般的に、１つのメモリセルあたり１つの制御用トランジスタと１つの抵抗変化素子の構成で用いられる。 Other proposals have been made for variable resistance nonvolatile memories (Non-Patent Document 2 and Non-Patent Document 3). In Non-Patent Document 2, polycrystalline NiOx (x = 1 to 1.5) of about 50 nm is used as the variable resistance layer. By applying a positive voltage to the upper electrode, the low resistance state or the high resistance state It is stated that it changes. In Non-Patent Document 3, 80 nm microcrystalline TiO 2 is used for the variable resistance layer. ReRAM is generally used in the configuration of one control transistor and one resistance change element per memory cell.

図８は一般的な１Ｔ１Ｒ型のＲｅＲＡＭメモリセルである。半導体基板１５上にゲート絶縁膜４及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成されビア８と接続するように下部電極１、抵抗変化層２、上部電極３が順次積層されたＭＩＭ構造が形成され、上部電極３上にビア１０が形成され、ビア１０と接続するように第二の配線層１２が形成され、ソース／ドレイン６と接続するようにビア６が形成され、ビア６と接続するように第一の配線層１１が形成されている。   FIG. 8 shows a general 1T1R type ReRAM memory cell. A control transistor including a gate insulating film 4 and a gate electrode 5 and source / drains 6 and 7 is formed on a semiconductor substrate 15. A via 8 is formed so as to be connected to the source / drain 7, and a lower part is connected to the via 8. An MIM structure in which the electrode 1, the resistance change layer 2, and the upper electrode 3 are sequentially stacked is formed, a via 10 is formed on the upper electrode 3, and a second wiring layer 12 is formed so as to be connected to the via 10, A via 6 is formed so as to be connected to the source / drain 6, and a first wiring layer 11 is formed so as to be connected to the via 6.

非特許文献１から３に記載のＲｅＲＡＭの動作方法について説明する。まず、第一の配線層１１及びゲート電極５に正の電圧を印加し、抵抗変化層２を低抵抗化（Ｆｏｒｍｉｎｇ）する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値によって電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお高抵抗状態から低抵抗状態および低抵抗状態から高抵抗状態のスイッチング時において、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加してもスイッチング動作を行うことができる。   The operation method of the ReRAM described in Non-Patent Documents 1 to 3 will be described. First, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5 to lower the resistance change layer 2 (Forming). At this time, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the saturation current value of the control transistor so that the resistance change layer 2 has a desired resistance value. In forming, a positive voltage may be applied to the second wiring layer 12 instead of the first wiring layer 11. When switching from the low resistance state to the high resistance state, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5. For switching from the high resistance state to the low resistance state, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5. At this time, a voltage higher than that at the time of switching to the high resistance state is applied to the first wiring layer 11. Further, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the saturation current value of the control transistor so that the resistance change layer 2 has a desired resistance value. When switching from the high resistance state to the low resistance state and from the low resistance state to the high resistance state, the switching operation is performed even if a positive voltage is applied to the second wiring layer 12 instead of the first wiring layer 11. Can do.

図４はＲｅＲＡＭのスイッチング原理を説明したものである（非特許文献４、非特許文献５）。図２に示す様に、ＲｅＲＡＭでは、上部電極に電圧を印加して低抵抗化（Ｆｏｒｍｉｎｇ）した状態において、遷移金属酸化物中に電流パスが形成されている。この電流パスが形成されている状態で、上下電極間に電圧を印加することによって、電流パス内で酸化還元反応が起き、抵抗値が変化する。電流パスの抵抗変化は、この電流パスの上下電極界面付近における酸化還元によっておこると考えられている。
Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ．ａｌ．、２００２ ＩＥＤＭ、論文番号７．５、Ｄｅｃ２００２ Ｇ．−Ｓ． Ｐａｒｋ ｅｔ．ａｌ．．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２２１０３、２００７ Ｃ． Ｙｏｓｈｉｄａ ｅｔ． ａｌ．、ＡＰＬ、 Ｖｏｌ． ９１、 ｐｐ．２２３５１０、２００７ Ｊ．Ｆ．Ｇｉｂｂｏｎｓ ｅｔ． ａｌ．， Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅ．， ｖｏｌ．７， ｐｐ．７８５， １９６４ Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ． ａｌ．， ＡＰＬ， ｖｏｌ． ８９， ｐｐ．１０３５０９， ２００６ FIG. 4 illustrates the switching principle of ReRAM (Non-Patent Document 4, Non-Patent Document 5). As shown in FIG. 2, in the ReRAM, a current path is formed in the transition metal oxide in a state in which a voltage is applied to the upper electrode to reduce the resistance (Forming). When a voltage is applied between the upper and lower electrodes in a state where this current path is formed, an oxidation-reduction reaction occurs in the current path, and the resistance value changes. It is considered that the resistance change of the current path is caused by oxidation-reduction in the vicinity of the upper and lower electrode interfaces of this current path.
W. W. Zhang et. al. , 2002 IEDM, paper number 7.5, Dec2002 G. -S. Park et. al. . , APL, Vol. 91, pp. 222103, 2007 C. Yoshida et. al. , APL, Vol. 91, pp. 223510, 2007 J. et al. F. Gibbons et. al. , Solid State Ele. , Vol. 7, pp. 785, 1964 K. Kinoshita et. al. , APL, vol. 89, pp. 103509, 2006

しかし、図５に示すように、上部電極への電圧印加によって実際に形成される電流パスは１メモリ素子あたり１本だけでなく、不完全な電流パスも含めて抵抗変化層中の様々な場所で形成され、特に、エッチングダメージの入っている側部で形成されやすい。Ｆｏｒｍｉｎｇ後のスイッチング動作において、これらの不完全な電流パスが導通した場合、抵抗値が急激にさがり、誤動作の原因となる。また、ダメージの入った側部付近の電流パスのスイッチング特性はダメージの入っていない電極中心付近の電流パスと異なるため、メモリ素子性能のバラツキの大幅な増大や信頼性の大幅な劣化の原因となっている。   However, as shown in FIG. 5, not only one current path is actually formed by applying a voltage to the upper electrode, but also various places in the resistance change layer including incomplete current paths. In particular, it is likely to be formed on the side where etching damage is present. In the switching operation after forming, when these incomplete current paths are conducted, the resistance value is suddenly reduced, causing malfunction. In addition, the switching characteristics of the current path near the damaged side are different from the current path near the center of the non-damaged electrode, which causes a significant increase in memory device performance variations and a significant deterioration in reliability. It has become.

上下電極をパターニングする際に上下電極の面積を小さくすることで不完全な電流パスの本数を少なくすることができる。しかしながら、露光機の最小寸法の制約により、上下電極の面積を十分に小さくすることは困難である。また、面積を小さくした場合、側部ダメージの影響をより受けることになるため、バラツキがより増大してしまう。   By patterning the upper and lower electrodes, the number of incomplete current paths can be reduced by reducing the area of the upper and lower electrodes. However, it is difficult to sufficiently reduce the area of the upper and lower electrodes due to the limitation of the minimum dimension of the exposure machine. In addition, when the area is reduced, the influence of side damage is more affected, and thus the variation is further increased.

本発明の目的は、以上のような抵抗変化素子の性能バラツキの増大や信頼性の劣化の問題を解決する半導体装置およびその製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can solve the problems of increased performance variation and reliability deterioration of the variable resistance element as described above.

本発明の第１の視点において、第一の金属を含む第一の電極と、前記第一の金属の酸化物絶縁体から成り第一の電極の周囲に形成された第一の側壁部と、前記第一の電極上に形成された抵抗変化層と、第二の金属を含み、前記第一の電極上に抵抗変化層を挟んで形成された第二の電極と、第二の金属の酸化物絶縁体から成り前記第二の電極の周囲に形成された第二の側壁部と、を含む半導体装置が提供される。   In the first aspect of the present invention, a first electrode containing a first metal, a first side wall portion made of an oxide insulator of the first metal and formed around the first electrode, A resistance change layer formed on the first electrode, a second electrode including a second metal, the resistance change layer being sandwiched on the first electrode, and an oxidation of the second metal There is provided a semiconductor device including a second side wall portion made of a material insulator and formed around the second electrode.

本発明の第２の視点において、基体上に第一の金属を堆積する工程と、第一の金属上に抵抗変化層を堆積する工程と、抵抗変化層上に第二の金属を堆積する工程と、前記第一の金属と前記抵抗変化層と前記第二の金属を連続してエッチングする工程と、前記第一の金属と前記第二の金属の周囲を酸化して前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程と、を少なくとも含む半導体装置の製造方法が提供される。   In the second aspect of the present invention, a step of depositing a first metal on the substrate, a step of depositing a variable resistance layer on the first metal, and a step of depositing a second metal on the variable resistance layer Etching the first metal, the variable resistance layer, and the second metal continuously, oxidizing the periphery of the first metal and the second metal, And a step of forming an oxide insulator and an oxide insulator of the second metal.

本発明によれば、抵抗変化素子の性能バラツキを抑制した、信頼性の高い半導体装置とすることができる。   ADVANTAGE OF THE INVENTION According to this invention, it can be set as the highly reliable semiconductor device which suppressed the performance variation of the resistance change element.

以下、本発明を実施するための最良の形態について、１Ｔ１Ｒ型のＲｅＲＡＭを例に図面を用いて説明する。   Hereinafter, the best mode for carrying out the present invention will be described with reference to the drawings, taking a 1T1R type ReRAM as an example.

図１は本発明の抵抗変化素子のＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）素子が搭載された１Ｔ１Ｒ型のＲｅＲＡＭの断面図を示している。半導体基板１５上にゲート絶縁膜４及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成されビア８と接続するように抵抗変化素子であるＭＩＭ構造１９が形成されている。そして、ＭＩＭ構造１９上にビア１０が形成され、ビア１０と接続するように第二の配線層１２が形成され、ソース／ドレイン６と接続するようにビア９が形成され、ビア９と接続するように第一の配線層１１が形成されている。   FIG. 1 is a cross-sectional view of a 1T1R type ReRAM in which an MIM (Metal / Insulator / Metal) element of a variable resistance element according to the present invention is mounted. A control transistor composed of a gate insulating film 4, a gate electrode 5, and source / drains 6 and 7 is formed on a semiconductor substrate 15, a via 8 is formed so as to be connected to the source / drain 7, and a resistor is connected to the via 8. An MIM structure 19 that is a change element is formed. Then, the via 10 is formed on the MIM structure 19, the second wiring layer 12 is formed so as to be connected to the via 10, the via 9 is formed so as to be connected to the source / drain 6, and the via 9 is connected. Thus, the first wiring layer 11 is formed.

上記ＭＩＭ構造１９が、第一の金属から成る第一の電極（以下、下部電極とする）１と、前記第一の金属の酸化物絶縁体から成り下部電極１の周囲に形成された第一の側壁部１６と、前記下部電極１上に形成された抵抗変化層２と、第二の金属から成り下部電極１上に抵抗変化層２を挟んで形成された第二の電極（以下、上部電極とする）３と、第二の金属の酸化物絶縁体から成り上部電極３の周囲に形成された第二の側壁部１７と、を含んでいる。ここで、金属とは典型金属または遷移金属を指し、半導体等の半金属は含まない。   The MIM structure 19 includes a first electrode (hereinafter referred to as a lower electrode) 1 made of a first metal and a first electrode made of an oxide insulator of the first metal and formed around the lower electrode 1. Side wall portion 16, a resistance change layer 2 formed on the lower electrode 1, and a second electrode (hereinafter referred to as an upper portion) formed of a second metal and sandwiching the resistance change layer 2 on the lower electrode 1. 3), and a second side wall portion 17 made of a second metal oxide insulator and formed around the upper electrode 3. Here, the metal refers to a typical metal or a transition metal, and does not include a semimetal such as a semiconductor.

ここで、図２に示すように、前記抵抗変化層２は、前記第一の側壁部１６上にも形成されていることが好ましい。   Here, as shown in FIG. 2, it is preferable that the variable resistance layer 2 is also formed on the first side wall portion 16.

また、図３に示すように、前記第二の側壁部１７が、前記第一の側壁部１６上に前記抵抗変化層２を挟んで形成されていることが好ましい。このような構成とすることで、ＭＩＭ構造１９の作成プロセスを容易にすることができる。   Further, as shown in FIG. 3, it is preferable that the second side wall portion 17 is formed on the first side wall portion 16 with the resistance change layer 2 interposed therebetween. With such a configuration, the process of creating the MIM structure 19 can be facilitated.

制御トランジスタとしては、Ｎ型電界効果トランジスタ（ＮＦＥＴ）でもＰ型電界効果トランジスタ（ＰＦＥＴ）でも良いが、ここではＮＦＥＴを用いた。ゲート絶縁膜４としては、ここではＳｉＯ２を用いたが、ＨｆＯ２、ＺｒＯ２、もしくはＡｌ２Ｏ３、またはこれらのシリケート、窒化物、積層膜であっても良い。ゲート電極５としてはメタルゲートやシリサイドゲートであってもよい。 The control transistor may be either an N-type field effect transistor (NFET) or a P-type field effect transistor (PFET), but here, an NFET is used. As the gate insulating film 4, SiO 2 is used here, but HfO 2 , ZrO 2 , Al 2 O 3 , or a silicate, nitride, or laminated film thereof may be used. The gate electrode 5 may be a metal gate or a silicide gate.

下部電極１は、基本的に導電性を有していれば良く、なおかつ、酸化することで絶縁性を示す材料を選択する。下部電極１は、例えば、Ｔｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏなどによって形成できる。また、これらの材料の積層体であっても良い。第一の側壁部１６は、下部電極１にＴｉを用いた場合にはＴｉＯ２、ＴｉＮを用いた場合にはＴｉＯ２（Ｎ）、Ａｌを用いた場合にはＡｌ２Ｏ３、Ｎｉを用いた場合にはＮｉＯ、Ｃｕを用いた場合にはＣｕＯ、ＣｕＡｌを用いた場合にはＣｕＯ（Ａｌ）、Ｔａを用いた場合にはＴａ２Ｏ５、ＴａＮを用いた場合にはＴａ２Ｏ５（Ｎ）、Ｚｒを用いた場合にはＺｒＯ２、Ｈｆを用いた場合にはＨｆＯ２、Ｍｏを用いた場合にはＭｏＯ２が望ましい。 The lower electrode 1 is basically required to have electrical conductivity, and a material that exhibits insulating properties by being oxidized is selected. The lower electrode 1 can be formed of, for example, Ti, TiN, Al, Ni, Cu, CuAl, Ta, TaN, Zr, Hf, Mo, or the like. Moreover, the laminated body of these materials may be sufficient. The first side wall 16 uses TiO 2 when Ti is used for the lower electrode 1, TiO 2 (N) when TiN is used, and Al 2 O 3 and Ni when Al is used. In the case of using NiO, Cu in the case of using CuO, CuO (Al) in the case of using CuAl, Ta 2 O 5 in the case of using Ta, Ta 2 O 5 in the case of using TaN. (N), ZrO 2 is used when Zr is used, HfO 2 is used when Hf is used, and MoO 2 is used when Mo is used.

上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ｔｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏなどによって形成できる。また、これらの材料の積層体であっても良い。第二の側壁部１７は、上部電極３にＴｉを用いた場合にはＴｉＯ２、ＴｉＮを用いた場合にはＴｉＯ２（Ｎ）、Ａｌを用いた場合にはＡｌ２Ｏ３、Ｎｉを用いた場合にはＮｉＯ、Ｃｕを用いた場合にはＣｕＯ、ＣｕＡｌを用いた場合にはＣｕＯ（Ａｌ）、Ｔａを用いた場合にはＴａ２Ｏ５、ＴａＮを用いた場合にはＴａ２Ｏ５（Ｎ）、Ｚｒを用いた場合にはＺｒＯ２、Ｈｆを用いた場合にはＨｆＯ２、Ｍｏを用いた場合にはＭｏＯ２が望ましい。 The upper electrode 3 may basically have conductivity. The upper electrode 3 can be formed of, for example, Ti, TiN, Al, Ni, Cu, CuAl, Ta, TaN, Zr, Hf, Mo, or the like. Moreover, the laminated body of these materials may be sufficient. The second side wall 17 uses TiO 2 when Ti is used for the upper electrode 3, TiO 2 (N) when TiN is used, and Al 2 O 3 and Ni when Al is used. In the case of using NiO, Cu in the case of using CuO, CuO (Al) in the case of using CuAl, Ta 2 O 5 in the case of using Ta, Ta 2 O 5 in the case of using TaN. (N), ZrO 2 is used when Zr is used, HfO 2 is used when Hf is used, and MoO 2 is used when Mo is used.

抵抗変化層２はＴｉＯ２、ＦｅＯ、ＮｉＯ、ＺｒＯ２、ＣｕＯ、ＷＯを少なくとも含む単層膜もしくは積層膜が望ましい。下部電極１と上部電極３に挟まれた領域が、抵抗変化層２の活性領域である。この活性領域の面積は可能な限り小さい方が望ましい。本発明では、後で述べる本発明の製造方法により、露光機の最小寸法以上に実効的なスイッチング領域の大きさを小さくすることができる。 The variable resistance layer 2 is preferably a single layer film or a laminated film including at least TiO 2 , FeO, NiO, ZrO 2 , CuO, and WO. A region sandwiched between the lower electrode 1 and the upper electrode 3 is an active region of the resistance change layer 2. The area of this active region is desirably as small as possible. In the present invention, the size of the effective switching region can be made smaller than the minimum dimension of the exposure machine by the manufacturing method of the present invention described later.

本発明の抵抗変化素子の動作方法について説明する。まず、Ｆｏｒｍｉｎｇを行うため、第一の配線層１１及びゲート電極５に正の電圧を印加し、抵抗変化層２を低抵抗化する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。なお低抵抗状態から高抵抗状態及び高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。   An operation method of the variable resistance element of the present invention will be described. First, in order to perform forming, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5 to reduce the resistance of the resistance change layer 2. At this time, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the saturation current value of the control transistor so that the resistance change layer 2 has a desired resistance value. In forming, a positive voltage may be applied to the second wiring layer 12 instead of the first wiring layer 11. When switching from the low resistance state to the high resistance state, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5. When switching from the high resistance state to the low resistance state, a positive voltage is applied to the first wiring layer 11 and the gate electrode 5. At this time, a voltage higher than that at the time of switching to the high resistance state is applied to the first wiring layer 11. Further, the voltage applied to the gate electrode 5 is adjusted so that the current is limited by the saturation current value of the control transistor so that the resistance change layer 2 has a desired resistance value. When switching from the low resistance state to the high resistance state and from the high resistance state to the low resistance state, a positive voltage may be applied to the second wiring layer 12 instead of the first wiring layer 11.

図６にＦｏｒｍｉｎｇ後の本発明の抵抗変化素子のＭＩＭ構造部を示す。本発明の抵抗変化素子では、上下電極の側壁部が酸化物絶縁体であるため、電流パスは抵抗変化層の中心付近にしかできなくなる。つまり、エッチングダメージの入っている側部において不完全な電流パスが形成されなくなる。従って、抵抗変化素子のバラツキが低下し、信頼性が向上する。一方、電流パスの抵抗変化には電流パス近傍の酸化還元反応が関与しているため、抵抗変化層の酸素原子及び金属原子の挙動が重要である。本発明では、抵抗変化層の大部分が酸化物絶縁体である第一の側壁部１６及び第二の側壁部１７と接しているため、抵抗変化層全体が上下金属電極と接している従来構造と異なり、上下の接した部分を介しての抵抗変化層から上下層への酸素拡散および電極層からの意図しない金属拡散が大幅に抑えられる。そのため、本発明の抵抗変化素子の構造、すなわちＭＩＭ構造１９とすることにより、安定したスイッチング動作が得られる。   FIG. 6 shows the MIM structure portion of the resistance change element of the present invention after forming. In the variable resistance element according to the present invention, since the side walls of the upper and lower electrodes are made of an oxide insulator, the current path can be made only near the center of the variable resistance layer. That is, an incomplete current path is not formed on the side where the etching damage is present. Therefore, the variation of the resistance change element is reduced, and the reliability is improved. On the other hand, since the redox reaction near the current path is involved in the resistance change in the current path, the behavior of oxygen atoms and metal atoms in the resistance change layer is important. In the present invention, since most of the resistance change layer is in contact with the first side wall portion 16 and the second side wall portion 17 that are oxide insulators, the entire resistance change layer is in contact with the upper and lower metal electrodes. Unlike the above, oxygen diffusion from the variable resistance layer to the upper and lower layers through the upper and lower contact portions and unintended metal diffusion from the electrode layer can be greatly suppressed. Therefore, a stable switching operation can be obtained by adopting the structure of the variable resistance element of the present invention, that is, the MIM structure 19.

次に、図７Ａ〜Ｉを参照しながら、本発明の抵抗変化素子（半導体装置）の製造方法について説明する。   Next, a method for manufacturing a variable resistance element (semiconductor device) according to the present invention will be described with reference to FIGS.

まず、図７Ａに示すように、半導体基板１５上にシリコン酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることでゲート電極５を形成する。   First, as shown in FIG. 7A, a silicon oxide film 4 and phosphorus-added polysilicon 5 are deposited on a semiconductor substrate 15 and patterned using an exposure process and a dry etching process to form a gate electrode 5.

次に、図７Ｂに示すように、ゲート電極５をマスクとして２×１０１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。その後、高温アニールによって不純物の活性化を行う。 Next, as shown in FIG. 7B, phosphorus implantation of 2 × 10 15 cm −2 is performed using the gate electrode 5 as a mask to form source / drain regions 6 and 7. Thereafter, the impurities are activated by high-temperature annealing.

次に、図７Ｃに示すように、半導体基板１５全面に第一の層間膜１３を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｌｉｓｈｉｎｇ）法を用いることで表面を平坦化する。第一の層間膜１３としては、シリコン酸化膜を用いることができる。   Next, as shown in FIG. 7C, a first interlayer film 13 is deposited on the entire surface of the semiconductor substrate 15, and the surface is planarized by using a CMP (Chemical Mechanical Polishing) method. A silicon oxide film can be used as the first interlayer film 13.

次に、第一の層間膜１３に露光工程とＤｒｙエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。   Next, vias are opened in the first interlayer film 13 using an exposure process and a Dry etching process, and TiN and W are deposited.

さらに、図５Ｄに示すようにＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８を形成する。   Further, as shown in FIG. 5D, the surface is flattened by using the CMP method, and TiN and W other than the via portion are removed to form the via 8.

次に、図５Ｅに示すように、基体２０としての第一の層間膜１３およびビア８の上に、４０ｎｍのＴｉ、２０ｎｍのＮｉＯ、４０ｎｍのＴｉ、４０ｎｍのシリコン窒化膜を順次堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることで上部電極１（Ｔｉ）、絶縁層２（ＮｉＯ）、上部電極３、ハードマスク層１８から成るＭＩＭ構造１９を形成する。ＴｉＮの堆積にはＴｉターゲットとＤＣスパッタを用いた反応性スパッタ法を用いることができる。ＮｉＯの堆積にはＮｉＯターゲットを装備したＲＦスパッタ装置を用いることができる。なお、ＭＩＭ構造の面積は小さい方が望ましいため、露光機の最小寸法でパターニングを行う。   Next, as shown in FIG. 5E, 40 nm of Ti, 20 nm of NiO, 40 nm of Ti, and 40 nm of silicon nitride film are sequentially deposited on the first interlayer film 13 and the via 8 as the substrate 20 and exposed. The MIM structure 19 including the upper electrode 1 (Ti), the insulating layer 2 (NiO), the upper electrode 3, and the hard mask layer 18 is formed by patterning using the process and the Dry etching process. For the deposition of TiN, a reactive sputtering method using a Ti target and DC sputtering can be used. For the deposition of NiO, an RF sputtering apparatus equipped with a NiO target can be used. Since the area of the MIM structure is desirably small, patterning is performed with the minimum dimension of the exposure machine.

次に、図５Ｆに示すように、露出した上下電極側部を酸化し、酸化物絶縁体１６、１７を形成する。この側壁酸化処理によって、抵抗変化層２の組成が変化しないような酸化条件を用いる方が望ましい。少なくとも、抵抗変化層２の酸化速度よりも、上下電極１及び２の酸化速度の方が速い条件を選ぶことが望ましい。酸化条件は、プラズマ酸化法により３５０℃程度でのプラズマ酸化処理が好ましい。このとき、ハードマスク層１８は、ＭＩＭ構造上部からの酸化を防止する効果を担う。   Next, as shown in FIG. 5F, the exposed upper and lower electrode sides are oxidized to form oxide insulators 16 and 17. It is desirable to use an oxidation condition that does not change the composition of the resistance change layer 2 by the sidewall oxidation treatment. It is desirable to select a condition where at least the oxidation rate of the upper and lower electrodes 1 and 2 is higher than the oxidation rate of the resistance change layer 2. As oxidation conditions, plasma oxidation treatment at about 350 ° C. by plasma oxidation is preferable. At this time, the hard mask layer 18 has an effect of preventing oxidation from the upper part of the MIM structure.

次に、図５Ｇに示すように、Ｄｒｙエッチング法を用いてハードマスク層１８を除去する。   Next, as shown in FIG. 5G, the hard mask layer 18 is removed using a dry etching method.

次に、図５Ｈに示すように、半導体基板１５全面に第二の層間膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。ここでは、第二の層間膜１４として、酸化膜を用いる。   Next, as shown in FIG. 5H, a second interlayer film 14 is deposited on the entire surface of the semiconductor substrate 15, and the surface is flattened by using a CMP method. Here, an oxide film is used as the second interlayer film 14.

次に、第二の層間膜１４及び第一の層関膜１３に露光工程とＤｒｙエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。   Next, vias are opened in the second interlayer film 14 and the first interlayer film 13 using an exposure process and a Dry etching process, and TiN and W are deposited.

さらに、図５Ｉに示すようにＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア９、１０を形成する。最後に、ＴｉＮ、Ａｌを順次堆積し、露光工程とＤｒｙエッチング工程を用いてパターニングすることで配線層１１、１２を形成する。   Further, as shown in FIG. 5I, the surface is flattened by using the CMP method, and TiN and W other than the via portion are removed to form vias 9 and 10. Finally, TiN and Al are sequentially deposited and patterned using an exposure process and a dry etching process to form wiring layers 11 and 12.

本発明の抵抗変化素子の製造方法を用いることで、露光機の最小寸法以下にスイッチング領域の実効面積を縮小することができ、Ｆｏｒｍｉｎｇ時に形成される不完全な電流パスの本数を少なくする事ができる。抵抗変化層が微結晶の場合、抵抗変化層の面方向から見た結晶粒の面積と同程度以下にすることで、複数の結晶粒境界によるスイッチング特性バラツキを低減することができる。   By using the variable resistance element manufacturing method of the present invention, the effective area of the switching region can be reduced below the minimum dimension of the exposure machine, and the number of imperfect current paths formed during forming can be reduced. it can. When the resistance change layer is a microcrystal, the variation in switching characteristics due to a plurality of crystal grain boundaries can be reduced by setting the resistance change layer to be less than or equal to the area of the crystal grains viewed from the surface direction of the resistance change layer.

以上の効果により、本発明の構造および製造方法を用いることで、バラツキ及び信頼性が優れた抵抗変化素子を実現することができる。   Due to the above effects, by using the structure and the manufacturing method of the present invention, it is possible to realize a variable resistance element having excellent variation and reliability.

以上、本発明を上記実施の形態に即して説明したが、本発明は、上記実施の形態の構成のみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。   Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the configuration of the above embodiment, and can be made by those skilled in the art within the scope of the present invention. It goes without saying that various modifications and modifications of the wax are included.

本発明の抵抗変化素子の断面図である。It is sectional drawing of the resistance change element of this invention. 本発明の他の抵抗変化素子の断面図である。It is sectional drawing of the other variable resistance element of this invention. 本発明の他の抵抗変化素子の断面図である。It is sectional drawing of the other variable resistance element of this invention. ＲｅＲＡＭのスイッチング原理を示す図である。It is a figure which shows the switching principle of ReRAM. 非特許文献１−３に記載のＲｅＲＡＭの動作を示す図である。It is a figure which shows operation | movement of ReRAM of a nonpatent literature 1-3. Ｆｏｒｍｉｎｇ後の本発明の抵抗変化素子を示す図である。It is a figure which shows the resistance change element of this invention after Forming. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor device of this invention. 非特許文献１−３に記載の抵抗変化型メモリ素子の断面図である。It is sectional drawing of the resistance change type memory element of a nonpatent literature 1-3.

符号の説明Explanation of symbols

１ 第一の電極（下部電極）
２ 抵抗変化層（絶縁層）（ＴｉＯ２／Ｔａ２Ｏ５積層膜）
３ 第二の電極（上部電極）
４ ゲート絶縁膜
５ ゲート電極
６ ソース／ドレイン
７ ソース／ドレイン
８ ビア
９ ビア
１０ ビア
１１ 第一の配線層
１２ 第二の配線層
１３ 第一の層間膜
１４ 第二の層間膜
１５ 半導体基板
１６ 第一の側壁部（下部電極金属を含む酸化物絶縁体）
１７ 第二の側壁部（上部電極金属を含む酸化物絶縁体）
１８ ハードマスク
１９ ＭＩＭ構造（抵抗変化素子）
２０ 基体 1 First electrode (lower electrode)
Second variable resistance layer (insulating layer) (TiO 2 / Ta 2 O 5 film stack)
3 Second electrode (upper electrode)
4 Gate insulating film 5 Gate electrode 6 Source / drain 7 Source / drain 8 Via 9 Via 10 Via 11 First wiring layer 12 Second wiring layer 13 First interlayer film 14 Second interlayer film 15 Semiconductor substrate 16 First One side wall (oxide insulator including lower electrode metal)
17 Second side wall (oxide insulator including upper electrode metal)
18 Hard mask 19 MIM structure (resistance change element)
20 substrate

Claims (8)

第一の金属を含む第一の電極と、
前記第一の金属の酸化物絶縁体から成り前記第一の電極の周囲に形成された第一の側壁部と、
前記第一の電極上に形成された抵抗変化層と、
第二の金属を含み、前記第一の電極上に抵抗変化層を挟んで形成された第二の電極と、
前記第二の金属の酸化物絶縁体から成り前記第二の電極の周囲に形成された第二の側壁部と、
を含む半導体装置。 A first electrode comprising a first metal;
A first sidewall formed of the first metal oxide insulator and formed around the first electrode;
A resistance change layer formed on the first electrode;
A second electrode comprising a second metal and formed on the first electrode with a resistance change layer interposed therebetween;
A second sidewall formed of the second metal oxide insulator and formed around the second electrode;
A semiconductor device including: 前記抵抗変化層は、前記第一の側壁部上にも形成されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the variable resistance layer is also formed on the first side wall portion. 前記第二の側壁部が、前記第一の側壁部上に前記抵抗変化層を挟んで形成されていることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second side wall portion is formed on the first side wall portion with the resistance change layer interposed therebetween. 前記第一の金属がＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏのいずれかであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。   4. The device according to claim 1, wherein the first metal is any one of Ti, TiN, Al, Ni, Cu, CuAl, Ta, TaN, Zr, Hf, and Mo. 5. Semiconductor device. 前記第二の金属がＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏのいずれかであることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。   5. The device according to claim 1, wherein the second metal is any one of Ti, TiN, Al, Ni, Cu, CuAl, Ta, TaN, Zr, Hf, and Mo. Semiconductor device. 前記抵抗変化層は、ＴｉＯ２、ＦｅＯ、ＮｉＯ、ＺｒＯ２、ＣｕＯ、ＷＯのいずれかを含むことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。 6. The semiconductor device according to claim 1, wherein the variable resistance layer includes any one of TiO 2 , FeO, NiO, ZrO 2 , CuO, and WO. 基体上に第一の金属を堆積する工程と、
第一の金属上に抵抗変化層を堆積する工程と、
抵抗変化層上に第二の金属を堆積する工程と、
前記第一の金属と前記抵抗変化層と前記第二の金属を連続してエッチングする工程と、
前記第一の金属と前記第二の金属の周囲を酸化して前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程と、
を少なくとも含む半導体装置の製造方法。 Depositing a first metal on a substrate;
Depositing a variable resistance layer on the first metal;
Depositing a second metal on the variable resistance layer;
Continuously etching the first metal, the variable resistance layer, and the second metal;
Oxidizing the periphery of the first metal and the second metal to form an oxide insulator of the first metal and an oxide insulator of the second metal;
A method of manufacturing a semiconductor device including at least 前記第一の金属の酸化物絶縁体及び前記第二の金属の酸化物絶縁体を形成する工程を、プラズマ酸化法により行うことを特徴とする請求項７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the step of forming the first metal oxide insulator and the second metal oxide insulator is performed by a plasma oxidation method.
JP2008201408A 2008-08-05 2008-08-05 Semiconductor device and its manufacturing method Pending JP2010040728A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008201408A JP2010040728A (en) 2008-08-05 2008-08-05 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008201408A JP2010040728A (en) 2008-08-05 2008-08-05 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2010040728A true JP2010040728A (en) 2010-02-18

Family

ID=42012973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008201408A Pending JP2010040728A (en) 2008-08-05 2008-08-05 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2010040728A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437173B2 (en) 2010-03-19 2013-05-07 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device
US8785238B2 (en) 2010-07-01 2014-07-22 Panasonic Corporation Nonvolatile memory element and method for manufacturing same
WO2014208050A1 (en) * 2013-06-27 2014-12-31 日本電気株式会社 Switching element, switching element manufacturing method, semiconductor device, and semiconductor device manufacturing method
KR20150012522A (en) * 2013-07-25 2015-02-04 에스케이하이닉스 주식회사 Electronic device and method for fabricating the same
JP2015519750A (en) * 2012-05-07 2015-07-09 マイクロン テクノロジー， インク． Resistive memory with limited filament formation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324501A (en) * 2005-05-19 2006-11-30 Toshiba Corp Phase-change memory and its manufacturing method
JP2007134676A (en) * 2005-11-09 2007-05-31 Samsung Electronics Co Ltd Hybrid nonvolatile memory element including transistor and diode as switching element
JP2007287761A (en) * 2006-04-13 2007-11-01 Matsushita Electric Ind Co Ltd Resistance change element, resistance change memory employing the same and manufacturing method thereof
JP2007294998A (en) * 2005-12-02 2007-11-08 Sharp Corp Variable resistive element and its manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324501A (en) * 2005-05-19 2006-11-30 Toshiba Corp Phase-change memory and its manufacturing method
JP2007134676A (en) * 2005-11-09 2007-05-31 Samsung Electronics Co Ltd Hybrid nonvolatile memory element including transistor and diode as switching element
JP2007294998A (en) * 2005-12-02 2007-11-08 Sharp Corp Variable resistive element and its manufacturing method
JP2007287761A (en) * 2006-04-13 2007-11-01 Matsushita Electric Ind Co Ltd Resistance change element, resistance change memory employing the same and manufacturing method thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437173B2 (en) 2010-03-19 2013-05-07 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device
US8785238B2 (en) 2010-07-01 2014-07-22 Panasonic Corporation Nonvolatile memory element and method for manufacturing same
JP2015519750A (en) * 2012-05-07 2015-07-09 マイクロン テクノロジー， インク． Resistive memory with limited filament formation
US9406880B2 (en) 2012-05-07 2016-08-02 Micron Technology, Inc. Resistive memory having confined filament formation
US9722178B2 (en) 2012-05-07 2017-08-01 Micron Technology, Inc. Resistive memory having confined filament formation
US10153431B2 (en) 2012-05-07 2018-12-11 Micron Technology, Inc. Resistive memory having confined filament formation
WO2014208050A1 (en) * 2013-06-27 2014-12-31 日本電気株式会社 Switching element, switching element manufacturing method, semiconductor device, and semiconductor device manufacturing method
JPWO2014208050A1 (en) * 2013-06-27 2017-02-23 日本電気株式会社 Switching element and manufacturing method thereof, and semiconductor device and manufacturing method thereof
US9893276B2 (en) 2013-06-27 2018-02-13 Nec Corporation Switching element, switching element manufacturing method, semiconductor device, and semiconductor device manufacturing method
KR20150012522A (en) * 2013-07-25 2015-02-04 에스케이하이닉스 주식회사 Electronic device and method for fabricating the same
KR102025256B1 (en) * 2013-07-25 2019-09-26 에스케이하이닉스 주식회사 Electronic device and method for fabricating the same

Similar Documents

Publication Publication Date Title
JP6180700B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US9006793B2 (en) Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
US9214628B2 (en) Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
US9286979B2 (en) Method and structure for resistive switching random access memory with high reliable and high density
TWI450390B (en) Nonvolatile memory devices that use resistance materials and internal electrodes, and related methods and processing systems
TWI415299B (en) Ring-shaped electrode and munufacturing method for same
TWI387103B (en) Fully self-aligned pore-type memory cell having diode access device
KR100645064B1 (en) Metal oxide resistive ram and manufacturing method thereof
TWI540775B (en) Resistance change nonvolatile memory device, semiconductor device, and method of operating resistance change nonvolatile memory device
KR101699769B1 (en) Resistance memory devices and methods of forming the same
KR101218097B1 (en) Semiconductor memory device and method for fabricating the same
US20130064001A1 (en) Resistance change nonvolatile memory device, semiconductor device, and method of manufacturing resistance change nonvolatile memory device
JP5110088B2 (en) RESISTANCE CHANGE ELEMENT, ITS MANUFACTURING METHOD, AND SEMICONDUCTOR MEMORY DEVICE USING RESISTANCE CHANGE ELEMENT
JP5471134B2 (en) Semiconductor memory device and manufacturing method thereof
US20110233511A1 (en) Nonvolatile memory element and manufacturing method thereof
US20130170281A1 (en) Variable resistance memory device and method for fabricating the same
JP2010251529A (en) Semiconductor memory device and method of manufacturing the same
US8987695B2 (en) Variable resistance memory device and method for fabricating the same
CN101159309A (en) Method for implementing low power consumption resistance memory
JP2009146943A (en) Resistance variation element, semiconductor storage device using the same, and manufacturing method thereof
JP2008294103A (en) Resistance change memory and its manufacturing method
KR102465539B1 (en) Semiconductor device having a magnetic tunnel junction assembly, and Mehtod for fabricating the same
JP2010040728A (en) Semiconductor device and its manufacturing method
JP5464148B2 (en) Variable resistance element
KR20170089726A (en) switching device and method of fabricating the same, and resistive random access memory having the switching device as selection device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130722

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140121