JP2010033448A - バンドギャップレファレンス回路 - Google Patents

Abstract

【課題】スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングを容易とする。
【解決手段】ＰＮ接合のバンドギャップに基づき所定の基準電圧ＶＲＥＦを生成するバンドギャップ回路１０ａと、電源電圧供給開始時にバンドギャップ回路１０ａの基準電圧ＶＲＥＦの出力安定化を加速するスタートアップ回路２０と、を備える。バンドギャップ回路１０ａを構成するＮＭＯＳトランジスタ１５におけるゲートとソースもしくはソース側の電源配線（接地）との間に容量素子Ｃ１を備える。
【選択図】図１

Description

本発明は、バンドギャップレファレンス回路に係り、特に、基準電圧の出力安定化を加速するスタートアップ回路を備えるバンドギャップレファレンス回路に係る。

電源回路、電圧検出回路の基準電圧や、演算増幅器（オペアンプ）、コンパレータ等のバイアス電流の生成等において、温度や電源電圧の変動に対して比較的安定に動作するバンドギャップレファレンス回路が、分野、用途を問わず広く使用されている。このようなバンドギャップレファレンス回路は、ＰＮ接合のバンドギャップに基づき温度変化に対して安定な所定の基準電圧を発生するように動作する。バンドギャップレファレンス回路において、電源電圧供給開始から安定状態になるまでの時間を短縮するためのスタートアップ回路を備えたバンドギャップレファレンス回路が知られている（特許文献１、２など参照）。

図６は、特許文献１の図４として記載された従来のバンドギャップレファレンス回路の回路図である。このバンドギャップレファレンス回路は、能動状態のときに所定の基準電圧ＶＲＥＦを生成し出力するバンドギャップ回路１０と、電源供給開始から基準電圧ＶＲＥＦが安定状態になるまでの時間を短縮するスタートアップ回路２０を備えている。

バンドギャップ回路１０は、ソースが高位側電源であるＶＤＤ電源に接続されゲートとドレインが互いに接続されるとともに節点ＡとなるＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳとする）１１と、ドレインがＰＭＯＳ１１のドレインに接続されたＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳとする）１２と、一端がＮＭＯＳ１２のソースに接続され他端が低位側電源である接地に接続された第１の抵抗素子１３と、ソースがＶＤＤ電源に接続されゲートがＰＭＯＳ１１のドレインに接続されたＰＭＯＳ１４と、ドレインが自身のゲートとＰＭＯＳ１４のドレインとＮＭＯＳ１２のゲートとに接続されるとともに節点Ｂとなりソースが接地に接続されたＮＭＯＳ１５とを有している。また、バンドギャップ回路１０は、ソースがＶＤＤ電源に接続されゲートが節点Ａと接続されドレインを基準電圧出力端とするＰＭＯＳ１６と、一端がＰＭＯＳ１６のドレインと接続された第２の抵抗素子１７と、アノードが第２の抵抗素子１７の他端に接続されカソードが接地に接続されたダイオード１８とを有している。

このようなバンドギャップ回路１０の安定状態での基準電圧ＶＲＥＦは次式で表される。
ＶＲＥＦ＝Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ
ここで、Ｎ＝（第１の抵抗素子１３の抵抗値）／（第２の抵抗素子１７の抵抗値）であり、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷量であり、Ｍ＝（ＮＭＯＳ１２のゲート幅）／（ＮＭＯＳ１５のゲート幅）であり、ＶＦはダイオード１８の順方向電圧である。

なお、バンドギャップ回路１０を構成するＰＭＯＳ１１、ＰＭＯＳ１４、ＰＭＯＳ１６、ＮＭＯＳ１２、ＮＭＯＳ１５のそれぞれのチャネル長は、製造ばらつきによる特性変動を防止するために少なくとも１０μｍ以上に設定され、より好ましくは５０μｍから１００μｍの程度に設定される。

スタートアップ回路２０は、ソースがＶＤＤ電源に接続されたＰＭＯＳ２１と、ソースがＶＤＤ電源に接続されゲートがＰＭＯＳ２１のドレインに接続されて節点ＣとなるＰＭＯＳ２２と、一端が節点Ｃに接続され他端が接地に接続された第３の抵抗素子２３と、一端が節点Ｃに接続され他端が接地に接続された容量素子２４とを有している。ＰＭＯＳ２１のゲートにはバンドギャップ回路１０内の節点Ａから出力される信号Ｓ１が入力され、ＰＭＯＳ２２のドレインはバンドギャップ回路１０内の節点Ｂに接続されている。

このような構成のスタートアップ回路付きのバンドギャップレファレンス回路では、電源ＶＤＤが立ち上げられる時にバンドギャップ回路１０の節点Ｂがスタートアップ回路２０によって瞬時に充電される。このため、スタートアップ回路２０が無く、節点Ｂをバンドギャップ回路内のＰＭＯＳ１４を流れるサブスレッショルド電流の微少電流のみによって充電する場合に比較して遙かに短時間でバンドギャップ回路を安定状態にすることが可能となる。

特開２００１−１４７７２５号公報 特許第３０７１６５４号公報

以下の分析は本発明において与えられる。

上述したように、図６のバンドギャップレファレンス回路では、スタートアップ回路２０を付加することで起動時にＮＭＯＳ１５に流れる電流が増加され、バンドギャップ回路１０の起動時間が早められる。ここで、スタートアップ回路２０において、故障が発生したとする。例えば、ＰＭＯＳ２２のドレイン側がオープンになる、ＰＭＯＳ２２のゲートと電源ＶＤＤが短絡する、あるいはＰＭＯＳ２２のゲートがオープンになったとする。このようなスタートアップ回路２０の故障が存在する場合、図６のバンドギャップレファレンス回路は、スタートアップ回路２０が機能せず、単にＰＭＯＳ１４を流れるサブスレッショルド電流によって節点Ｂを充電することでバンドギャップ回路１０が起動される。

ＰＭＯＳ１４のチャネル長は、１０μｍ以上に設定されるため、ＰＭＯＳ１４を流れるサブスレッショルド電流は、微小な電流となり、バンドギャップ回路１０の起動時間が極めて遅くなる。したがって、所望の基準電圧ＶＲＥＦが得られるまでの起動時間が長くなってしまう。この起動時間の遅れは、図７に示すようにサブスレッショルド電流が減少する低温において特に顕著となる。サブスレッショルド電流は、通常５０℃温度が低下すると、１／１０程度に減少し、スタートアップ回路２０が機能しない場合、低温での起動時間が長くなることは避けられない。

以上のようなことから、常温ではシステムとして誤動作しなかったものが、起動時間の遅れが顕著となる低温において誤動作や誤検出等の動作の不具合を生じる場合が起こり得る。例えば、図７に示すように常温で設定していた観測タイミングにおいて、正常に立ち上がったと判断されたにもかかわらず、低温において、スタートアップ回路２０が機能せずに起動時間の遅れが顕著となることが起こる。このような正常な起動波形とスタートアップ回路の故障時の起動波形とが接近する高温や常温での検査において、起動特性のばらつきによって次のような場合が起こる。（１）観測タイミングが早過ぎると良品を不良と誤判定する場合がある。（２）観測タイミングが遅過ぎると不良品を良品と誤判定する場合がある。したがって、観測タイミングの設定が困難となって、歩留まりの低下や不良品の流出が起こりうる。そこでこのような故障モードを有する回路を確実にスクリーニングするためには、低温での検査を実施する必要がある。しかしながら、低温での検査は、常温での検査に比べてコストがかさむ。そこで常温での不良品のスクリーニングが求められる。

本発明の１つのアスペクト（側面）に係るバンドギャップレファレンス回路は、ＰＮ接合のバンドギャップに基づき所定の基準電圧を生成するバンドギャップ回路と、電源電圧供給開始時にバンドギャップ回路の基準電圧の出力安定化を加速するスタートアップ回路と、を備えるバンドギャップレファレンス回路であって、バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備える。

本発明によれば、容量素子を備えることで、スタートアップ回路に故障が無い正常時の基準電圧出力の起動時間と、スタートアップ電流が供給されない異常時の基準電圧出力の起動時間との時間差を大きくすることが可能となる。このため、スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングが容易となる。したがって、低温での検査を行う必要が無く、検査に係るコストアップを抑えることができる。

本発明の実施形態に係るバンドギャップレファレンス回路は、ＰＮ接合のバンドギャップに基づき所定の基準電圧（図１のＶＲＥＦ）を生成するバンドギャップ回路（図１の１０ａ）と、電源電圧供給開始時にバンドギャップ回路の基準電圧の出力安定化を加速するスタートアップ回路（図１の２０）と、を備える。バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備える。

バンドギャップ回路は、ダイオード接続される第１のＰＭＯＳトランジスタ（図１の１４）と、第２のＰＭＯＳトランジスタ（図１の１１）と、第３のＰＭＯＳトランジスタ（図１の１６）と、で構成されるカレントミラー回路と、第１の抵抗素子（図１の１３）と、ドレインを第１のＰＭＯＳトランジスタのドレインに接続し、ソースを第１の抵抗素子の一端に接続する第１のＮＭＯＳトランジスタ（図１の１２）と、ドレインを第２のＰＭＯＳトランジスタのドレインに接続し、ダイオード接続される第２のＮＭＯＳトランジスタ（図１の１５）と、第３のＰＭＯＳトランジスタのドレインに接続される、第２の抵抗素子（図１の１７）とダイオード（図１の１８）との直列回路と、を備える。第１、第２および第３のＰＭＯＳトランジスタのソースは、第１の電源（図１のＶＤＤ）に接続され、第２の抵抗素子の他端、第２のＮＭＯＳトランジスタのソース、および直列回路の一端は、第２の電源（図１の接地）に接続され、ダイオードに順方向の電流が流れて、直列回路の他端から基準電圧が出力されるように構成される。

容量素子（図１のＣ１）は、第２のＮＭＯＳトランジスタのゲートと第２の電源間に接続されることが好ましい。

また、容量素子（図５のＣ２）は、第１のＰＭＯＳトランジスタのゲートと第１の電源間に接続されるようにしてもよい。

以上の構成において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、第１の電源を接地とし、第２の電源を電源ＶＤＤとしてもよい。

以上のような容量素子を備えるバンドギャップ回路によれば、スタートアップ回路が故障してスタートアップ電流がバンドギャップ回路に供給されない場合、基準電圧出力の起動時間が、スタートアップ回路に故障が無い場合に比べて長くなる。したがって、スタートアップ回路の正常時および異常時における基準電圧出力の常温での起動時間に関する時間差を大きくすることが可能となる。このため、スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングが容易となる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るバンドギャップレファレンス回路の回路図である。図１において、図６と同一の符号は、同一物を表し、その説明を省略する。図１に示すバンドギャップ回路１０ａは、図６のバンドギャップ回路１０に対し、ミラー接続されたＮＭＯＳトランジスタ１２、１５のゲートと接地間に容量素子Ｃ１を備える点が異なる。

スタートアップ回路２０に故障が無い正常な場合、バンドギャップ回路１０ａは、電源起動時においてスタートアップ回路２０からスタートアップ電流が供給される。このスタートアップ電流は、比較的大きな電流であり、容量素子Ｃ１を付加したことによるＮＭＯＳトランジスタ１５のゲート電圧の立ち上がり時間（≒バンドギャップ出力の起動時間）の増加への影響は小さい。あるいは、スタートアップ電流を大きく設定することで、従来とほぼ同じ時間で立ち上げることが可能である。

スタートアップ回路２０に故障があってスタートアップ電流がバンドギャップ回路１０ａに供給されない場合、バンドギャップ回路１０ａは、従来例と同様にＰＭＯＳトランジスタ１４のサブスレッショルド電流によって起動される。しかしながら、容量素子Ｃ１が付加されたことでＮＭＯＳトランジスタ１２、１５のゲート電圧（節点Ｂの電圧）の立ち上がり時間が遅くなり、その結果、バンドギャップ回路１０ａの出力の起動時間が従来例と比較して遅くなる。

図２は、スタートアップ電流がバンドギャップ回路に供給されない場合の、従来例と本実施例における起動時の基準電圧ＶＲＥＦの立ち上がり波形の例を示す図である。また、図３は、同様の場合の、従来例と本実施例におけるＮＭＯＳトランジスタ１２、１５のゲート電圧の立ち上がり波形の例を示す図である。本実施例において、容量素子Ｃ１（ただし、Ｃ１＝１０ｐＦ）を付加したことで、ＮＭＯＳトランジスタ１２、１５のゲート電圧の立ち上がりが従来に比べて遅くなり、その結果バンドギャップの立ち上がり時間も遅くなっていることが示される。

図４は、（１）スタートアップ回路が正常動作した時の起動時間、（２）スタートアップ回路が動作しない時の従来例（Ｃ１＝０に相当）での起動時間、（３）スタートアップ回路が動作しない時の本実施例での起動時間（Ｃ１＝１０、３０、５０ｐＦ）の温度特性を示す図である。本実施例のバンドギャップレファレンス回路によれば、全温度範囲において、正常起動時と故障起動時との起動時間差を従来例と比較して大きくすることが可能であることが示される。このような起動時間差を大きくすることは、スタートアップ回路２０からスタートアップ電流が供給されないような故障を有する回路のスクリーニングが容易となることを示すものである。

なお、容量素子Ｃ１の容量値は、大きければ大きいほど、正常起動時と故障起動時との起動時間差を大きくすることができる。しかしながら、デバイスサイズが大きくなること、および通常の動作における起動時間が遅くなってしまうことから、容量素子Ｃ１の容量値は、適宜制限されることが好ましい。

図５は、本発明の第２の実施例に係るバンドギャップレファレンス回路の回路図である。図５において、図６と同一の符号は、同一物を表し、その説明を省略する。図５に示すバンドギャップ回路１０ｂは、図６のバンドギャップ回路１０に対し、ミラー接続されたＰＭＯＳトランジスタ１１、１４のゲートと電源ＶＤＤ間に容量素子Ｃ２を備える点が異なる。

このような構成のバンドギャップレファレンス回路は、容量素子Ｃ２によってＰＭＯＳトランジスタ１１、１４のゲートの立ち下がりを遅らせることで、バンドギャップ回路１０ｂの起動を遅くしており、実施例１と同じ効果が得られる。

以上の説明では、バンドギャップレファレンス回路を構成するトランジスタをＭＯＳトランジスタであるとした。しかしこれに限定されることなく、ＮＭＯＳトランジスタをＮＰＮトランジスタに置き換え、ＰＭＯＳトランジスタをＰＮＰトランジスタに置き換えたバイポーラ回路でバンドギャップレファレンス回路を構成してもよい。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るバンドギャップレファレンス回路の回路図である。 従来例と本実施例における起動時の基準電圧ＶＲＥＦの立ち上がり波形の例を示す図である。 従来例と本実施例におけるＮＭＯＳトランジスタ１２、１５のゲートの立ち上がり波形の例を示す図である。 第１の実施例および従来例における起動時間の温度特性を示す図である。 本発明の第２の実施例に係るバンドギャップレファレンス回路の回路図である。 従来のバンドギャップレファレンス回路の回路図である。 スタートアップ回路の故障時における起動波形を示す図である。

符号の説明

１０ａ、１０ｂ バンドギャップ回路
１１、１４、１６、２１、２２ ＰチャネルＭＯＳトランジスタ
１２、１５ ＮチャネルＭＯＳトランジスタ
１３、１７、２３ 抵抗素子
１８ ダイオード
２０ スタートアップ回路
２４、Ｃ１、Ｃ２ 容量素子
ＶＤＤ 電源
ＶＲＥＦ 基準電圧

Claims (3)

1. ＰＮ接合のバンドギャップに基づき所定の基準電圧を生成するバンドギャップ回路と、電源電圧供給開始時に前記バンドギャップ回路の前記基準電圧の出力安定化を加速するスタートアップ回路と、を備えるバンドギャップレファレンス回路であって、
   前記バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備えることを特徴とするバンドギャップレファレンス回路。
2. 前記バンドギャップ回路は、
   ダイオード接続される第１の第１導電型トランジスタと、第２の第１導電型トランジスタと、第３の第１導電型トランジスタと、で構成されるカレントミラー回路と、
   第１の抵抗素子と、
   ドレインを前記第１の第１導電型トランジスタのドレインに接続し、ソースを前記第１の抵抗素子の一端に接続する第１の第２導電型トランジスタと、
   ドレインを前記第２の第１導電型トランジスタのドレインに接続し、ダイオード接続される第２の第２導電型トランジスタと、
   前記第３の第１導電型トランジスタのドレインに接続される、第２の抵抗素子とダイオードとの直列回路と、
   を備え、
   前記第１、第２および第３の第１導電型トランジスタのソースは、第１の電源に接続され、
   前記第２の抵抗素子の他端、前記第２の第２導電型トランジスタのソース、および前記直列回路の一端は、第２の電源に接続され、
   前記ダイオードに順方向の電流が流れて、前記直列回路の他端から前記基準電圧が出力されるように構成され、
   前記容量素子は、前記第２の第２導電型トランジスタのゲートと前記第２の電源間に接続されることを特徴とする請求項１記載のバンドギャップレファレンス回路。
3. 前記バンドギャップ回路は、
   ダイオード接続される第１の第１導電型トランジスタと、第２の第１導電型トランジスタと、第３の第１導電型トランジスタと、で構成されるカレントミラー回路と、
   第１の抵抗素子と、
   ドレインを前記第１の第１導電型トランジスタのドレインに接続し、ソースを前記第１の抵抗素子の一端に接続する第１の第２導電型トランジスタと、
   ドレインを前記第２の第１導電型トランジスタのドレインに接続し、ダイオード接続される第２の第２導電型トランジスタと、
   前記第３の第１導電型トランジスタのドレインに接続される、第２の抵抗素子とダイオードとの直列回路と、
   を備え、
   前記第１、第２および第３の第１導電型トランジスタのソースは、第１の電源に接続され、
   前記第２の抵抗素子の他端、前記第２の第２導電型トランジスタのソース、および前記直列回路の一端は、第２の電源に接続され、
   前記ダイオードに順方向の電流が流れて、前記直列回路の他端から前記基準電圧が出力されるように構成され、
   前記容量素子は、前記第１の第１導電型トランジスタのゲートと前記第１の電源間に接続されることを特徴とする請求項１記載のバンドギャップレファレンス回路。

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