JP2008276611A - 過電流保護回路 - Google Patents
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Abstract
【課題】安定した過電流保護を行う。
【解決手段】電源線にソースを接続し、負荷電流を出力する出力端子Voutにドレインを接続するPchトランジスタ(以下、PTrと略す)P1と、PTrP1のソースおよびゲートにそれぞれソースおよびゲートを接続するPTrP2と、出力端子Voutと接地間に直列に接続される抵抗素子R1、R2と、PTrP2のドレインと接地間に接続される抵抗素子R3と、抵抗素子R1、R2の接続点の電位と基準電位との差に基づいてPTrP1、P2を制御して出力端子Voutの出力電位が一定となるように制御する増幅器Ampと、を備える。比較器Cmp1は、差動増幅入力段がNchトランジスタで構成され、抵抗素子R3の両端間の電位差と、抵抗素子R1、R2の接続点と接地間の電位差とを比較し、前者が大きい場合に、負荷電流の値を制限するようにPTrP1を制御する。
【選択図】図1
【解決手段】電源線にソースを接続し、負荷電流を出力する出力端子Voutにドレインを接続するPchトランジスタ(以下、PTrと略す)P1と、PTrP1のソースおよびゲートにそれぞれソースおよびゲートを接続するPTrP2と、出力端子Voutと接地間に直列に接続される抵抗素子R1、R2と、PTrP2のドレインと接地間に接続される抵抗素子R3と、抵抗素子R1、R2の接続点の電位と基準電位との差に基づいてPTrP1、P2を制御して出力端子Voutの出力電位が一定となるように制御する増幅器Ampと、を備える。比較器Cmp1は、差動増幅入力段がNchトランジスタで構成され、抵抗素子R3の両端間の電位差と、抵抗素子R1、R2の接続点と接地間の電位差とを比較し、前者が大きい場合に、負荷電流の値を制限するようにPTrP1を制御する。
【選択図】図1
Description
本発明は、過電流保護回路に係り、特に出力部と電流検出部を分割した構成の過電流保護回路に係る。
電子装置には、通常、直流安定化電源回路(レギュレータ回路)が内蔵されている。電源回路には多くの場合、過電流状態もしくは出力短絡状態を検出して電源回路を熱破壊等から保護する過電流保護回路が内蔵されている。電源回路に入力される電圧は、使用する部品の耐圧にて上限が制限され、下限は電源回路の動作電圧に制限される。動作可能な入力電圧のどの範囲においても一定レベル以上の電流が検出されると、出力を制限する過電流保護機能が必要である。
このような過電流保護機能を備えるレギュレータ回路が特許文献1に開示されている。このレギュレータ回路は、図8に示すように、オペアンプ102と、オペアンプ102の正側入力端子にバンドギャップリファレンス電圧を入力するレギュレータ入力端子101と、オペアンプ102の負側入力端子に、ゲートが接続されたPchMOSトランジスタPMOS3、GNDとの間に接続された抵抗R102及び出力端子103との間に接続された抵抗R101と、オペアンプ102の出力端子にゲートが接続されたPchMOSトランジスタPMOS1、PMOS2と、PchMOSトランジスタPMOS2のドレインに接続された出力端子103と、PchMOSトランジスタPMOS1のドレインにソースが接続されたPchMOSトランジスタPMOS3と、PchMOSトランジスタPMOS3のドレインに、ゲートが接続されたNchMOSトランジスタNMOS及びGNDとの間に接続された抵抗R103と、NchMOSトランジスタNMOSのドレインとPchMOSトランジスタPMOS1のゲートにそれぞれゲートとドレインが接続されたPchMOSトランジスタPMOS4と、NchMOSトランジスタNMOSのドレインと電源の間に接続された抵抗R104で構成される。
このようなレギュレータ回路によれば、出力電流がシャットダウン設定値になったとき、NchMOSトランジスタNMOSが通電し、PchMOSトランジスタPMOS4が通電する。したがって、PchMOSトランジスタPMOS2のゲート電圧が電源電圧レベルまではね上がるため、出力電流が遮断され、過電流保護機能が実現される。また、出力部のトランジスタをPMOS1とPMOS2のように複数設け、出力部と電流検出部を分割することにより、電源電圧からの電圧降下を極力少なくしているので低電源電圧動作ができる。さらに、電流検出部に抵抗を用いることにより出力電流に直接関係なく任意に抵抗値が設定できる。
ところで、図8のレギュレータ回路は、NchMOSトランジスタNMOSの閾値によって過電流を検出するように構成されている。MOSトランジスタの閾値は、個体差によるばらつきが存在し、温度による変動も存在する。したがって、シャットダウン設定値(過電流の検出値)が個体差および温度によって変動してしまう虞がある。
また、NchMOSトランジスタNMOSの閾値によって過電流を検出するため、出力が短絡状態であっても過電流の検出値相当の電流が流れ続けることとなる。したがって、レギュレータ回路を備える装置の保護機能としては必ずしも充分とはいえない。
本発明の1つのアスペクトに係る過電流保護回路は、負荷電流を出力する出力端子と、第1の電源線にソースを接続し、出力端子にドレインを接続する第1のMOSトランジスタと、第1のMOSトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、第1のMOSトランジスタと同一の導電型の第2のMOSトランジスタと、出力端子と第2の電源線間に直列に接続される第1および第2の抵抗素子と、第2のMOSトランジスタのドレインと第2の電源線間に接続される第3の抵抗素子と、第1および第2の抵抗素子の接続点の電位と基準電位との差に基づいて第1および第2のMOSトランジスタを制御して出力端子の出力電位が一定となるように制御する増幅器と、を備える過電流保護回路であって、第3の抵抗素子の両端間の電位差と、第1および第2の抵抗素子の接続点と第2の電源線との間の電位差とを比較し、第3の抵抗素子の両端間の電位差の絶対値が第1および第2の抵抗素子の接続点と第2の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第1のMOSトランジスタを制御する第1の比較器を備え、第1の比較器は、差動増幅入力段におけるMOSトランジスタが第1のMOSトランジスタと逆の導電型で構成される。
本発明によれば、出力端子の電位に対応する電位と過電流検出用の抵抗素子の電位とを比較することで、過電流保護を行う。このため、過電流の検出値の個体差および温度による変動がほとんど無く、出力短絡状態であっても過電流の検出値相当の電流が流れ続けることがない。したがって、安定した過電流保護がなされる。
本発明の実施形態に係る過電流保護回路は、負荷電流を出力する出力端子(図1のVout)と、第1の電源線(図1のVddに係る配線)にソースを接続し、出力端子にドレインを接続する第1のMOSトランジスタ(図1のP1)と、第1のMOSトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、第1のMOSトランジスタと同一の導電型の第2のMOSトランジスタ(図1のP2)と、出力端子と第2の電源線間に直列に接続される第1および第2の抵抗素子(図1のR1、R2)と、第2のMOSトランジスタのドレインと第2の電源線(図1のGNDに係る配線)間に接続される第3の抵抗素子(図1のR3)と、第1および第2の抵抗素子の接続点の電位と基準電位との差に基づいて第1および第2のMOSトランジスタを制御して出力端子の出力電位が一定となるように制御する増幅器(図1のAmp)と、を備える。また、第3の抵抗素子の両端間の電位差と、第1および第2の抵抗素子の接続点と第2の電源線との間の電位差とを比較し、第3の抵抗素子の両端間の電位差の絶対値が第1および第2の抵抗素子の接続点と第2の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第1のMOSトランジスタを制御する第1の比較器(図1のCmp1)を備え、第1の比較器は、差動増幅入力段におけるMOSトランジスタが第1のMOSトランジスタと逆の導電型で構成される。
本発明の過電流保護回路において、第3の抵抗素子の両端間の電位差と、第1および第2の抵抗素子の接続点と第2の電源線との間の電位差とを比較し、第3の抵抗素子の両端間の電位差の絶対値が第1および第2の抵抗素子の接続点と第2の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第1のMOSトランジスタを制御する第2の比較器(図4のCmp2)をさらに備え、第2の比較器は、差動増幅入力段におけるMOSトランジスタが第1のMOSトランジスタと同一の導電型で構成されることが好ましい。
本発明の過電流保護回路において、第2のMOSトランジスタのドレインと第3の抵抗素子との間に挿入される第4の抵抗素子(図7のR5)をさらに備え、第2の比較器は、第3の抵抗素子の両端間の電位差を入力する替わりに、第2のMOSトランジスタのドレインと第2の電源線との間の電位差を入力するようにしてもよい。
以下、実施例に即し、図面を参照して詳しく説明する。
図1は、本発明の第1の実施例に係る過電流保護回路の構成を示すブロック図である。図1において、過電流保護回路は、基準電圧発生器Ref、増幅器(オペアンプ)Amp、比較器(コンパレータ)Cmp1、NchトランジスタN1、PchトランジスタP1、P2、抵抗素子R1、R2、R3、R4、電源端子Vdd、接地端子GND、出力端子Voutを備える。
基準電圧発生器Refは、電源端子Vddの電圧を降圧してバンドギャップリファレンス電圧等の基準電圧を発生し、増幅器Ampの非反転端子(+)に与える。増幅器Ampは、基準電圧と抵抗素子R1、R2の接続点の電圧との差分を増幅し、増幅された電圧をNchトランジスタN1のゲートに出力する。比較器Cmp1は、抵抗素子R1、R2の接続点の電圧と、PchトランジスタP2のドレインおよび抵抗素子R3の一端の接続点の電圧とを比較し、比較結果に応じてNchトランジスタN1のゲートの電位を接地電位に引き下げる。NchトランジスタN1は、ソースを接地し、ドレインを抵抗素子R4を介して電源端子Vddに接続すると共にPchトランジスタP1、P2のそれぞれのゲートに接続する。PchトランジスタP1は、ソースを電源端子Vddに接続し、ドレインを出力端子Voutと抵抗素子R1の一端とに接続する。抵抗素子R1の他端は、一端が接地された抵抗素子R2の他端、増幅器Ampの反転端子(−)および比較器Cmp1の非反転端子(+)に接続される。PchトランジスタP2は、ソースを電源端子Vddに接続し、ドレインを一端が接地された抵抗素子R2の他端、および比較器Cmp1の反転端子(−)に接続する。
図2は、比較器Cmp1の回路図である。図2において、比較器Cmp1は、NchトランジスタN21、N22、N23、N24、N31、N32、PchトランジスタP21、P22、電流源Isを備える。NchトランジスタN21、N22は、カレントミラーを構成し、電流源Isに対応する定電流を、差動対を構成するNchトランジスタN23、N24の電流源として供給する。NchトランジスタN23、N24のそれぞれのゲートは、比較器Cmp1における非反転端子IN+および反転端子IN−として機能する。NchトランジスタN24のドレインには、カレントミラーを構成するPchトランジスタP21、P22が接続され、PchトランジスタP22のドレインには、カレントミラーを構成するNchトランジスタN31、N32が接続される。NchトランジスタN32のドレインが比較器Cmp1の出力端子OUTとして機能する。
以上のような構成の過電流保護回路において、増幅器Ampの非反転端子(+)と反転端子(−)とは同電位(イマジナリーショート)となるように動作する。したがって、抵抗素子R1、R2の接続点の電圧が基準電圧となって、出力端子Voutの電圧は、基準電圧に対し、(R1+R2)/R2倍の電圧となる。この電圧がPchトランジスタP1のドレインから出力端子Voutを介して外部に出力される。
PchトランジスタP1、P2は、ゲートおよびソースが共通に接続され、流れる電流比が一定である。すなわち、PchトランジスタP2に流れる電流は、PchトランジスタP1に流れる出力電流に比例し、PchトランジスタP2は、出力電流検出用のトランジスタとして機能する。PchトランジスタP2に流れる電流は、抵抗素子R3を介して接地に向かって流れ、PchトランジスタP2のドレインに出力電流検出用の電圧を発生させる。
今、出力電流の値が過電流の検出値より小さい場合、PchトランジスタP2のドレインすなわち比較器Cmp1の反転端子(−)の電圧は、抵抗素子R1、R2の接続点すなわち比較器Cmp1の非反転端子(+)の電圧よりも低い。この場合、比較器Cmp1の出力は、NchトランジスタN32がオフとなって、NchトランジスタN1のゲートの電位に影響を与えない。
一方、出力電流の値が過電流の検出値より大きくなった場合、すなわち比較器Cmp1の反転端子(−)の電圧が、比較器Cmp1の非反転端子(+)の電圧よりも高くなった場合、NchトランジスタN32が導通し、NchトランジスタN1のゲートの電位を接地電位に引き下げる。NchトランジスタN1のゲートの電位が下ることでNchトランジスタN1に流れる電流が減少し、PchトランジスタP1、P2のゲート電位が上昇してPchトランジスタP1、P2に流れる電流が制限されることとなる。
さらに、出力端子Voutが短絡状態となるような場合、抵抗素子R1、R2の接続点の電圧が低下し、比較器Cmp1の反転端子(−)の電圧が、より低い値、すなわち、より小さな過電流の検出値においても、過電流が制限されるようになる。この結果、出力の電圧電流特性として、図3に示すような、いわゆる「フ」の字特性が形成されることとなる。
以上のように動作する過電流保護回路によれば、過電流の検出値が基準電圧によって一定にされる。したがって、過電流の検出値の個体差および温度による変動がほとんど無く、出力短絡状態であっても過電流の検出値相当の電流が流れ続けることがない。
また、電源電圧が低い電圧となった場合でも、比較器Cmp1における差動入力段がNchトランジスタで構成されるため、ゲート−ソース間電圧がほぼ一定の所で動作する。したがって、大きな出力電流が流れた時に、過電流保護回路が正常に動作することになる。すなわち、Nchトランジスタ構成の差動入力段においても、同様にゲートにフィードバック電圧が入力される。しかし、ソースは接地電位に近く、電源電圧が低下しても動作に影響を与えるゲート−ソース間電圧は一定である。この結果、保護回路としては大きな影響を受けずに正常に動作する。
図4は、本発明の第2の実施例に係る過電流保護回路の構成を示すブロック図である。図4において、図1と同一の符号は同一物を表し、その説明を省略する。図4に示す過電流保護回路は、図1に対し、新たに過電流検出用の比較器Cmp2が追加される。比較器Cmp2の非反転端子(+)、反転端子(−)、出力端子は、それぞれ比較器Cmp1の非反転端子(+)、反転端子(−)、出力端子に接続される。なお、比較器Cmp2は、差動入力用トランジスタがPchトランジスタで構成されている。
図5は、比較器Cmp2の回路図である。図5において、比較器Cmp2は、NchトランジスタN21a、N12、N31a、N32a、PchトランジスタP11、P12、P13、P14、電流源Isを備える。NchトランジスタN21a、N12は、カレントミラーを構成し、電流源Isに対応する定電流を、カレントミラーを構成するPchトランジスタP11、P12に対して流す。カレントミラーを構成するPchトランジスタP11、P12は、この電流を折り返して、差動対を構成するPchトランジスタP13、P14の電流源として供給する。PchトランジスタP13、P14のそれぞれのゲートは、比較器Cmp2の反転端子IN−および非反転端子IN+として機能する。PchトランジスタP14のドレインには、カレントミラーを構成するNchトランジスタN31a、N32aが接続される。NchトランジスタN32aのドレインが比較器Cmp2の出力端子OUTとして機能する。
図6は、比較器Cmp1、Cmp2を合成した比較器の回路図である。図2に示す比較器Cmp1と図5に示す比較器Cmp2とにおける共通部を兼用することで、回路の簡略化が可能である。すなわち、図2および図5の電流源Isを共用し、図2のNchトランジスタN21と図5のNchトランジスタN21aとをNchトランジスタN21bとして共用することができる。また、図2のカレントミラーを構成するNchトランジスタN31、N32と、図5のカレントミラーを構成するNchトランジスタN31a、N32aとを、カレントミラーを構成するNchトランジスタN31b、N32bとして共用することができる。
以上のような構成の過電流保護回路は、実施例1における過電流保護回路と同様に動作する。さらに、Nchトランジスタによる差動入力の比較器Cmp1とPchトランジスタによる差動入力の比較器Cmp2の両方を過電流保護回路として備えることにより、電源電圧が高い電圧から低い電圧まで、より安定的に動作させることが出来る。
図7は、本発明の第3の実施例に係る過電流保護回路の構成を示すブロック図である。図7において、図4と同一の符号は同一物を表し、その説明を省略する。図7に示す過電流保護回路は、図4に対し、PchトランジスタP2のドレインと抵抗素子R3の他端との間に抵抗素子R5が挿入される。そして、PchトランジスタP2のドレインと抵抗素子R5との接続点が比較器Cmp2の反転端子(−)に接続される。
このような構成の過電流保護回路によれば、比較器Cmp1、Cmp2のそれぞれにおける過電流検出値(過電流保護検知ポイント)を個々に設定することができる。したがって、過電流制限ポイントを適宜設定することで設計の自由度が増す。例えば、出力の電圧電流特性である「フ」の字特性の電流制限域の特性の形状を変化させることができる。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
Amp 増幅器
Cmp1、Cmp2 比較器
GND 接地端子
Is 電流源
N1、N12、N21、N21a、N21b、N22、N23、N24、N31、N31a、N31b、N32、N32a、N32b Nchトランジスタ
P1、P2、P11、P12、P13、P14、P21、P22 Pchトランジスタ
R1、R2、R3、R4 抵抗素子
Ref 基準電圧発生器
Vdd 電源端子
Vout 出力端子
Cmp1、Cmp2 比較器
GND 接地端子
Is 電流源
N1、N12、N21、N21a、N21b、N22、N23、N24、N31、N31a、N31b、N32、N32a、N32b Nchトランジスタ
P1、P2、P11、P12、P13、P14、P21、P22 Pchトランジスタ
R1、R2、R3、R4 抵抗素子
Ref 基準電圧発生器
Vdd 電源端子
Vout 出力端子
Claims (3)
- 負荷電流を出力する出力端子と、
第1の電源線にソースを接続し、出力端子にドレインを接続する第1のMOSトランジスタと、
前記第1のMOSトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、前記第1のMOSトランジスタと同一の導電型の第2のMOSトランジスタと、
前記出力端子と第2の電源線間に直列に接続される第1および第2の抵抗素子と、
前記第2のMOSトランジスタのドレインと前記第2の電源線間に接続される第3の抵抗素子と、
前記第1および第2の抵抗素子の接続点の電位と基準電位との差に基づいて前記第1および第2のMOSトランジスタを制御して前記出力端子の出力電位が一定となるように制御する増幅器と、
を備える過電流保護回路であって、
前記第3の抵抗素子の両端間の電位差と、前記第1および第2の抵抗素子の接続点と前記第2の電源線との間の電位差とを比較し、前記第3の抵抗素子の両端間の電位差の絶対値が前記第1および第2の抵抗素子の接続点と前記第2の電源線との間の電位差の絶対値より大きい場合に、前記負荷電流の値を制限するように前記第1のMOSトランジスタを制御する第1の比較器を備え、
前記第1の比較器は、差動増幅入力段におけるMOSトランジスタが前記第1のMOSトランジスタと逆の導電型で構成されることを特徴とする過電流保護回路。 - 前記第3の抵抗素子の両端間の電位差と、前記第1および第2の抵抗素子の接続点と前記第2の電源線との間の電位差とを比較し、前記第3の抵抗素子の両端間の電位差の絶対値が前記第1および第2の抵抗素子の接続点と前記第2の電源線との間の電位差の絶対値より大きい場合に、前記負荷電流の値を制限するように前記第1のMOSトランジスタを制御する第2の比較器をさらに備え、
前記第2の比較器は、差動増幅入力段におけるMOSトランジスタが前記第1のMOSトランジスタと同一の導電型で構成されることを特徴とする請求項1記載の過電流保護回路。 - 前記第2のMOSトランジスタのドレインと前記第3の抵抗素子との間に挿入される第4の抵抗素子をさらに備え、
前記第2の比較器は、前記第3の抵抗素子の両端間の電位差を入力する替わりに、前記第2のMOSトランジスタのドレインと前記第2の電源線との間の電位差を入力することを特徴とする請求項2記載の過電流保護回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017167753A (ja) * | 2016-03-15 | 2017-09-21 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5326421B2 (ja) * | 2008-08-18 | 2013-10-30 | 富士電機株式会社 | Dc−dcコンバータの異常電流防止回路 |
JP6006913B2 (ja) * | 2010-11-19 | 2016-10-12 | ミツミ電機株式会社 | 電流制限回路及び電源回路 |
JP2013062935A (ja) * | 2011-09-13 | 2013-04-04 | Toshiba Corp | 短絡保護回路およびdc−dcコンバータ |
JP5950591B2 (ja) * | 2012-01-31 | 2016-07-13 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
CN102769281B (zh) * | 2012-08-07 | 2015-05-06 | 圣邦微电子(北京)股份有限公司 | 一种快速响应限流保护电路 |
CN104143818B (zh) * | 2014-08-19 | 2017-07-21 | 圣邦微电子(北京)股份有限公司 | 防止限流电路过度调整的装置 |
JP6630557B2 (ja) * | 2015-12-07 | 2020-01-15 | エイブリック株式会社 | ボルテージレギュレータ |
US10732655B2 (en) * | 2016-06-02 | 2020-08-04 | Zeon Corporation | Energy harvesting apparatus and current control circuit |
JP6776724B2 (ja) * | 2016-08-24 | 2020-10-28 | セイコーエプソン株式会社 | 半導体装置、電源回路、及び、液晶表示装置 |
JP6755399B2 (ja) * | 2017-07-03 | 2020-09-16 | 三菱電機株式会社 | 半導体スイッチング素子の短絡保護回路 |
CN108857589A (zh) * | 2018-06-26 | 2018-11-23 | 南通大学 | 一种磁流变抛光设备的磁极调节单元保护*** |
JP7241565B2 (ja) * | 2019-02-25 | 2023-03-17 | エイブリック株式会社 | 電流生成回路 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06149396A (ja) * | 1992-11-05 | 1994-05-27 | Fujitsu Denso Ltd | コンバータの過電流保護回路 |
US5512814A (en) * | 1992-02-07 | 1996-04-30 | Crosspoint Solutions, Inc. | Voltage regulator incorporating configurable feedback and source follower outputs |
JPH1062455A (ja) * | 1996-08-16 | 1998-03-06 | Nec Corp | 電圧比較回路 |
JP2000082942A (ja) * | 1998-09-04 | 2000-03-21 | Nec Eng Ltd | 電圧比較器 |
JP2002023868A (ja) * | 2000-07-05 | 2002-01-25 | Ricoh Co Ltd | 安定化電源回路 |
JP2002169618A (ja) * | 2000-11-30 | 2002-06-14 | Ricoh Co Ltd | 定電圧電源回路および該定電圧電源回路を内蔵した電子機器 |
JP2004070827A (ja) * | 2002-08-08 | 2004-03-04 | Ricoh Co Ltd | 定電圧電源回路 |
JP2004320862A (ja) * | 2003-04-14 | 2004-11-11 | Ricoh Co Ltd | Dc−dcコンバータ |
JP2006209806A (ja) * | 2006-05-08 | 2006-08-10 | Ricoh Co Ltd | 安定化電源回路 |
JP2006309569A (ja) * | 2005-04-28 | 2006-11-09 | Ricoh Co Ltd | 定電圧電源回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001306163A (ja) | 2000-04-27 | 2001-11-02 | Matsushita Electric Ind Co Ltd | アナログmosによる過電流保護機能付きレギュレータ回路 |
JP2005333691A (ja) * | 2004-05-18 | 2005-12-02 | Rohm Co Ltd | 過電流検出回路及びこれを有する電源装置 |
-
2007
- 2007-05-01 JP JP2007121030A patent/JP2008276611A/ja active Pending
-
2008
- 2008-04-30 CN CN2008100949336A patent/CN101329588B/zh not_active Expired - Fee Related
- 2008-05-01 US US12/113,496 patent/US7923978B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5512814A (en) * | 1992-02-07 | 1996-04-30 | Crosspoint Solutions, Inc. | Voltage regulator incorporating configurable feedback and source follower outputs |
JPH06149396A (ja) * | 1992-11-05 | 1994-05-27 | Fujitsu Denso Ltd | コンバータの過電流保護回路 |
JPH1062455A (ja) * | 1996-08-16 | 1998-03-06 | Nec Corp | 電圧比較回路 |
JP2000082942A (ja) * | 1998-09-04 | 2000-03-21 | Nec Eng Ltd | 電圧比較器 |
JP2002023868A (ja) * | 2000-07-05 | 2002-01-25 | Ricoh Co Ltd | 安定化電源回路 |
JP2002169618A (ja) * | 2000-11-30 | 2002-06-14 | Ricoh Co Ltd | 定電圧電源回路および該定電圧電源回路を内蔵した電子機器 |
JP2004070827A (ja) * | 2002-08-08 | 2004-03-04 | Ricoh Co Ltd | 定電圧電源回路 |
JP2004320862A (ja) * | 2003-04-14 | 2004-11-11 | Ricoh Co Ltd | Dc−dcコンバータ |
JP2006309569A (ja) * | 2005-04-28 | 2006-11-09 | Ricoh Co Ltd | 定電圧電源回路 |
JP2006209806A (ja) * | 2006-05-08 | 2006-08-10 | Ricoh Co Ltd | 安定化電源回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017167753A (ja) * | 2016-03-15 | 2017-09-21 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
Also Published As
Publication number | Publication date |
---|---|
US20080272753A1 (en) | 2008-11-06 |
CN101329588A (zh) | 2008-12-24 |
CN101329588B (zh) | 2012-02-08 |
US7923978B2 (en) | 2011-04-12 |
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