JP2008276611A - 過電流保護回路 - Google Patents

Abstract

【課題】安定した過電流保護を行う。
【解決手段】電源線にソースを接続し、負荷電流を出力する出力端子Ｖｏｕｔにドレインを接続するＰｃｈトランジスタ（以下、ＰＴｒと略す）Ｐ１と、ＰＴｒＰ１のソースおよびゲートにそれぞれソースおよびゲートを接続するＰＴｒＰ２と、出力端子Ｖｏｕｔと接地間に直列に接続される抵抗素子Ｒ１、Ｒ２と、ＰＴｒＰ２のドレインと接地間に接続される抵抗素子Ｒ３と、抵抗素子Ｒ１、Ｒ２の接続点の電位と基準電位との差に基づいてＰＴｒＰ１、Ｐ２を制御して出力端子Ｖｏｕｔの出力電位が一定となるように制御する増幅器Ａｍｐと、を備える。比較器Ｃｍｐ１は、差動増幅入力段がＮｃｈトランジスタで構成され、抵抗素子Ｒ３の両端間の電位差と、抵抗素子Ｒ１、Ｒ２の接続点と接地間の電位差とを比較し、前者が大きい場合に、負荷電流の値を制限するようにＰＴｒＰ１を制御する。
【選択図】図１

Description

本発明は、過電流保護回路に係り、特に出力部と電流検出部を分割した構成の過電流保護回路に係る。

電子装置には、通常、直流安定化電源回路（レギュレータ回路）が内蔵されている。電源回路には多くの場合、過電流状態もしくは出力短絡状態を検出して電源回路を熱破壊等から保護する過電流保護回路が内蔵されている。電源回路に入力される電圧は、使用する部品の耐圧にて上限が制限され、下限は電源回路の動作電圧に制限される。動作可能な入力電圧のどの範囲においても一定レベル以上の電流が検出されると、出力を制限する過電流保護機能が必要である。

このような過電流保護機能を備えるレギュレータ回路が特許文献１に開示されている。このレギュレータ回路は、図８に示すように、オペアンプ１０２と、オペアンプ１０２の正側入力端子にバンドギャップリファレンス電圧を入力するレギュレータ入力端子１０１と、オペアンプ１０２の負側入力端子に、ゲートが接続されたＰｃｈＭＯＳトランジスタＰＭＯＳ３、ＧＮＤとの間に接続された抵抗Ｒ１０２及び出力端子１０３との間に接続された抵抗Ｒ１０１と、オペアンプ１０２の出力端子にゲートが接続されたＰｃｈＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２と、ＰｃｈＭＯＳトランジスタＰＭＯＳ２のドレインに接続された出力端子１０３と、ＰｃｈＭＯＳトランジスタＰＭＯＳ１のドレインにソースが接続されたＰｃｈＭＯＳトランジスタＰＭＯＳ３と、ＰｃｈＭＯＳトランジスタＰＭＯＳ３のドレインに、ゲートが接続されたＮｃｈＭＯＳトランジスタＮＭＯＳ及びＧＮＤとの間に接続された抵抗Ｒ１０３と、ＮｃｈＭＯＳトランジスタＮＭＯＳのドレインとＰｃｈＭＯＳトランジスタＰＭＯＳ１のゲートにそれぞれゲートとドレインが接続されたＰｃｈＭＯＳトランジスタＰＭＯＳ４と、ＮｃｈＭＯＳトランジスタＮＭＯＳのドレインと電源の間に接続された抵抗Ｒ１０４で構成される。

このようなレギュレータ回路によれば、出力電流がシャットダウン設定値になったとき、ＮｃｈＭＯＳトランジスタＮＭＯＳが通電し、ＰｃｈＭＯＳトランジスタＰＭＯＳ４が通電する。したがって、ＰｃｈＭＯＳトランジスタＰＭＯＳ２のゲート電圧が電源電圧レベルまではね上がるため、出力電流が遮断され、過電流保護機能が実現される。また、出力部のトランジスタをＰＭＯＳ１とＰＭＯＳ２のように複数設け、出力部と電流検出部を分割することにより、電源電圧からの電圧降下を極力少なくしているので低電源電圧動作ができる。さらに、電流検出部に抵抗を用いることにより出力電流に直接関係なく任意に抵抗値が設定できる。

特開２００１−３０６１６３号公報

ところで、図８のレギュレータ回路は、ＮｃｈＭＯＳトランジスタＮＭＯＳの閾値によって過電流を検出するように構成されている。ＭＯＳトランジスタの閾値は、個体差によるばらつきが存在し、温度による変動も存在する。したがって、シャットダウン設定値（過電流の検出値）が個体差および温度によって変動してしまう虞がある。

また、ＮｃｈＭＯＳトランジスタＮＭＯＳの閾値によって過電流を検出するため、出力が短絡状態であっても過電流の検出値相当の電流が流れ続けることとなる。したがって、レギュレータ回路を備える装置の保護機能としては必ずしも充分とはいえない。

本発明の１つのアスペクトに係る過電流保護回路は、負荷電流を出力する出力端子と、第１の電源線にソースを接続し、出力端子にドレインを接続する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、第１のＭＯＳトランジスタと同一の導電型の第２のＭＯＳトランジスタと、出力端子と第２の電源線間に直列に接続される第１および第２の抵抗素子と、第２のＭＯＳトランジスタのドレインと第２の電源線間に接続される第３の抵抗素子と、第１および第２の抵抗素子の接続点の電位と基準電位との差に基づいて第１および第２のＭＯＳトランジスタを制御して出力端子の出力電位が一定となるように制御する増幅器と、を備える過電流保護回路であって、第３の抵抗素子の両端間の電位差と、第１および第２の抵抗素子の接続点と第２の電源線との間の電位差とを比較し、第３の抵抗素子の両端間の電位差の絶対値が第１および第２の抵抗素子の接続点と第２の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第１のＭＯＳトランジスタを制御する第１の比較器を備え、第１の比較器は、差動増幅入力段におけるＭＯＳトランジスタが第１のＭＯＳトランジスタと逆の導電型で構成される。

本発明によれば、出力端子の電位に対応する電位と過電流検出用の抵抗素子の電位とを比較することで、過電流保護を行う。このため、過電流の検出値の個体差および温度による変動がほとんど無く、出力短絡状態であっても過電流の検出値相当の電流が流れ続けることがない。したがって、安定した過電流保護がなされる。

本発明の実施形態に係る過電流保護回路は、負荷電流を出力する出力端子（図１のＶｏｕｔ）と、第１の電源線（図１のＶｄｄに係る配線）にソースを接続し、出力端子にドレインを接続する第１のＭＯＳトランジスタ（図１のＰ１）と、第１のＭＯＳトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、第１のＭＯＳトランジスタと同一の導電型の第２のＭＯＳトランジスタ（図１のＰ２）と、出力端子と第２の電源線間に直列に接続される第１および第２の抵抗素子（図１のＲ１、Ｒ２）と、第２のＭＯＳトランジスタのドレインと第２の電源線（図１のＧＮＤに係る配線）間に接続される第３の抵抗素子（図１のＲ３）と、第１および第２の抵抗素子の接続点の電位と基準電位との差に基づいて第１および第２のＭＯＳトランジスタを制御して出力端子の出力電位が一定となるように制御する増幅器（図１のＡｍｐ）と、を備える。また、第３の抵抗素子の両端間の電位差と、第１および第２の抵抗素子の接続点と第２の電源線との間の電位差とを比較し、第３の抵抗素子の両端間の電位差の絶対値が第１および第２の抵抗素子の接続点と第２の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第１のＭＯＳトランジスタを制御する第１の比較器（図１のＣｍｐ１）を備え、第１の比較器は、差動増幅入力段におけるＭＯＳトランジスタが第１のＭＯＳトランジスタと逆の導電型で構成される。

本発明の過電流保護回路において、第３の抵抗素子の両端間の電位差と、第１および第２の抵抗素子の接続点と第２の電源線との間の電位差とを比較し、第３の抵抗素子の両端間の電位差の絶対値が第１および第２の抵抗素子の接続点と第２の電源線との間の電位差の絶対値より大きい場合に、負荷電流の値を制限するように第１のＭＯＳトランジスタを制御する第２の比較器（図４のＣｍｐ２）をさらに備え、第２の比較器は、差動増幅入力段におけるＭＯＳトランジスタが第１のＭＯＳトランジスタと同一の導電型で構成されることが好ましい。

本発明の過電流保護回路において、第２のＭＯＳトランジスタのドレインと第３の抵抗素子との間に挿入される第４の抵抗素子（図７のＲ５）をさらに備え、第２の比較器は、第３の抵抗素子の両端間の電位差を入力する替わりに、第２のＭＯＳトランジスタのドレインと第２の電源線との間の電位差を入力するようにしてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る過電流保護回路の構成を示すブロック図である。図１において、過電流保護回路は、基準電圧発生器Ｒｅｆ、増幅器（オペアンプ）Ａｍｐ、比較器（コンパレータ）Ｃｍｐ１、ＮｃｈトランジスタＮ１、ＰｃｈトランジスタＰ１、Ｐ２、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、電源端子Ｖｄｄ、接地端子ＧＮＤ、出力端子Ｖｏｕｔを備える。

基準電圧発生器Ｒｅｆは、電源端子Ｖｄｄの電圧を降圧してバンドギャップリファレンス電圧等の基準電圧を発生し、増幅器Ａｍｐの非反転端子（＋）に与える。増幅器Ａｍｐは、基準電圧と抵抗素子Ｒ１、Ｒ２の接続点の電圧との差分を増幅し、増幅された電圧をＮｃｈトランジスタＮ１のゲートに出力する。比較器Ｃｍｐ１は、抵抗素子Ｒ１、Ｒ２の接続点の電圧と、ＰｃｈトランジスタＰ２のドレインおよび抵抗素子Ｒ３の一端の接続点の電圧とを比較し、比較結果に応じてＮｃｈトランジスタＮ１のゲートの電位を接地電位に引き下げる。ＮｃｈトランジスタＮ１は、ソースを接地し、ドレインを抵抗素子Ｒ４を介して電源端子Ｖｄｄに接続すると共にＰｃｈトランジスタＰ１、Ｐ２のそれぞれのゲートに接続する。ＰｃｈトランジスタＰ１は、ソースを電源端子Ｖｄｄに接続し、ドレインを出力端子Ｖｏｕｔと抵抗素子Ｒ１の一端とに接続する。抵抗素子Ｒ１の他端は、一端が接地された抵抗素子Ｒ２の他端、増幅器Ａｍｐの反転端子（−）および比較器Ｃｍｐ１の非反転端子（＋）に接続される。ＰｃｈトランジスタＰ２は、ソースを電源端子Ｖｄｄに接続し、ドレインを一端が接地された抵抗素子Ｒ２の他端、および比較器Ｃｍｐ１の反転端子（−）に接続する。

図２は、比較器Ｃｍｐ１の回路図である。図２において、比較器Ｃｍｐ１は、ＮｃｈトランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４、Ｎ３１、Ｎ３２、ＰｃｈトランジスタＰ２１、Ｐ２２、電流源Ｉｓを備える。ＮｃｈトランジスタＮ２１、Ｎ２２は、カレントミラーを構成し、電流源Ｉｓに対応する定電流を、差動対を構成するＮｃｈトランジスタＮ２３、Ｎ２４の電流源として供給する。ＮｃｈトランジスタＮ２３、Ｎ２４のそれぞれのゲートは、比較器Ｃｍｐ１における非反転端子ＩＮ＋および反転端子ＩＮ−として機能する。ＮｃｈトランジスタＮ２４のドレインには、カレントミラーを構成するＰｃｈトランジスタＰ２１、Ｐ２２が接続され、ＰｃｈトランジスタＰ２２のドレインには、カレントミラーを構成するＮｃｈトランジスタＮ３１、Ｎ３２が接続される。ＮｃｈトランジスタＮ３２のドレインが比較器Ｃｍｐ１の出力端子ＯＵＴとして機能する。

以上のような構成の過電流保護回路において、増幅器Ａｍｐの非反転端子（＋）と反転端子（−）とは同電位（イマジナリーショート）となるように動作する。したがって、抵抗素子Ｒ１、Ｒ２の接続点の電圧が基準電圧となって、出力端子Ｖｏｕｔの電圧は、基準電圧に対し、（Ｒ１＋Ｒ２）／Ｒ２倍の電圧となる。この電圧がＰｃｈトランジスタＰ１のドレインから出力端子Ｖｏｕｔを介して外部に出力される。

ＰｃｈトランジスタＰ１、Ｐ２は、ゲートおよびソースが共通に接続され、流れる電流比が一定である。すなわち、ＰｃｈトランジスタＰ２に流れる電流は、ＰｃｈトランジスタＰ１に流れる出力電流に比例し、ＰｃｈトランジスタＰ２は、出力電流検出用のトランジスタとして機能する。ＰｃｈトランジスタＰ２に流れる電流は、抵抗素子Ｒ３を介して接地に向かって流れ、ＰｃｈトランジスタＰ２のドレインに出力電流検出用の電圧を発生させる。

今、出力電流の値が過電流の検出値より小さい場合、ＰｃｈトランジスタＰ２のドレインすなわち比較器Ｃｍｐ１の反転端子（−）の電圧は、抵抗素子Ｒ１、Ｒ２の接続点すなわち比較器Ｃｍｐ１の非反転端子（＋）の電圧よりも低い。この場合、比較器Ｃｍｐ１の出力は、ＮｃｈトランジスタＮ３２がオフとなって、ＮｃｈトランジスタＮ１のゲートの電位に影響を与えない。

一方、出力電流の値が過電流の検出値より大きくなった場合、すなわち比較器Ｃｍｐ１の反転端子（−）の電圧が、比較器Ｃｍｐ１の非反転端子（＋）の電圧よりも高くなった場合、ＮｃｈトランジスタＮ３２が導通し、ＮｃｈトランジスタＮ１のゲートの電位を接地電位に引き下げる。ＮｃｈトランジスタＮ１のゲートの電位が下ることでＮｃｈトランジスタＮ１に流れる電流が減少し、ＰｃｈトランジスタＰ１、Ｐ２のゲート電位が上昇してＰｃｈトランジスタＰ１、Ｐ２に流れる電流が制限されることとなる。

さらに、出力端子Ｖｏｕｔが短絡状態となるような場合、抵抗素子Ｒ１、Ｒ２の接続点の電圧が低下し、比較器Ｃｍｐ１の反転端子（−）の電圧が、より低い値、すなわち、より小さな過電流の検出値においても、過電流が制限されるようになる。この結果、出力の電圧電流特性として、図３に示すような、いわゆる「フ」の字特性が形成されることとなる。

以上のように動作する過電流保護回路によれば、過電流の検出値が基準電圧によって一定にされる。したがって、過電流の検出値の個体差および温度による変動がほとんど無く、出力短絡状態であっても過電流の検出値相当の電流が流れ続けることがない。

また、電源電圧が低い電圧となった場合でも、比較器Ｃｍｐ１における差動入力段がＮｃｈトランジスタで構成されるため、ゲート−ソース間電圧がほぼ一定の所で動作する。したがって、大きな出力電流が流れた時に、過電流保護回路が正常に動作することになる。すなわち、Ｎｃｈトランジスタ構成の差動入力段においても、同様にゲートにフィードバック電圧が入力される。しかし、ソースは接地電位に近く、電源電圧が低下しても動作に影響を与えるゲート−ソース間電圧は一定である。この結果、保護回路としては大きな影響を受けずに正常に動作する。

図４は、本発明の第２の実施例に係る過電流保護回路の構成を示すブロック図である。図４において、図１と同一の符号は同一物を表し、その説明を省略する。図４に示す過電流保護回路は、図１に対し、新たに過電流検出用の比較器Ｃｍｐ２が追加される。比較器Ｃｍｐ２の非反転端子（＋）、反転端子（−）、出力端子は、それぞれ比較器Ｃｍｐ１の非反転端子（＋）、反転端子（−）、出力端子に接続される。なお、比較器Ｃｍｐ２は、差動入力用トランジスタがＰｃｈトランジスタで構成されている。

図５は、比較器Ｃｍｐ２の回路図である。図５において、比較器Ｃｍｐ２は、ＮｃｈトランジスタＮ２１ａ、Ｎ１２、Ｎ３１ａ、Ｎ３２ａ、ＰｃｈトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、電流源Ｉｓを備える。ＮｃｈトランジスタＮ２１ａ、Ｎ１２は、カレントミラーを構成し、電流源Ｉｓに対応する定電流を、カレントミラーを構成するＰｃｈトランジスタＰ１１、Ｐ１２に対して流す。カレントミラーを構成するＰｃｈトランジスタＰ１１、Ｐ１２は、この電流を折り返して、差動対を構成するＰｃｈトランジスタＰ１３、Ｐ１４の電流源として供給する。ＰｃｈトランジスタＰ１３、Ｐ１４のそれぞれのゲートは、比較器Ｃｍｐ２の反転端子ＩＮ−および非反転端子ＩＮ＋として機能する。ＰｃｈトランジスタＰ１４のドレインには、カレントミラーを構成するＮｃｈトランジスタＮ３１ａ、Ｎ３２ａが接続される。ＮｃｈトランジスタＮ３２ａのドレインが比較器Ｃｍｐ２の出力端子ＯＵＴとして機能する。

図６は、比較器Ｃｍｐ１、Ｃｍｐ２を合成した比較器の回路図である。図２に示す比較器Ｃｍｐ１と図５に示す比較器Ｃｍｐ２とにおける共通部を兼用することで、回路の簡略化が可能である。すなわち、図２および図５の電流源Ｉｓを共用し、図２のＮｃｈトランジスタＮ２１と図５のＮｃｈトランジスタＮ２１ａとをＮｃｈトランジスタＮ２１ｂとして共用することができる。また、図２のカレントミラーを構成するＮｃｈトランジスタＮ３１、Ｎ３２と、図５のカレントミラーを構成するＮｃｈトランジスタＮ３１ａ、Ｎ３２ａとを、カレントミラーを構成するＮｃｈトランジスタＮ３１ｂ、Ｎ３２ｂとして共用することができる。

以上のような構成の過電流保護回路は、実施例１における過電流保護回路と同様に動作する。さらに、Ｎｃｈトランジスタによる差動入力の比較器Ｃｍｐ１とＰｃｈトランジスタによる差動入力の比較器Ｃｍｐ２の両方を過電流保護回路として備えることにより、電源電圧が高い電圧から低い電圧まで、より安定的に動作させることが出来る。

図７は、本発明の第３の実施例に係る過電流保護回路の構成を示すブロック図である。図７において、図４と同一の符号は同一物を表し、その説明を省略する。図７に示す過電流保護回路は、図４に対し、ＰｃｈトランジスタＰ２のドレインと抵抗素子Ｒ３の他端との間に抵抗素子Ｒ５が挿入される。そして、ＰｃｈトランジスタＰ２のドレインと抵抗素子Ｒ５との接続点が比較器Ｃｍｐ２の反転端子（−）に接続される。

このような構成の過電流保護回路によれば、比較器Ｃｍｐ１、Ｃｍｐ２のそれぞれにおける過電流検出値（過電流保護検知ポイント）を個々に設定することができる。したがって、過電流制限ポイントを適宜設定することで設計の自由度が増す。例えば、出力の電圧電流特性である「フ」の字特性の電流制限域の特性の形状を変化させることができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る過電流保護回路の構成を示すブロック図である。 第１の比較器の回路図である。 フの字特性を示す図である。 本発明の第２の実施例に係る過電流保護回路の構成を示すブロック図である。 第２の比較器の回路図である。 第１および第２の比較器を合成した比較器の回路図である。 本発明の第３の実施例に係る過電流保護回路の構成を示すブロック図である。 従来の過電流保護回路の回路図である。

符号の説明

Ａｍｐ 増幅器
Ｃｍｐ１、Ｃｍｐ２ 比較器
ＧＮＤ 接地端子
Ｉｓ 電流源
Ｎ１、Ｎ１２、Ｎ２１、Ｎ２１ａ、Ｎ２１ｂ、Ｎ２２、Ｎ２３、Ｎ２４、Ｎ３１、Ｎ３１ａ、Ｎ３１ｂ、Ｎ３２、Ｎ３２ａ、Ｎ３２ｂ Ｎｃｈトランジスタ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ２１、Ｐ２２ Ｐｃｈトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗素子
Ｒｅｆ 基準電圧発生器
Ｖｄｄ 電源端子
Ｖｏｕｔ 出力端子

Claims (3)

1. 負荷電流を出力する出力端子と、
   第１の電源線にソースを接続し、出力端子にドレインを接続する第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのソースおよびゲートにそれぞれソースおよびゲートを接続する、前記第１のＭＯＳトランジスタと同一の導電型の第２のＭＯＳトランジスタと、
   前記出力端子と第２の電源線間に直列に接続される第１および第２の抵抗素子と、
   前記第２のＭＯＳトランジスタのドレインと前記第２の電源線間に接続される第３の抵抗素子と、
   前記第１および第２の抵抗素子の接続点の電位と基準電位との差に基づいて前記第１および第２のＭＯＳトランジスタを制御して前記出力端子の出力電位が一定となるように制御する増幅器と、
   を備える過電流保護回路であって、
   前記第３の抵抗素子の両端間の電位差と、前記第１および第２の抵抗素子の接続点と前記第２の電源線との間の電位差とを比較し、前記第３の抵抗素子の両端間の電位差の絶対値が前記第１および第２の抵抗素子の接続点と前記第２の電源線との間の電位差の絶対値より大きい場合に、前記負荷電流の値を制限するように前記第１のＭＯＳトランジスタを制御する第１の比較器を備え、
   前記第１の比較器は、差動増幅入力段におけるＭＯＳトランジスタが前記第１のＭＯＳトランジスタと逆の導電型で構成されることを特徴とする過電流保護回路。
2. 前記第３の抵抗素子の両端間の電位差と、前記第１および第２の抵抗素子の接続点と前記第２の電源線との間の電位差とを比較し、前記第３の抵抗素子の両端間の電位差の絶対値が前記第１および第２の抵抗素子の接続点と前記第２の電源線との間の電位差の絶対値より大きい場合に、前記負荷電流の値を制限するように前記第１のＭＯＳトランジスタを制御する第２の比較器をさらに備え、
   前記第２の比較器は、差動増幅入力段におけるＭＯＳトランジスタが前記第１のＭＯＳトランジスタと同一の導電型で構成されることを特徴とする請求項１記載の過電流保護回路。
3. 前記第２のＭＯＳトランジスタのドレインと前記第３の抵抗素子との間に挿入される第４の抵抗素子をさらに備え、
   前記第２の比較器は、前記第３の抵抗素子の両端間の電位差を入力する替わりに、前記第２のＭＯＳトランジスタのドレインと前記第２の電源線との間の電位差を入力することを特徴とする請求項２記載の過電流保護回路。

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