JP2009522600A - プラズマディスプレイパネルにおいてアドレシング時間を大幅に短縮する駆動方法 - Google Patents

Abstract

プラズマディスプレイのピクセルを制御する方法が提供される。この方法は、第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるステップを含む。さらに、この方法は、第１電極へと第４電圧を印加し、第２電極へと第５電圧を印加し、第３電極へと第６電圧を印加し、ピクセルにおいて放電可能ガスの第２プラズマ放電を生じさせるステップを含む。第１プラズマ放電は、第１電極と第３電極との間に第１壁電位を確立する。第２プラズマ放電は、第１電極と第３電極との間に第２壁電位を確立する。第２壁電位は、第１壁電位からオフセットされている。この方法を使用するプラズマディスプレイおよびコントローラも提供される。

Description

本明細書は、プラズマディスプレイに関し、さらに詳しくは、プラズマディスプレイにおけるピクセルの電極に対して電圧を生成し、低いレベルのバックグラウンド・グロー（ｂａｃｋｇｒｏｕｎｄ ｇｌｏｗ）を保持しつつ、維持ギャップおよびプレート・ギャップの両方における壁電圧の確立を改善することにより、アドレス時間を大幅に短縮する技法に関する。

大部分の市販のプラズマディスプレイパネル（ＰＤＰ）は、面放電型である。従来技術のプラズマディスプレイパネルの構成を、以下で添付の図面を参照して説明する。

図１は、従来型のＡＣ型カラープラズマディスプレイパネル１００の一部分の斜視図である。ＰＤＰ１００が、前面プレート・アセンブリ１０３および背面プレート・アセンブリ１０６を含んでいる。前面プレート・アセンブリ１０３は、ガラス基板である前面プレート１１０と、ピクセル位置の各行における維持電極１１１および走査電極１１２とを含んでいる。さらに、前面プレート・アセンブリ１０３は、誘電体ガラス層１１３および保護増１１４を含んでいる。保護層１１４は、好ましくは酸化マグネシウム（ＭｇＯ）で形成される。

背面プレート・アセンブリ１０６は、複数の列アドレス電極１１６（すなわち、データ電極）が表面に配置されたガラス背面プレート１１５を含んでいる。データ電極１１６は、誘電体層１１７によって覆われている。バリア１１８が、前面プレート・アセンブリ１０３と背面プレート・アセンブリ１０６とを隔てている。赤色蛍光体層１２０、緑色蛍光体層１２１、および青色蛍光体層１２２が、誘電体層１１７の上におよびバリア１１８によって生み出された側壁に沿って、位置している。ＰＤＰ１００の各ピクセルは、（ｉ）維持電極１１１および走査電極１１２を含んでいる行と、（ｉｉ）赤色蛍光体層１２０、緑色蛍光体層１２１、および青色蛍光体層１２２のそれぞれに対する３つの列アドレス電極１１６との交点の付近の領域として定められる。

図２は、アドレス電極１１６の長さ次元に直交する平面に沿って得られたＰＤＰ１００の一部分の側面図であり、具体的には、緑色蛍光体層１２１に対応するサブピクセル１４０の側面図である。図２を参照すると、ＰＤＰ１００などの面放電型のＰＤＰにおいては、Ｎｅ−Ｘｅなどの不活性ガス混合物が、前面プレート・アセンブリ１０３と背面プレート・アセンブリ１０６との間の空間１２５を満たしている。

バリア・リブ１１８は、バリア・リブ１１８、前面プレート・アセンブリ１０３、および背面プレート・アセンブリ１０６によって形成される色チャネルを区切っている。サブピクセル１４０は、バリア・リブ１１８の側面を境界とする領域および維持電極１１１によって定められる領域として形成されている。維持電極１１１と走査電極１１２との間に印加される電圧によって、ガス放電１４５が生成され、この放電によって生み出される真空紫外（ＶＵＶ）光が、それぞれ赤色、緑色、および青色の蛍光体層を励起し、可視光を放射させる。例えば、図２に示されているように、緑色の蛍光体１２１がＶＵＶ光によって励起され、緑色蛍光体層１２１から緑色の光が生成される。

図３は、アドレス電極１１６の長さ次元に平行な平面に沿って得られたＰＤＰ１００の別の側面図であり、サブピクセル１４０を、図２の平面に直交する平面について示している。図３は、前面プレート１１０上の、透明な維持電極１１１および走査電極１１２からなる電極ペアと背面プレート１１５上のデータ電極１１６との交点を含む領域として定められるサブピクセル１４０を示している。透明な維持電極１１１は、これに接続された隣接のバス電極１５０を有しており、透明な走査電極１１２は、これに接続された隣接のバス電極１５５を有している。バス電極１５０および１５５は、典型的には不透明である。

ＰＤＰ１００の動作維持電圧は、維持ギャップ１３０の形状、誘電体層１１３、使用される特定のガス混合物、および前面プレート１１０の保護ＭｇＯ層１１４の二次電子放出係数によって決定される。維持放電によって生成される可視光が、カラーＰＤＰの輝度の原因である。維持放電の開始は、維持放電に先立つプレート・ギャップ１３１を介してのアドレス放電によって達成される。これについては以下に述べる。フルカラーの画像が、維持電極１１１、走査電極１１２、およびアドレス電極１１６の駆動電圧を適切に制御することによって生成される。

動作中において、プラズマディスプレイでは、図４に示されているように、時間のフレームがサブフィールドへと区分けされ、各サブフィールドが、各ピクセルについて適切な強度を達成するために必要とされる光の一部分を生成する。各サブフィールドは、セットアップ期間、アドレシング期間、および維持期間へと区分けされている。維持期間は、複数の維持サイクルへとさらに区分けされる。

セットアップ期間は、あらゆるオン状態のピクセルをオフ状態へとリセットし、後のアドレシングを可能にするためにガスおよび保護層１１４の表面にプライミング（ｐｒｉｍｉｎｇ）をもたらす。セットアップ期間において、ピクセルの電極の各内側表面が、ガスの点弧電圧にきわめて近い電圧に置かれることが望ましい。

アドレシング期間において、維持電極が共通の電位で駆動される一方で、走査電極は、各行のピクセルを垂直な列電極にデータ電圧を印加することにより引き起こされるアドレシング放電によってアドレスできるように、ピクセルの行を選択すべく駆動される。したがって、アドレシング期間において、各行が、所望のピクセルをオン状態とすべく順次にアドレスされる。

維持期間においては、アドレシング期間においてアドレスされた各サブピクセルにおいてプラズマ放電を繰り返し生成するために、共通の維持パルスがすべての走査電極へと印加される。すなわち、サブピクセルがアドレス期間においてオンにされたならば、そのピクセルは、維持期間において所望の輝度を生み出すべく繰り返し放電される。

プラズマディスプレイパネル（ＰＤＰ）上に映像ソースからのフルカラー画像を提示するためには、適切な駆動の仕組みが、充分な階調の実現および動画ひずみの最少化のために必要とされる。ＡＣ型のプラズマディスプレイパネルでは、ピクセルにおいて階調を達成するために広く使用されている駆動の仕組みは、Ｓｈｉｎｏｄａによって提案されたいわゆるＡＤＳ（Ａｄｄｒｅｓｓ Ｄｉｓｐｌａｙ Ｓｅｐａｒａｔｅｄ：アドレス表示分離方式）である（Ｙｏｓｈｉｋａｗａ Ｋ、Ｋａｎａｚａｗａ Ｙ、Ｗａｋｉｔａｎｉ Ｗ、Ｓｈｉｎｏｄａ Ｔ、およびＯｈｔｓｕｋａ Ａ、１９９２ Ｊａｐａｎ． Ｄｉｓｐｌａｙ ９２，６０５）。

図４を参照すると、この方式において、１６．７ミリ秒であるフレーム時間（１ ＴＶフィールド）が、ＳＦ１〜ＳＦ８として指し示された８つのサブフィールドへと分割されていることを、見て取ることができる。８つのサブフィールドのそれぞれが、アドレス期間４０５および維持期間（すなわち、表示期間４１０）へとさらに分割されている。アドレス期間４０５において事前にアドレスされたピクセルが、維持期間４１０においてオンにされて、光を放射する。維持期間４１０の継続時間は、個々のサブフィールドごとに異なっている。アドレス期間４０５において所与のピクセルの各サブピクセルにおけるアドレシングを制御することによって、ピクセルの強度を２５６の階調レベルのいずれにも変化させることができる。

図４に示されているように、ディスプレイの各ラインをサブフィールドごとにアドレスしなければならないため、アドレスに使用される時間が、フレーム時間（１６．７ｍｓ）の大きな部分を消費している。ＡＤＳなどといった時間変調の輝度の仕組みゆえの動画ひずみ（ＭＰＤ：Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｄｉｓｔｏｒｔｉｏｎ）を最少化するために、１０〜１２のサブフィールドなど、より多くのサブフィールドが必要とされる。ＨＤＴＶ（ハイビジョンＴＶ、７２０ｐまたは１０８０ｉ）受像機として使用され、さらにはＦＨＤ（フルハイビジョンＴＶ、１０８０ｐ）受像機として使用されるプラズマディスプレイパネルは、より良好な画像を表示するために、より多数のラインを必要とする。各サブフィールドにおける走査パルスタイミング４１５は、すべての水平ライン（走査電極）におけるアドレシング時間の合計であり、したがってＴＶ表示フィールド（１６．７ｍｓ）における合計の走査時間は、サブフィールドの数および各サブフィールドの走査パルスタイミングの倍数である。

より多くのサブフィールドおよびより高い解像度のＰＤＰ ＴＶ受像機においては、表示の輝度を決定する維持期間のために充分な時間が残されるよう、合計の走査時間を短くする必要がある。合計の走査時間をより短くするためには、各サブピクセルにおいて、より高速なアドレシングが必要である。高速かつ確実なアドレシングを達成するために、アドレス放電の開始までの遅延時間を、可能な限り短くしておかなければならず、放電のジッタも、可能な限り小さく保たれていなければならない。

放電の開始の遅延時間は、形成遅れとも称されるが、プレート・ギャップ１３１のガスを横切る電界によって決定される。ガスを横切る電界が強いほど、放電の形成遅れは小さくなる。放電のジッタは、統計的遅延としても定められるが、主として、ＵＶ光子、電子、イオン、および純安定原子など、アドレス期間においてガス空間１２５に存在するプライミング粒子の量に起因する。アドレス時に残っているプライミング粒子の量が多いほど、アドレシングの際に生じるジッタが少なくなり、すなわち統計的遅延の短縮につながる。

壁電荷は、保護層１１４の表面および蛍光体層１２０、１２１、２２の表面を含む、誘電体表面へのガス放電に起因する電荷の蓄積として定義される。それぞれの表面の壁電荷は、ガス放電によって引き起こされる固有の電荷分布を有する。壁電荷は、ガスを横切って追加の電圧をもたらす。これは壁電圧として定義される。壁電圧を、プレート・ギャップ壁電圧または維持ギャップ壁電圧として測定することができる。ガスを横切る総電圧は、壁電圧と電極へと印加される外部電圧との間の差である。

アドレシング時間は、どのくらい迅速にアドレシング放電が生じるかによって決定される。アドレシング放電は、プレート・ギャップ放電によって開始または誘発され、プレート・ギャップ放電が、アドレシング放電の形成遅れを決定する。プレート・ギャップ１３１を横切る電界が強いほど、形成遅れは短くなる。プレート・ギャップにより高い壁電圧が確立されると、アドレシング時においてプレート・ギャップを横切って可能な限り最高の電界をもたらすうえで役に立ち、形成遅れの最短化につながる。また、プレート・ギャップを横切るより高い電界ゆえに、プライミング粒子（電子など）を前面プレートの保護層１１４から容易に放出でき、統計的遅延が大幅に短縮される。結果として、より迅速なアドレス放電を達成することができる。

データ駆動回路のコストを下げるため、アドレス電極へと印加されるアドレス電圧は、およそ８０Ｖ未満に保たれる。したがって、アドレス電圧を高めることなく、アドレシング時間を短縮するために、プレート・ギャップにより強い電界をもたらすと必要がある。また、アドレシングの時点において、より良好なプライミング状態をもたらす必要がある。さらに、プラズマディスプレイパネルのアドレシング時間を短縮するというニーズが存在する。

ここにプラズマディスプレイのピクセルを制御する方法が提供される。この方法は、第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるステップを含む。さらに、この方法は、第１電極へと第４電圧を印加し、第２電極へと第５電圧を印加し、第３電極へと第６電圧を印加し、ピクセルにおいて放電可能ガスの第２プラズマ放電を生じさせるステップを含む。第１プラズマ放電は、第１電極と第３電極との間に第１壁電位を確立する。第２プラズマ放電は、第１電極と第３電極との間に第２壁電位を確立する。第２壁電位は、第１壁電位からオフセットされている。この方法を使用するプラズマディスプレイおよびコントローラも提供される。

本発明のプラズマディスプレイのピクセルを制御する方法、プラズマディスプレイ、およびコントローラによれば、低いレベルのバックグラウンド・グローを保持しつつ、維持ギャップおよびプレート・ギャップの両方における壁電圧の確立を改善することにより、アドレス時間を大幅に短縮する。壁電圧は、サブピクセルにおいて誘起される壁電荷の蓄積によって誘起される。アドレス時間の短縮化により、多くの利益が得られる。すなわち、より多数のサブフィールドのためにより多くの時間を可能にすることによって、より高い解像度がもたらされ、維持期間の時間をより長くできることによって、輝度が向上する。結果として、この技術分野においてＰＤＰを駆動するために現時点において使用されている電圧レベル以下の電圧レベルで、より高い輝度およびより高い解像度のディスプレイを実現することができる。

本発明は、アドレシング期間の前、かつ傾斜セットアップ期間の前または最中に、強力なプレート・ギャップ放電を生じさせる波形技法を提供する。本発明の波形は、傾斜セットアップ期間の前または最中にプレート・ギャップ放電を導入することによって、プレート・ギャップを横切るより大きな壁電圧、およびプレート・ギャップを横切る壁電圧（または電位）のより良好な分布をもたらす。プレート・ギャップを横切って良好に蓄積される壁電圧は、より迅速なアドレシング放電を生じさせることを可能にし、アドレシング時間の大幅な短縮を可能にする。

一実施の形態においては、プラズマディスプレイのピクセルを制御する方法が提供される。この方法は、第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるステップを含む。さらに、この方法は、第１電極へと第４電圧を印加し、第２電極へと第５電圧を印加し、第３電極へと第６電圧を印加し、ピクセルにおいて放電可能ガスの第２プラズマ放電を生じさせるステップを含む。第１プラズマ放電は、第１電極と第３電極との間に第１壁電位を確立する。第２プラズマ放電は、第１電極と第３電極との間に第２壁電位を確立する。第２壁電位は、第１壁電位からオフセットされている。この方法を使用するプラズマディスプレイおよびコントローラも提供される。

また、プラズマディスプレイ用のコントローラであって、第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるモジュールを含むコントローラも提供される。このモジュールは、さらに、前記第１電極へと第４電圧を印加し、前記第２電極へと第５電圧を印加し、前記第３電極へと第６電圧を印加し、前記ピクセルにおいて前記放電可能ガスの第２プラズマ放電を生じさせる。このモジュールは、本明細書において提示される方法に記載されている形で、電極に電圧を印加する。さらに、第１電極、第２電極、および第３電極、ならびにコントローラを備えており、コントローラが本明細書において提示される方法に記載されている形で電極へと電圧を印加するプラズマディスプレイが提供される。

一実施の形態においては、この波形技法は、走査および維持電極へと印加される電圧にオフセットを生じさせることにより、放電を充分に生じさせ、データ電極へと壁電荷をもたらす。他の実施の形態においては、この波形技法は、走査およびデータ電極へと印加される電圧にオフセットを生じさせ、やはりこれも、データ電極へと壁電荷をもたらす。このデータ電極における壁電荷の蓄積が、セットアップ期間の終了までにプレート・ギャップおよび維持ギャップの両方の壁電圧を、絶縁破壊電圧にきわめて近づける（例えば、絶縁破壊電圧を数ボルト下回る程度）ことに貢献する。結果として、より迅速なアドレシングを達成することができる。

一実施の形態においては、この波形技法は、傾斜セットアップ期間において強力なプレート・ギャップ放電を生じさせる。この新規な波形によって、プレート・ギャップにおいてより良好な壁電荷の蓄積が生じ、これがアドレス放電をより迅速に生じさせるために役に立つ。結果として、アドレシング時間の大幅な短縮が達成される。この波形は、傾斜セットアップ期間において前面の電極と背面の電極との間の電圧を増加させる。傾斜立ち上がり期間において、前面プレートの走査電極および維持電極の両方の電圧を、背面プレートのデータ電極に比べて高くすることで、データ電極への壁電荷の蓄積をさらに増加させることができる。

図５は、走査電極、維持電極、およびデータ電極へと印加される電圧を示している波形のグラフである。波形５０５が、サブフィールドに相当する期間において走査電極１１２へと印加される電圧を表しており、波形５１０が、この期間において維持電極１１１へと印加される電圧を表しており、波形５１５が、この期間においてデータ電極１１６へと印加される電圧を表している。各サブフィールドの波形の期間が、５つの期間へと分割されており、すなわち先行する維持期間、傾斜セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間へと分割されている。

以下で開示される方法は、図５〜１０に対応しており、上述のＰＤＰ１００へと適用されるものとして、以下で説明される。ＰＤＰ１００への言及は、あくまで例示である。本明細書に開示される方法は、さまざまな構成のプラズマディスプレイパネルにおいて使用可能である。

再び図５を参照すると、時点ｔ０において、走査電極１１２へと印加される電圧が、ゼロ・ボルト、すなわち０Ｖへと下げられ、維持電圧Ｖｓが、維持電極１１１へと印加される。時点ｔ１におけるセットアップ期間の開始において、走査電極１１２の電圧が、傾斜電圧Ｖｒａへと高められ、維持電極１１１の電圧が、傾斜電圧Ｖｒｂへと高められる。好ましくは、走査電極１１２におけるＶｓとＶｒａとの間の電圧の上昇は、維持電極１１１におけるＶｓからＶｒｂへの電圧の上昇に、実質的に等しい。次いで、走査電極１１２の電圧が、時点ｔ１とｔ２との間で、時点ｔ２における走査電極１１２の電圧が電圧Ｖｗになるまで徐々に高められ、すなわち一定の傾斜で高められる。電圧Ｖｒａの大きさは、プレート・ギャップ１３１の絶縁破壊電圧よりも高くなるように設定され、電圧Ｖｗは、プレート・ギャップ１３１においてきわめて弱い放電のみを促進するように設定される。

時点ｔ３において、セットアップ期間の最中かつ走査電極１１２の電圧を下げる始める前に、維持電極１１１の電圧が、電圧Ｖｆｂへと素早く下げられる。これにより、走査電極１１２と維持電極１１１との間に大きな電圧差が生み出される。一実施の形態においては、維持電極１１１の電圧低下が、ピクセル・セルの構造に応じて、好ましくは約５０Ｖ〜３５０Ｖの範囲にある。この電圧の低下は、時点ｔ４とｔ５との間で行われる一定の傾斜での低下の期間に先立って実行される。

時点ｔ４において、走査電極１１２の電圧が徐々に下げられ、すなわち一定の傾斜で下げられる。時点ｔ４とｔ５との間の一定の傾斜で低下する期間において、走査電極は、プレート・ギャップ１３１および維持ギャップ１３０における小さな正の抵抗放電の結果として、きわめてわずかなバックグラウンド・グローを生成する。アドレシング期間の開始時点ｔ６において、走査電極１１２の電圧が、電圧Ｖｓｃａｎまで高められる。時点ｔ６におけるステップ電圧Ｖｓｃａｎは、壁電荷の漏れの防止およびアドレシングの際における行の絶縁のために使用される。

時点ｔ７において、電極１１１、１１２、および１１６に対応するサブピクセルがアドレスされる。データ電極１１６の電圧が、電圧Ｖｘへと高められる。時点ｔ７において、走査電極１１２の電圧は、維持ギャップおよびプレート・ギャップを横切る電圧を高めるために、負の電圧Ｖｏへと下げられる。結果として、時点ｔ７において所望の電圧を達成するためにデータ電極へと印加される電圧Ｖｘを、走査電極へと印加される電圧がゼロである場合に比べて、より低くすることができる。電圧Ｖｏは、典型的には、データ電圧Ｖｘを小さくするという目的において、１０ボルト未満である。第１維持期間において、第１維持パルスが、電圧Ｖｓｅｔにて走査電極１１２へと印加され、この第１維持パルスは、通常は、維持パルス列の残りのパルスに比べて大きさが大きくかつ時間が長い。

図６は、図５の波形によって表された電圧を電極へと印加したときに、維持ギャップ１３０およびプレート・ギャップ１３１へもたらされる電圧を表す波形のグラフである。図６は、２つの動作状況を示している。第１の動作状況においては、ピクセルが先行するサブフィールドにおいてアドレスされていなかった電極へと、図５の波形が印加される。第２の動作状況においては、先行するサブフィールドにおいてアドレスされていた電極へと、図５の波形が印加される。

後述されるように、先行するサブフィールドのアドレシングの状況に応じて、図６における６ａおよび６ｂの波形は、異なって挙動し、維持ギャップ１３０およびプレート・ギャップ１３１の壁電圧は、異なって挙動する。しかしながら、傾斜セットアップ期間の後に、維持ギャップ１３０およびプレート・ギャップ１３１の両方の壁電圧は、図６に示されるとおり、先行するサブフィールドがアドレスされていたか否かにかかわらず、絶縁破壊電圧の近くにある。結果として、本発明の波形によれば、直前のサブフィールドがアドレスされていたか否かにかかわらず、大幅に迅速なアドレシングを達成することができる。

図６における６ａは、走査電極１１２と維持電極１１１との間の電位差Ｙａｂ、すなわち維持ギャップ電圧Ｙａｂを示している。Ｙａｂは、走査電極に印加される電圧と、維持電極に印加される電圧との差を指している。第１の動作状況において、さらに図６における６ａは、先行するサブフィールドにおいてピクセルがアドレスされていなかった場合について、走査電極１１２と維持電極１１１との間のギャップの壁電圧Ｗａｂ（ＮＡ）、すなわち維持ギャップ壁電圧Ｗａｂ（ＮＡ）を示している。第２の動作状況において、図６における６ａは、先行するサブフィールドにおいてピクセルがアドレスされていた場合について、走査と維持電極との間のギャップの壁電圧Ｗａｂ（Ａ）、すなわち維持ギャップ壁電圧Ｗａｂ（Ａ）を示している。

図６における６ｂは、走査電極とデータ電極との間の電位差Ｙａｄ、すなわちプレート・ギャップ電圧Ｙａｄを示している。第１の動作状況において、さらに図６における６ｂは、先行するサブフィールドがアドレスされていなかった場合について、走査電極１１２とデータ電極１１１との間のギャップの壁電圧Ｗａｄ（ＮＡ）、すなわちプレート・ギャップ壁電圧Ｗａｄ（ＮＡ）を示している。第２の動作状況において、図６における６ｂは、先行するサブフィールドがアドレスされていた場合について、走査電極とデータ電極との間のギャップの壁電圧Ｗａｄ（Ａ）、すなわちプレート・ギャップ壁電圧Ｗａｄ（Ａ）を示している。

再び図６を参照すると、第１の動作状況では、時点ｔ０において、維持ギャップ壁電圧Ｗａｂ（ＮＡ）およびプレート・ギャップ壁電圧Ｗａｄ（ＮＡ）の両方が、それぞれ維持ギャップ１３０の絶縁破壊電圧Ｖｓｂｄおよびプレート・ギャップ１３１の絶縁破壊電圧Ｖｐｂｄにきわめて近い電圧にある。図５に示されているように、走査電極１１２の電圧が時点ｔ１において電圧Ｖｒａへと上昇し、さらに時点ｔ２における電圧Ｖｗまで一定の傾斜で上昇し、維持電極の電圧がｔ１においてＶｒｂへと上昇するが、これは、この状況においては、強力な負の抵抗放電を引き起こすことがない。なぜならば、結果としてのＹａｂとＷａｂ（ＮＡ）との間の差が、維持ギャップ１３０の絶縁破壊電圧の値よりも低いままであるからである。

再び図５を参照すると、Ｖｒａの大きさが、プレート・ギャップ１３１の絶縁破壊電圧を超えるように設定され、Ｖｗが、プレート・ギャップ１３１にきわめて弱い放電のみを促進するように設定される。Ｖｗの電圧は、プレート・ギャップの絶縁破壊電圧の２倍よりも小さくなければならない。電圧Ｖｗと時点ｔ３における維持電極１１１の電圧の低下との合計は、維持ギャップ１３０におけるガスの絶縁破壊電圧の２倍よりも小さく保たれなければならない。このようにして、時点ｔ３では、維持ギャップ１３０およびプレート・ギャップ１３１の両方において、ガスを横切る電圧が両ギャップの絶縁破壊電圧よりも小さいため、強力な放電は存在しない。同じ理由で、走査および維持電極の両方の時点ｔ４における電圧変化も、強力な負の抵抗放電を引き起こすことはない。

時点ｔ４からｔ５までの走査電極１１２の電圧の緩やかな一定の傾斜での低下が、プレート・ギャップ１３１および維持ギャップ１３０における小さな正の抵抗放電の結果として、きわめて小さなバックグラウンド・グローを生み出す。図６を参照すると、時点ｔ６において、維持ギャップ壁電圧Ｗａｂ（ＮＡ）およびプレート・ギャップ壁電圧Ｗａｄ（ＮＡ）は、それぞれ絶縁破壊電圧Ｖｓｂｄおよび絶縁破壊電圧Ｖｐｂｄにきわめて近いレベルに保たれている。したがって、図５に示した波形は、この実施の形態において、絶縁破壊電圧に近い壁電圧を維持し、安定化させ、先行するサブフィールドにおいてアドレシングが行われていないときに、最小限のバックグラウンド・グローを生成する。

再び図６を参照すると、先行するサブフィールドがアドレスされている第２の動作状況において、状況はまったく相違する。セットアップ期間の直前の維持期間における強力な維持放電ゆえに、維持ギャップ壁電圧Ｗａｂ（Ａ）およびプレート・ギャップ壁電圧Ｗａｄ（Ａ）は、時点ｔ０において低いレベルにある。

再び図５を参照すると、プレート・ギャップ１３１において、時点ｔ１で走査電極１１２の電圧がＶｒａへと上昇することによって放電が生じ、次いで、維持ギャップならびにプレート・ギャップにおいて弱い正の抵抗放電が生じる。結果として、時点ｔ１とｔ２との間で、維持ギャップおよびプレート・ギャップの両方を横切って壁電圧が蓄積される。

再び図６を参照すると、第２の動作状況において、維持放電が走査電極１１２と維持電極１１１との間のガス放電を含んでいるため、先行する維持期間において維持ギャップ１３０を横切る最高の壁電圧は、Ｖｗａｌｌ１のレベルにある。これらの維持放電の際には、プレート・ギャップには強い放電が存在しないため、結果として、プレート・ギャップ１３１に蓄積される壁電荷は比較的小さい。先行する維持期間の維持放電において、プレート・ギャップを横切る最高の壁電圧は、Ｖｗａｌｌ３のレベルにある。図５（時点ｔ３における波形５１０）に示した維持電極１１１へと印加された電圧の低下に起因する時点ｔ３における維持ギャップ１３０の強い負の抵抗放電が、強力な放電につながり、データ電極１１６に大きな壁電荷をもたらし、維持ギャップ壁電圧Ｗａｂ（Ａ）を、先行する維持期間における最高の維持ギャップ壁電圧Ｖｗａｌｌ１ではなく、Ｖｗａｌｌ２へと増加させる。また、時点ｔ３における電圧低下は、プレート・ギャップ壁電圧Ｗａｄ（Ａ）を、先行する維持期間における最高のプレート・ギャップ壁電圧Ｖｗａｌｌ３ではなく、Ｖｗａｌｌ４へと増加させる。

維持ギャップ１３０における別の強力な負の抵抗放電が、時点ｔ４において予想される。一定の傾斜での電圧低下の期間（ｔ４からｔ５）において、弱い正の抵抗放電が、維持ギャップ１３０およびプレート・ギャップ１３１の両方において生じる。

このように、プレート・ギャップ壁電圧Ｗａｄ（Ａ）が、維持電極１１１へと印加された電圧の低下の結果としての時点ｔ３における強力な維持ギャップ放電ゆえに、Ｖｗａｌｌ３からＶｗａｌｌ４へと大きく高められる。これは、時点ｔ４において開始する一定の傾斜での低下の期間に先立ってプレート・ギャップ壁電圧Ｗａｄ（Ａ）が高められることで、この一定の傾斜での低下の期間において、より強い正の抵抗放電がもたらされ、結果として、時点ｔ５において絶縁破壊電圧に近いより安定したプレート・ギャップ壁電圧Ｗａｄ（Ａ）の確立につながるために、望ましい。結果として、より迅速なアドレシングが達成できる。上述の波形は、アドレス時間の約５０％の短縮をもたらす。

図７は、本発明の波形によって駆動される３つの異なるサブピクセルにおけるアドレシング放電の統計的遅延（Ｔｓ）、および従来の波形からもたらされるアドレシング放電のＴｓとの比較のグラフである。グラフは、従来の波形によってそれぞれ駆動される赤色、緑色、および青色のサブピクセルについて、遅延時間（単位は、マイクロ秒）に対するＴｓ値（単位は、ナノ秒）を示している。さらにグラフは、本発明による波形によって駆動される赤色、緑色、および青色のサブピクセルについて、Ｔｓ値を示している。図７のグラフに実証されているように、本発明の波形によって生じるＴｓ値は、従来の波形によって生じるＴｓ値の約半分である。これらの結果は、本発明の波形によって大幅に迅速なアドレシングを達成できることを、明らかに示している。

図８を参照すると、本発明の波形の別の実施の形態が提示されている。波形８０５は、サブフィールドに相当する期間において走査電極１１２へと印加される電圧を表しており、波形８１０は、この期間において維持電極１１１へと印加される電圧を表しており、波形８１５は、この期間においてデータ電極１１６へと印加される電圧を表している。各サブフィールドの波形の期間が、先行する維持期間、傾斜セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間へと分割されている。

この実施の形態において、図８の波形は、図５の波形と同様である。しかしながら、図５と異なり、図８の波形は、走査電極１１２または維持電極１１１における電圧の急上昇を含んでいない。この実施の形態においては、傾斜アップ期間の時点ｔ１とｔ４との間に、負の電圧Ｖｆｘがデータ電極１１６へと印加される。この負の電圧Ｖｆｘの印加は、図５における正のＶｒａおよびＶｒｂと等価である。

この場合には、傾斜セットアップ期間において負の電圧Ｖｆｘを印加することで、先行するサブフィールドがアドレスされている場合には、強力な放電が、時点ｔ８１においてプレート・ギャップを横切って生じる。図６のＶｗａｌｌ４と同様のプレート・ギャップ壁電圧Ｗａｄ（Ａ）の強力な蓄積が確立される。この実施の形態において生じる維持ギャップ電圧Ｙａｂおよび維持ギャップ壁電圧Ｗａｂ（Ａ）は、図６に示した電圧値と同様である。アドレシング時間への効果は、図５の実施の形態における効果と同様、一定の傾斜での低下に先立つより高いプレート・ギャップ壁電圧Ｗａｄ（Ａ）による。先行するサブフィールドがアドレスされていない場合、状況は、図５に示した実施の形態における第１の動作状況と同様である。

図９を参照すると、本発明の波形の別の実施の形態が提示されている。波形９０５は、サブフィールドに相当する期間において走査電極１１２へと印加される電圧を表しており、波形９１０は、この期間において維持電極１１１へと印加される電圧を表しており、波形９１５は、この期間においてデータ電極１１６へと印加される電圧を表している。各サブフィールドの波形の期間が、先行する維持期間、傾斜セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間へと分割されている。

この実施の形態において、図９の波形は、図９の波形が走査電極１１２または維持電極１１１における電圧の急上昇を含んでいない点を除き、図５の波形と同様である。この実施の形態においては、先行する維持期間において負の電圧Ｖｆｘをデータ電極１１６へと印加することによって、追加の強力なプレート・ギャップ放電が、先行する維持期間において生じ、図６のＶｗａｌｌ４と同様の大きなプレート・ギャップ壁電圧Ｗａｄ（Ａ）の蓄積が確立される

この実施の形態において、セットアップ期間は、時点ｔ９３において開始する。セットアップ期間に先立ち、時点ｔ９０〜時点ｔ９２において、維持電圧パルスＶｓが走査電極１１２へと印加される。維持電圧パルスＶｓは、維持電極１１１へも印加され、時点ｔ９１においてゼロへと減らされる。時点ｔ９０とｔ９２との間に、負の電圧Ｖｆｘがデータ電極１１６へと印加される。強力なプレート・ギャップ放電が、時点ｔ９０において走査電極１１２とデータ電極１１６との間に生じ、維持ギャップ放電が、ｔ９１において走査電極１１２と維持電極１１１との間に生じる。プレート・ギャップおよび維持ギャップの両方を横切る強力な放電が、ｔ９２において生じる。ｔ９０およびｔ９２において生じる放電が、時点ｔ９３において一定の傾斜で上昇する電圧に先立って、プレート・ギャップ１３１の壁電荷を高める。ｔ９３〜ｔ９５の期間の傾斜は、絶縁破壊電圧に近いプレート・ギャップおよび維持ギャップの両方の壁電圧を確立するために役立つ。データ電極１１６へと印加された負の電圧の結果として、プレート・ギャップにおける壁電荷の蓄積が増すことで、アドレス放電のプライミング状況も改善される。結果として、この波形によって、アドレス時間の大幅な短縮が達成される。

図１０を参照すると、本発明の波形のさらに別の実施の形態が提示されている。波形１００５は、サブフィールドに相当する期間において走査電極１１２へと印加される電圧を表しており、波形１０１０は、この期間において維持電極１１１へと印加される電圧を表しており、波形１０１５は、この期間においてデータ電極１１６へと印加される電圧を表している。各サブフィールドの波形の期間が、先行する維持期間、傾斜セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間へと分割されている。

この実施の形態において、図１０の波形は、図５の波形と同様である。しかしながら、図５と異なり、時点ｔＸ０とｔＸ４との間において、維持電極１１には電圧が印加されていない。

この実施の形態においては、セットアップ期間の直前の維持パルス期間において、正の電圧Ｖｆｘがデータ電極１１６へと印加される。正の電圧Ｖｆｘは、時点ｔＸ０とｔＸ１との間に、データ電極１１６へと印加される。時点ｔＸ０において、先行する維持期間において印加された維持パルスが終了し、時点ｔＸ０において電圧Ｖｆｘが、セットアップ期間が開始する時点ｔＸ１まで印加される。

時点ｔＸ１とｔＸ４との間の傾斜上昇期間に先立ち、データ電極１１６の電圧上昇の結果として、強力なプレート・ギャップ放電および弱い維持ギャップ放電が、時点ｔＸ０とｔＸ１との間で生じる。これらの強力なプレート・ギャップ放電が、プレート・ギャップ１３１に壁電荷を確立するうえで役に立つ。ｔＸ０からｔＸ５までの傾斜セットアップ期間が、時点ｔＸ０とｔＸ１との間における走査電極１１２とデータ電極１１６との間の電圧オフセットと連動して、プレート・ギャップ１３１および維持ギャップ１３０の両方に、絶縁破壊電圧に近い良好な壁電圧をもたらす。このようにして、先の実施の形態と同様、本発明の波形のこの実施の形態も、きわめて迅速なアドレシング放電を達成する。

本発明は、低いレベルのバックグラウンド・グローを保持しつつ、維持ギャップおよびプレート・ギャップの両方における壁電圧の確立を改善することにより、アドレス時間を大幅に短縮する。壁電圧は、サブピクセルにおいて誘起される壁電荷の蓄積によって誘起される。アドレス時間の短縮化により、多くの利益が得られる。すなわち、より多数のサブフィールドのためにより多くの時間を可能にすることによって、より高い解像度がもたらされ、維持期間の時間をより長くできることによって、輝度が向上する。結果として、この技術分野においてＰＤＰを駆動するために現時点において使用されている電圧レベル以下の電圧レベルで、より高い輝度およびより高い解像度のディスプレイを実現することができる。

本発明が、好ましい実施の形態をとくに参照しつつ説明された。当然のことながら、以上の説明および実施例は、あくまでも本発明の例示にすぎない。当業者であれば、本発明の技術的思想および技術的範囲から離れることなく、種々の代案および変更を考え出すことが可能である。したがって、本発明は、添付した特許請求の範囲の技術的範囲に包まれるそのような代替的形態、修正形態、および変化形態のすべてを包含するものである。

本発明は、プラズマディスプレイのピクセルを制御する方法、プラズマディスプレイ、およびコントローラに利用できる。

従来技術による従来型のカラープラズマディスプレイ構造の斜視図である。 図１のカラープラズマディスプレイパネルのサブピクセルについて、アドレス電極の長さ次元に直交する平面に沿って得られた側面図である。 図１のカラープラズマディスプレイパネルのサブピクセルについて、アドレス電極の長さ次元に平行な平面に沿って得られた別の側面図であり、サブピクセルを図２の平面に直交する平面にて示している。 フレーム時間がサブフィールドへと分割される様子を示す、アドレス表示分離（ＡＤＳ）階調技法における駆動の仕組みの図である。 プラズマディスプレイ構造のサブピクセルの走査電極、維持電極、およびデータ電極へと印加された電圧についての、本発明による波形のグラフである。 ６ａは、走査電極と維持電極との間の電位差（Ｙａｂ）ならびに維持ギャップ壁電圧を示している波形のグラフである。壁電圧Ｗａｂ（ＮＡ）は、直前のサブフィールドにおいてアドレス放電がないときの維持ギャップにおける壁電圧の推移であり、壁電圧Ｗａｂ（Ａ）は、直前のサブフィールドにおいてアドレス放電があるときの維持ギャップにおける壁電圧の推移である。６ｂは、走査電極とデータ電極との間の電位差（Ｙａｄ）、ならびに走査およびデータ電極間のプレート・ギャップ壁電圧を示している。壁電圧Ｗａｄ（ＮＡ）は、直前のサブフィールドにおいてアドレス放電がないときのプレート・ギャップにおける壁電圧の推移であり、壁電圧Ｗａｄ（Ａ）は、直前のサブフィールドにおいてアドレス放電があるときの壁電圧の推移である。 本発明の波形によって駆動される３つの異なるサブピクセルにおけるアドレシング放電の統計的遅延（Ｔｓ）、および従来の波形からもたらされるアドレシング放電のＴｓとの比較のグラフである。 本発明による波形について代替的実施の形態を示すグラフである。 本発明による波形について他の実施の形態を示すグラフである。 本発明による波形についてさらに他の実施の形態を示すグラフである。

Claims (20)

1. プラズマディスプレイのピクセルを制御する方法であって、
   第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、前記ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるステップと、
   前記第１電極へと第４電圧を印加し、前記第２電極へと第５電圧を印加し、前記第３電極へと第６電圧を印加し、前記ピクセルにおいて前記放電可能ガスの第２プラズマ放電を生じさせるステップと、を含み、
   前記第１プラズマ放電は、前記第１電極と前記第３電極との間に第１壁電位を確立し、
   前記第２プラズマ放電は、前記第１電極と前記第３電極との間に第２壁電位を確立し、
   前記第２壁電位は、前記第１壁電位からオフセットされている、方法。
2. 前記第１電極は、走査電極であり、前記第２電極は、維持電極であり、前記第３電極は、データ電極である、請求項１に記載の方法。
3. 前記第１プラズマ放電は、前記第１電極と前記第２電極との間に前記第１壁電位を確立し、
   前記第２プラズマ放電は、前記第１電極と前記第２電極との間に前記第２壁電位を確立する、請求項１に記載の方法。
4. 前記第２プラズマ放電は、前記第１電極と第３電極との間のプレート・ギャップを横切って、ならびに／または前記第１電極と第２電極との間の維持ギャップを横切って、壁電位分布をもたらし、
   前記第２プラズマ放電からもたらされる前記壁電位分布は、前記第１プラズマ放電からもたらされる壁電位分布に比べて実質的に高められている、請求項１に記載の方法。
5. 前記方法は、選択された期間において実行され、
   前記期間は、先行する維持期間、セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間を含み、
   前記第１プラズマ放電は、前記セットアップ期間の直前に生じる前記先行する維持期間において生成される、請求項１に記載の方法。
6. 前記第２プラズマ放電は、前記セットアップ期間において生成される、請求項５に記載の方法。
7. 第４電圧を印加するステップは、前記第４電圧を高めるステップを含み、
   前記第５電圧を印加するステップは、前記第５電圧を下げるステップを含み、
   前記第２プラズマ放電を生じさせるために充分な電位差が、前記第１電極と前記第２電極との間に実現される、請求項５に記載の方法。
8. 前記第４電圧を印加するステップは、前記第１電極へと印加される電圧を傾斜上昇期間において徐々に高めるステップを含み、
   前記第５電圧を下げるステップは、前記第１電極へと印加される電圧を徐々に高めた後で行われる、請求項７に記載の方法。
9. さらに、前記傾斜上昇期間に先立って前記第２電極へと維持電圧を印加するステップを含み、
   前記第４電圧を印加するステップは、
   前記傾斜上昇期間の第１部分において前記第２電極の電圧を、前記維持電圧から高めるステップ、および
   前記傾斜上昇期間の第２部分において前記第２電極の前記電圧を、前記維持電圧を下回る電圧レベルまで下げるステップを含む、請求項８に記載の方法。
10. 前記第６電圧を印加するステップは、前記傾斜上昇期間において前記第３電極へと負の電圧を印加するステップを含む、請求項８に記載の方法。
11. 前記第１電極へと前記第４電圧を印加するステップ、および前記第６電圧を印加するステップは、前記先行する維持期間において行われ、
    前記第４電圧を印加するステップは、前記第１電極へと正の電圧パルスを印加するステップを含み、
    前記第６電圧を印加するステップは、前記第３電極へと負の電圧パルスを印加するステップを含む、請求項５に記載の方法。
12. 前記第１電極へと前記第４電圧を印加するステップ、および前記第６電圧を印加するステップは、前記先行する維持期間において行われ、
    前記第４電圧を印加するステップは、前記第１電極へと正の電圧パルスを印加するステップを含み、
    前記第６電圧を印加するステップは、前記第１電極へと前記正の電圧パルスが印加された後かつ前記セットアップ期間の前に、前記第３電極へと正の電圧パルスを印加するステップを含む、請求項５に記載の方法。
13. 第１電極、第２電極、および第３電極、ならびにコントローラを有するプラズマディスプレイであって、
    前記コントローラは、
    前記第１電極へと第１電圧を印加し、前記第２電極へと第２電圧を印加し、前記第３電極へと第３電圧を印加し、前記ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせ、
    前記第１電極へと第４電圧を印加し、前記第２電極へと第５電圧を印加し、前記第３電極へと第６電圧を印加し、前記ピクセルにおいて前記放電可能ガスの第２プラズマ放電を生じさせ、
    前記第１プラズマ放電は、前記第１電極と前記第３電極との間に第１壁電位を確立し、
    前記第２プラズマ放電は、前記第１電極と前記第３電極との間に第２壁電位を確立し、
    前記第２壁電位は、前記第１壁電位からオフセットされている、プラズマディスプレイ。
14. 前記第１電極は、走査電極であり、前記第２電極は、維持電極であり、前記第３電極は、データ電極である、請求項１３に記載のプラズマディスプレイ。
15. 前記第２プラズマ放電は、前記第１電極と第３電極との間のプレート・ギャップを横切って、ならびに／または前記第１電極と第２電極との間の維持ギャップを横切って、壁電位分布をもたらし、
    前記第２プラズマ放電からもたらされる前記壁電位分布は、前記第１プラズマ放電からもたらされる壁電位分布に比べて実質的に高められている、請求項１３に記載のプラズマディスプレイ。
16. 前記コントローラは、選択された期間において前記第１、第２、第３、第４、第５、および第６電圧を印加し、
    前記期間は、先行する維持期間、セットアップ期間、アドレシング期間、第１維持期間、および第２維持期間を含み、
    前記第１プラズマ放電は、前記セットアップ期間の直前に生じる前記先行する維持期間において生成される、請求項１３に記載のプラズマディスプレイ。
17. 前記第２プラズマ放電は、前記セットアップ期間において生成される、請求項１６に記載のプラズマディスプレイ。
18. 第４電圧を印加するステップは、前記第４電圧を高めるステップを含み、
    前記第５電圧を印加するステップは、前記第５電圧を下げるステップを含み、
    前記第２プラズマ放電を生じさせるために充分な電位差が、前記第１電極と前記第２電極との間に実現される、請求項１６に記載のプラズマディスプレイ。
19. 前記第６電圧を印加するステップは、前記傾斜上昇期間において前記第３電極へと負の電圧を印加するステップを含む、請求項１７に記載のプラズマディスプレイ。
20. プラズマディスプレイ用のコントローラであって、
    第１電極へと第１電圧を印加し、第２電極へと第２電圧を印加し、第３電極へと第３電圧を印加し、前記ピクセルにおいて放電可能ガスの第１プラズマ放電を生じさせるモジュールと、
    前記第１電極へと第４電圧を印加し、前記第２電極へと第５電圧を印加し、前記第３電極へと第６電圧を印加し、前記ピクセルにおいて前記放電可能ガスの第２プラズマ放電を生じさせるモジュールと、を含み、
    前記第１プラズマ放電は、前記第１電極と前記第３電極との間に第１壁電位を確立し、
    前記第２プラズマ放電は、前記第１電極と前記第３電極との間に第２壁電位を確立し、
    前記第２壁電位は、前記第１壁電位からオフセットされている、コントローラ。

Images