JP2009514249A - 薄層ｓｏｉトランジスタに埋め込まれた歪み層ならびにその形成法 - Google Patents

薄層ｓｏｉトランジスタに埋め込まれた歪み層ならびにその形成法 Download PDF

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Abstract

埋め込み絶縁層（１０３、２０３）を介して深いリセス（１１１、２１１）を形成し、歪み半導体材料（１１２、２１２）を再成長させることで、強化された歪み生成メカニズムがＳＯＩのようなトランジスタ（１００、２００）に提供される。したがって、歪みはさらにアクティブ層の全体にわたって埋め込まれた歪み半導体材料により実効的に生成され、これにより、２つのチャネル領域が画定され得るトランジスタデバイスの性能を実質的に向上させることができる。

Description

概して、本発明は集積回路の形成技術に関し、より詳細には、薄い半導体層とその上に形成され、歪みのあるチャネル領域を有し、埋め込まれた歪みのある層を使用することでこのチャネル領域の電子移動度を向上する、完全空乏型あるいは一部空乏型トランジスタなどのＳＯＩのようなトランジスタタイプを形成する技術に関する。
集積回路を製造するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複合回路の場合、動作速度および／あるいは電力消費量および／あるいは費用効率の点で優れた特性を備えるこいう理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術を用いた複合集積回路の製造において、数百万ものトランジスタ、すなわち、ｎチャネルトランジスタとｐチャネルトランジスタが、結晶半導体層を含む基板に形成される。
ＭＯＳトランジスタは、ｎチャネルトランジスタであるかｐチャネルトランジスタであるかに拘わらず、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。
チャネル領域の伝導性、すなわち、伝導性チャネルの駆動電流の容量は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の伝導性は、伝導性領域が形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の全体の伝導性によって、ＭＯＳトランジスタの特性が実質的に決定される。したがって、チャネル長さを縮小し、これによりチャネルの抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。
加えて、ゲート絶縁層に対して垂直のＰＮ接合の位置はさらに、漏れ電流制御の点でクリティカルなデザイン基準を表す。よって、チャネル長を縮小するには、ゲート絶縁層およびチャネル領域によって形成されるインターフェースに対してドレインおよびソース領域の深さも低くしなければならず、これにより洗練されたインプラント技術が要求される。別のアプローチによれば、***したドレインおよびソース領域と呼ばれるエピタキシャル成長した領域が、ゲート電極に対して特定のオフセットを備えて形成され、この***したドレインおよびソース領域の導電性が増加される一方で、ゲート絶縁層に対して浅いＰＮ接合が維持される。
極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、上述のプロセスステップに関して非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化(modify)させることが挙げられ、この結果、電子および正孔に対する移動度がそれぞれ変化する。例えば、チャネル領域に引張歪みを生成することで電子の移動度が増加する。ここでは、引張歪みの大きさおよび方向に応じて、移動度を５０％あるいはそれ以上増加させることができ、これに対応して導電性度が増加し得る。
他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化する可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」 種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になる一方で、十分に承認された多くの製造技術を依然として用いることができる。この結果、引張応力あるいは圧縮応力を生成してこれを対応の歪みとするように、例えばシリコン／ゲルマニウム層あるいはシリコン／カーボン層をチャネル領域に、あるいはその下に導入することが提案されている。チャネル領域に、あるいはその下に応力生成層を導入することで、トランジスタのパフォーマンスを非常に向上することができるが、従来の、および、十分に承認されたＭＯＳ技術に対応の応力層を形成するには、著しい努力をしなければならない。例えば、チャネル領域に、あるいはその下の適所にゲルマニウムやカーボンを含む応力層を形成するためには、さらなるエピタキシャル成長技術を構築し、プロセスフローに導入しなければならない。よって、プロセスは非常に複雑になり、そのために製造コストが増すとともに製造歩留まりが減少する可能性がある。
従って、他のアプローチでは、チャネル領域に所望の応力を生成するために、層、スペーサ素子などをオーバーレイすることで生成される外部応力が用いられる。しかし、特定の外部応力を加えることでチャネル領域に歪みを生成するプロセスは、外部応力をチャネル領域の歪みへ変換するステップを非効率的なものとしている。したがって、チャネル領域内に付加的な応力層を必要とする上述のアプローチには著しい利点を与えているが、応力伝達機構の効率は処理およびデバイスによって異なり、トランジスタのタイプによってはパフォーマンスゲインが減ることもある。
別のアプローチにおいては、ＰＭＯＳトランジスタの正孔移動度は、トランジスタのソースおよびドレイン領域に歪みシリコン／ゲルマニウム層を形成することで強化することができる。ここでは、圧縮歪みのあるドレインおよびソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインおよびソース領域には選択的にリセスが設けられる一方、ＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。しかし、厚みが約１００ｎｍあるいはそれ以下の非常に薄いシリコン層に形成されたＳＯＩトランジスタに対しては、この技術は、スケーリングされたアクティブなシリコン層をあまり含まないＳＯＩデバイスまたはバルクデバイスで得られるような、期待するほどのパフォーマンスゲインをもたらさない。その理由は、応力伝達は実質的にゲート絶縁層の下方に位置するチャネル領域に制限されており、これに対して、薄いＳＯＩトランジスタ中の低位のアクティブ領域は実効的に歪みをかけることができず、これにより、歪み生成プロセスにおける全体的な効率を低下させてしまう。上述の状況を鑑みて、ＰＭＯＳトランジスタならびにＮＭＯＳトランジスタの性能を実効的に高めることができる一方で、上述した問題点の１つ以上を回避するか少なくとも減らすことができる改善された技術が求められている。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明は完全空乏型または一部空乏型トランジスタなどのＳＯＩトランジスタの形成を可能とする技術に関し、強化した歪み生成メカニズムが提供され、実質的に、ゲート電極構造の下方に位置する全体のアクティブ領域を通じて、所望の歪みを生成する。その結果、薄いＳＯＩトランジスタに対しては、実効的な歪み生成メカニズムが提供され、チャネルがゲート絶縁層とアクティブ層間の境界に形成され、さらに、埋め込み絶縁層と上方の半導体層間の境界にも形成される。その結果、完全空乏型および一部空乏型トランジスタに、著しいパフォーマンスゲインを達成することができる。
本発明の一実施例では、トランジスタデバイスは、第１結晶半導体層が形成された基板と、第１結晶半導体層が形成された埋め込み絶縁層とを含む。さらに、このデバイスは、埋め込み絶縁層に形成された第２結晶半導体層と、この第２結晶半導体層の上方に形成されたゲート電極とを含む。最後に、トランジスタデバイスは、第１半導体層内に延びる歪み半導体材料を含むドレインならびにソース領域を含む。
本発明の他の実施例では、半導体デバイスは第１結晶半導体層と、第１結晶半導体層上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成された第２結晶半導体層を有する基板を含む。半導体デバイスはさらに、第２半導体層に形成された第１ドレインならびにソース領域を有する第１トランジスタを含む。最後に、半導体デバイスは、歪みをかけた半導体材料を含む第２ドレインならびにソース領域を有する第２トランジスタを含み、第２ドレインならびにソース領域は、第２半導体層から第１半導体層に拡張する。本発明のさらに別の実施例によれば、方法は、第１トランジスタの第１ゲート電極に隣接してリセスを形成するステップを含み、第１ゲート電極は、第１結晶半導体層を含む基板、第１結晶半導体層上に形成された埋め込み絶縁層、および、埋め込み絶縁層に形成された第２結晶半導体層の上方に形成される。さらに、リセスは第１結晶半導体層に拡張する。さらに、上記方法において、リセスに歪みをかけた半導体材料をエピタキシャル成長させるステップを含む。
本発明は添付の図面とともに以下の記載を参照することで理解することができる。図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、チャネル領域の近くに歪み半導体材料を供給することにより、ＳＯＩのようなトランジスタのチャネル領域に歪みを生成することを意図した技術に関する。このために、歪み半導体材料は、アクティブな半導体層と埋め込み絶縁層間の境界の近くに所要の歪みを実効的に設け、これにより、最新の完全空乏型ＳＯＩトランジスタならびに一部空乏型ＳＯＩトランジスタに電荷キャリアを運ぶ更なるチャネルとしてこの境界を実効的に使用する可能性が与えられるように、形成される。すでに説明したように、高度な用途では、ＳＯＩ型トランジスタは、シリコンベースの層などの、厚みが１００ｎｍまたは１００ｎｍよりもさらに薄い、極薄のアクティブな半導体層を受け入れる。これにより、対応するゲート絶縁層の真下の領域だけがチャネルとして使用されるのではなく、アクティブな層と埋め込み絶縁層間の境界もまた電荷キャリアの運搬に用いることができる。しかし、歪み半導体材料を用いた従来の歪み導入(strain-inducing)メカニズムでは、埋め込まれた歪み半導体材料のエピタキシャル成長において、もとの半導体材料の実質的な部分を保持して後続の成長プロセスにそれぞれの成長テンプレートを提供するようにしなければならないことから、埋め込み絶縁層の近くに歪みを実効的に生成することができない。
本発明によれば、エピタキシャル成長プロセスのテンプレートとして、埋め込み絶縁層の下方の結晶性の材料が実効的に使用され、これにより、埋め込み絶縁層とその上に形成されたアクティブな半導体層の間の境界の近くにも歪み半導体材料を成長させることが可能となる。強化された歪み生成メカニズムが提供されるだけではなく、エピタキシャル成長した歪み半導体材料の結晶特性が埋め込み絶縁層に形成されるアクティブな半導体層の結晶特性から高度に切り離されることから、トランジスタ特性を調整するフレキシビリティも向上させることができる。その結果、成長テンプレートとしての役割を果たす半導体材料の結晶方向、材料組成などの結晶特性が、エピタキシャル成長した歪み半導体材料の特性の向上に対して選択され得る一方で、埋め込み絶縁層に形成されるアクティブな半導体層の初特性は、歪み半導体材料を受け入れ得ない、他のトランジスタの向上した電荷キャリア移動度などのその他のプロセスおよびデバイス要件に応じて選択され得る。
本発明は、原則的には、薄いＳＯＩのようなトランジスタの形成にアクティブな半導体層が適切でない場合であっても、埋め込まれた歪み半導体材料により歪みが生成される任意のＳＯＩに類するトランジスタに適用することができ、第２チャネル領域が埋め込み絶縁層の近くに形成される。この場合、それでもなお、非常に実効的な歪みメカニズムが提供され、歪み半導体材料のさらなる結晶特性が、例えば結晶方向の点から適応されている。また、埋め込まれた歪み層が「埋め込み絶縁層を貫通して結晶基板材料にまで延び」てはいないという、従来技術におけるアプローチよりも、全体の性能を向上させることができる。その結果、明細書ならびに添付の請求項に明白に記載されていない限り、本発明は特定のＳＯＩアーキテクチャに制限するものと考えられるべきではない。
図１ａ〜１ｇおよび図２ａ〜２ｆを参照しながら本発明のさらなる実施形態を以下に更に詳細に説明する。図１ａに、基板１０１を備えたトランジスタデバイス１００を概略的に示す。基板１０１は、ＳＯＩのようなトランジスタを形成する任意の適切な基板またはキャリア材料であり得る。例えば、基板１０１は、結晶半導体層１０２が上に形成されたバルク半導体基板または半導体層１０２が上に形成されたシリコンベースのバルク基板であってもよい。層１０２の上には埋め込み絶縁層１０３ならびに第２結晶半導体層１０４が形成される（これは“アクティブ”層とも呼ばれる）。基板１０１は、各層１０２、１０３、および１０４とともに、ＳＯＩのような構造であってもよく、アクティブ層１０４は必ずしもシリコンから構成される必要はない。よって、ＳＯＩのようなトランジスタまたは構成、との用語は、層１０４をシリコン材料に限定しない一般的な用語であることを理解されたい。
しかし、ある実施例では、第１半導体層１０２はシリコンから構成され、さらに、第２半導体層１０４は、ドープされたシリコン材料、シリコン／ゲルマニウム材料などのシリコンベースの材料であってもよい。他の実施形態では、半導体層１０２ならびに１０４は、結晶方向、材料組成など、少なくとも１つの特徴において異なっていてもよい。例えば、一実施形態では、第１半導体層１０２ならびに第２半導体層１０４は、異なる結晶方向を有するシリコンベースの層であってもよく、例えば、層１０２の方向は（１１０）または（１００）であり、これに対して、層１０４の方向は（１００）または（１１０）であってもよい。タイプの異なるトランジスタが形成され、電荷キャリア移動度がそれぞれの結晶方向に対して異なるアプリケーションにおいては、対応する配置が非常に有利となり得る。図２ａ〜２ｆに関連して、異なるトランジスタ型を使用した実施例を詳細に説明することにする。
トランジスタデバイス１００はさらに、第２半導体層１０４の上方に形成され、ゲート絶縁層１０６により離間されているゲート電極１０５を含む。この製造段階では、ゲート電極１０５はドープされたポリシリコンまたは任意の他の適切な材料から構成され得る。ゲート絶縁層１０６は、二酸化シリコン、窒化シリコン、酸窒化シリコンなど、または、任意の他の適切な材料から構成され、さらに場合によっては上述の１つ以上の材料とともに、任意のｈｉｇｈ−ｋ誘電材料を使用してもよい。高度な用途では、ゲート電極１０５の長さ（つまり、図１ａのゲート電極１０５の水平方向の拡張部）は１００ｎｍおよび１００ｎｍよりもさらに短くてもよく、９０ｎｍ技術、６５ｎｍ技術などのデバイスに対しては、５０ｎｍおよび５０ｍｎよりもさらに短くてもよい。ゲート電極１０５の上には、窒化シリコン、酸窒化シリコン、二酸化シリコン、これらの材料の任意の組合せなどから構成され得るキャッピング層１０７が形成されていてもよい。さらに、二酸化シリコンなどから構成されるライナ１０９は、キャッピング層１０７ならびに第２半導体層１０４を含むゲート１０５を囲むように形成されてもよい。さらに、例えば、窒化シリコンまたは後続のエッチならびにエピタキシャル成長プロセスで対応のハードマスクとして使用され得る、任意の他の適切な材料で構成されるスペーサ層１０８は、デバイス１００に実質的にコンフォーマルに、あるいは共形に形成される。
図１ａに示すトランジスタデバイス１００を形成する一般的なプロセスフローは、以下のプロセスを含み得る。十分に確立されたウエーハ結合技術などにより、第１半導体層１０２、埋め込み絶縁層１０３ならびに第２半導体層１０４を含む基板１０１を形成後、蒸着および／または酸化によりゲート絶縁材料が形成され、続いて、ドープ済みの、またはドープされていないポリシリコンなどのゲート電極材料層が蒸着され得る。続いて、非常に高度なフォトリソグラフィならびにエッチ技術を用いて、蒸着したレイヤスタックをパターニングしてもよく、ここでは、キャッピング層１０７のキャッピング材料であり得る任意のＡＲコーティング（ＡＲＣ）層がすでに形成されていてもよい。
他の実施形態では、ゲート電極１０５およびゲート絶縁層１０６のパターニングプロセスは、後続の製造プロセスでキャッピング層１０７としての役割を果たすように保持されるハードマスクに基づくものであってもよい。他の場合では、分離したキャッピング層を形成し、ゲート電極材料およびゲート絶縁体沿いにパターニングしてもよい。その後、十分に確立されたレシピに基づいてライナ１０９が蒸着され、続いて、スペーサ層１０８が蒸着される。蒸着はプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）によってなされてもよい。その後、十分に確立されたスペーサ形成技術に従って異方性エッチプロセスが行われ、スペーサ層１０８がパターニングされる。これにより、水平部分の材料が除去される一方で、ゲート電極１０５のサイドウォールに形成された材料は実質的に保持される。その後、ライナ１０９の露出部分が、例えば、当技術分野では十分に確立されている高選択性のエッチプロセスにより除去され得る。
図１ｂに、さらに進んだ製造段階においてのトランジスタ１００を示す。この段階で、デバイス１００はエッチプロセス１１０にさらされる。このエッチプロセスの間、ゲート電極１０５はスペーサ１０８Ａ、つまり先の異方性スペーサエッチプロセスの残留物とキャッピング層１０７によりカプセル化され、この結果、エッチプロセス１１０によりリセスまたはキャビティ１１１が形成される。ゲート電極１０５に対するキャビティ１１１の側方向のオフセットは実質的にスペーサ１０８Ａならびにライナの残留物（１０９Ａと称される）により決定される。
従来の技術とは違って、エッチプロセス１１０は、アクティブ層１０４、埋め込み絶縁層１０３を貫通して、第１半導体層１０２にエッチするように設計される。例えば、エッチプロセス１１０を別々のエッチケミストリで行い、所望のエッチ挙動を与えるようにしてもよい。例えば、高選択性の異方性エッチプロセスは、二酸化シリコン、窒化シリコンなどに対するシリコンなどの複数の材料に対して十分に確立されている。よって、層１０４が実質的にシリコンから構成される場合は、層１０４を貫通してエッチするように、十分に確立されたレシピを用いることができる。使用するエッチレシピによっては、この段階のエッチプロセス１１０は、埋め込み絶縁層１０３において停止することもある。その後、エッチケミストリが適切に選択され、二酸化シリコン層などの形態で供給され得る埋め込み絶縁層１０３を貫通してエッチされる。ここでは、十分に確立されたレシピを用いることができる。ある実施例では、半導体層１０２の材料に関連する埋め込み絶縁層１０３の材料を除去する、高選択性のエッチプロセスを用いることができる。これにより、対応のエッチプロセスが層１０２で確実に停止し、これにより、基板１０１全体にわたり、高度なエッチの均一性を保証することができる。
その後、プロセス１１０の最終エッチステップが行われ、十分に確立されたレシピに基づいて半導体層１０２にエッチされる。埋め込み絶縁層１０３を貫通してエッチする先のエッチプロセスは、層１０２に対して高い選択性のある状態で行われてきたので、最終エッチステップは、非常に均一な方法で、具体的には、層１０２にごくわずかに浸透すればよいような方法で実施することができる。その結果、基板１０１にわたって、リセス１１１の深度を非常に均一にすることができる。エッチプロセス１１０が完了すると、層１０４ならびに１０３の残留物１０４Ａ、１０３Ａは、マスキングされたゲート電極１０５の下に保持される。一実施例では、デバイス１００は、リセス１１１中に歪み半導体材料を形成する後続のエピタキシャル成長プロセスに備えている。よって、、十分に確立された洗浄プロセスを実行し、デバイス１００の露出面から汚染物質を除去するようにしてもよい。
図１ｃに、選択的エピタキシャル成長プロセスが完了し、これによりリセス１１１中に歪み半導体材料１１２を形成するデバイス１００を概略的に示す。選択エピタキシャル成長プロセス、つまり、スペーサー１０８Ａならびにキャッピング層１０７などの誘電体に半導体材料１１２が実質的に付着していない、格子間隔が類似している結晶性の「テンプレート」上に半導体材料１１２を選択的に成長させるプロセスは、周知のレシピにより確立することができ、または、試運転に基づいて得ることができる。一実施例では、結晶半導体層１０２は、基板１０１の表面方向、つまり、図１ｃの水平方向に対して特定の表面方向を有するシリコンから構成され、さらに、シリコン／ゲルマニウム、シリコン／カーボンなどの格子間隔が類似した材料が露出した半導体層１０２に成長、これにより、実質的に同様の格子構造が形成される。したがって、半導体材料１１２は、シリコン／ゲルマニウムまたはシリコン／カーボンに「本来備わっている」格子間隔が実質的に純粋なシリコンの格子間隔とは異なることから、歪み半導体材料と考えることができる。例えば、ゲルマニウム含有量が２５原子百分率にまで及ぶ、シリコンおよびゲルマニウム比が指定されたシリコン／ゲルマニウム材料に対しては、本来の格子間隔はシリコンよりも大きく、したがって、材料１１２が層１０２の下方のテンプレートと同じ格子間隔で成長すれば、トランジスタ１００の１つまたは複数のチャネル領域を含み得るアクティブ層１０４Ａなどの隣接する材料に圧縮応力をかける傾向のある歪みのある材料が形成される。
一実施例では、トランジスタ１００は、Ｐチャネルトランジスタであってもよく、そのアクティブ領域、つまり層１０４Ａは、大多数の電荷キャリアである正孔移動度を向上するように圧縮歪みを受け入れる。したがって、層１０４Ａ全体にわたり深さ方向に延び得る圧縮歪み半導体材料１１２を提供することにより、ゲート絶縁層１０６と層１０４Ａ間の境界１１４と、埋め込み絶縁層１０３Ａと層１０４Ａ間の境界１２１にも層１０４Ａが実効的に生成される。同様に、トランジスタ１００がＮチャネルトランジスタであれば、材料１１２は、引っ張り歪みのある材料として形成され、その結果、さらに領域１０４Ａに引っ張り歪みを生成する。例えば、この場合、材料１１２はシリコン／カーボン等の形態で提供されてもよい。ある実施形態では、歪みのある材料層１１２が少なくとも実質的に層１０４Ａの全体の厚みに沿って形成されていれば、材料層１１２を層１０２内に延ばす必要はない。例えば、エピタキシャル成長プロセスにおいては、層１０２に与えられた材料と同じ材料を蒸着し、その後、蒸着雰囲気の調整を行い、歪みのある材料１１２を蒸着するようにしてもよい。例えば、層１０２がシリコンから構成される場合は、第１段階において、シリコンが層１０４Ａと１０３Ａ間の境界を越えない高さにまで蒸着され、その後、デバイス要件に応じてシリコン／ゲルマニウムまたはシリコン／カーボンが蒸着されて歪み半導体材料１１２が形成される。
図１ｄに、本発明の他の実施例に従うトランジスタデバイス１００を概略的に示す。ここでは、図１ｂに示したデバイスから開始し、スペーサ１１３がリセス１１１のサイドウォールに形成され、エピタキシャル成長プロセスに対する層１０４Ａの露出したサイドウォール部１０４Ｓの影響が最小に抑えられる。したがって、図１ｂのデバイスから開始して、二酸化シリコンなどから構成される適切なスペーサ層は、十分に確立されたレシピに基づいて共形に蒸着され、その後、異方性エッチプロセスを実行し、水平のデバイス部分からスペーサ層の材料を除去する。この結果、スペーサ素子１１３がスペーサ１０８Ａと、層１０４Ａ、１０３Ａのサイドウォール１０４Ｓに形成され、これにより、後続のエピタキシャル成長プロセスにおいて、層１０４Ａがカプセル化される。さらに、第１部位１１２Ａは、適切なエピタキシャル成長プロセスに基づいてリセス１１１に形成されてもよく、層１０４Ａのサイドウォール１０４Ｓなどの、いずれの他の結晶領域はスペーサ１１３によって覆われているために、半導体層１０２の材料だけが成長テンプレートとしての役割を果たす。材料１１２Ａを形成しているエピタキシャル成長プロセスが層１０２の結晶特性だけで決定されることから、対応する配置が、層１０４Ａおよび１０２が結晶方向、材料組成などにおいて異なる実施形態では有利となり得る。
図１ｅに、更なる実施例に従う、さらに進化した製造段階でのトランジスタデバイス１００を概略的に示す。ここでは、スペーサ素子１１３の一部が除去され、層１０４Ａのサイドウォール１０４Ｓが露出される。高選択性の等方性エッチプロセスにより、残留物１１３Ａを残すように、対応するスペーサ素子１１３の一部が除去される。対応のレシピは複数の材料により十分に確立されている。例えば、希釈したフッ化水素酸などにより、高選択性の方法で、二酸化シリコンが実効的に除去される。その後、エピタキシャル成長プロセスが継続して行われる。結晶の成長は材料部位１１２Ａにより実質的に決定される。したがって、露出結晶面１０４Ｓは歪み半導体材料の全体の結晶構造に実質的影響を及ぼさない。例えば、部位１１２Ａの結晶構造が層１０４Ａの結晶構造と違っていても、露出面１０４Ｓの近くの更なるエピタキシャル成長プロセスにおいてわずかにずれるだけであり、成長した材料の主要部分は所望の結晶特性を示し得る。
図１ｆに、エピタキシャル成長プロセスが完了し、これにより、部位１１２Ａの上方に歪み半導体材料の第２部位１１２Ｂが形成されるトランジスタ１００を概略的に示す。さらにこの場合、部位１１２Ａ、１１２Ｂは歪み半導体材料の形態で完全に提供される必要はなく、実質的に歪みのない半導体材料の部位を含んでもよい。例えば、図１ｅでは、第１部位１１２Ａを歪みのない材料に基づいて露出面１０４Ｓよりも十分に下の低い位置にまで成長させ、その後、第２部位１１２Ｂを、一部が歪みのない材料として、一部が歪みのある材料として成長させてもよく、または、完全に歪みのある材料として成長させてもよい。同様に、デバイス１００に***したドレインならびにソース領域を形成するように、ある程度の「過成長(overgrowth)」が所望されるのであれば、プロセスならびにデバイス要件に応じて、部位１１２Ｂの一部を歪みのない材料または歪みのある材料の形態で提供してもよい。他の実施形態では、エピタキシャル成長プロセスは、***したドレインならびにソース領域が不適切であると考えられる場合に、***部分を形成せずに中断される。
その後、ある実施形態では、十分に確立された技術に基づいてさらなる製造プロセスが継続される。これには、スペーサ１０８Ａ、ライナ１０９Ａおよびキャッピング層１０７を除去すること、適切なサイドウォールスペーサ構造を形成すること、ドレインならびにソース領域を画定する所望のドーパントプロファイルを形成する対応の注入プロセスを断続的に行うこと、が含まれる。他の実施形態では、デバイス１００の性能を向上するように２つのチャネル領域を有する完全空乏型または一部空乏型のトランジスタデバイスとしてデバイス１００を動作させることができるように、適切なドーパントプロファイルが提供され得るという点で、上述のプロセスシーケンスが変更され得る。すでに説明したように、極度にスケーリングされたＳＯＩのようなトランジスタ、つまり、層１０４Ａの厚みが約１００ｎｍおよび１００ｎｍよりもさらに薄いトランジスタに対しては、層１０４Ａと埋め込み絶縁層１０３Ａの間の境界がチャネル領域としても使用され得る。したがって、このさらなるチャネル領域に適切な接続、つまり、ＰＮ接合を設けるように、対応の注入プロセスが適応される。このために、所望のドーパントプロファイルを得るように、対応のサイドウォールスペーサ構造、サイドウォールスペーサ構造内の個々のサイドウォールスペーサの幅、および、対応の注入パラメータが再調整され得る。
図１ｇに、上述のプロセスシーケンス完了後のトランジスタ１００を概略的に示す。したがって、トランジスタ１００は、ゲート電極１０５に隣接して側壁スペーサ構造１１５を備えており、スペーサ構造１１５は複数のそれぞれのスペーサ１１５Ａ、１１５Ｂを備える。スペーサの数および寸法はそれぞれのドレインならびにソース領域１１８の所要の水平方向のドーパントプロファイルによって決定される。本例では、ドレイン並びにソース領域１１８に特定のドーパントプロファイルを得ることができるように、２つのそれぞれのスペーサ素子、つまり、スペーサ１１５Ａ、１１５Ｂが設けられる。対応のＰＮ接合１１９は層１０４Ａに適切に設けられて、対応のチャネル領域（境界１２１と１１４の近くに設けられてもよい）に適切に接続される。さらに、金属シリサイド領域１１６および１１７がドレインならびにソース領域１１８とゲート電極とその上に形成され得る。領域１０４Ａは歪み半導体材料１１２によって横方向に囲まれているので、境界１２１の近くだけではなく、境界１１４の近くの層１０４Ａに対応の歪み１２０が実効的に形成される。図示した例では、歪み１２０は、層１０４Ａ内と、具体的には、トランジスタ１００の動作において、境界１２１、１１４において形成し得るいずれのチャネル内の正孔移動度を向上させる圧縮歪みとして例示されている。
すでに説明したように、トランジスタ１００は、十分に確立されたプロセス技術に基づいて形成されてもよい。ある実施形態では、各境界１２１および１１５においての両チャネル領域に接続するように、適切な方法でＰＮ接合１１９を設けるように、少なくともスペーサ構造１１５と対応の注入サイクルの設計が対応して適応される。その後、ゲート電極１０５およびドレインならびにソース領域１１８が実質的な量のシリコンを含む場合に、金属シリサイド領域１１６、１１７が十分に確立された技術に基づいて、例えば、熱金属の蒸着および金属シリサイドへの変換を始める後続の熱処理技術に基づいて形成され得る。
図１ｇに示したようなデバイス１００の構造は、Ｐチャネルトランジスタには非常に有利である。その理由は、この場合、領域１０４Ａの圧縮歪みにより正孔移動度が著しく増加し、これによりデバイス１００の駆動電流能力も向上するからである。他の実施形態では、すでに説明したように、ドレインならびにソース領域１１８に歪み半導体材料を対応して供給することにより、引っ張り歪みが生成され得る。さらに、すでに説明したように、ドレインならびにソース領域１１８の結晶構造は、歪み半導体材料のエピタキシャル成長により実質的に画定される。このエピタキシャル成長は、半導体層１０２により与えられる結晶テンプレートに基づくものである。これにより、ドレインならびにソース領域１１８の結晶構造が層１０４Ａの結晶構造から実質的に独立して調整され得る。このことは、第２半導体層１０４Ａに基づいて型の異なるトランジスタが形成される場合に非常に有利である。これについては、図２ａ〜２ｆを参照しながら以下に詳細を説明する。
図２ａに、第１トランジスタ２００Ｎおよび第２トランジスタ２００Ｐを含む半導体デバイス２５０の断面図を概略的に示す。トランジスタ２００Ｎ、２００Ｐは、異なる基板領域またはダイ領域に設けられるトランジスタであってもよく、および／または、構成の異なるトランジスタであってもよく、および／または、導電型の異なるトランジスタであってもよい。例えば、トランジスタ２００ＮはＮチャネルトランジスタであり、これに対して、トランジスタ２００ＰはＰチャネルトランジスタであってもよい。デバイス２５０は、第１結晶半導体層２０２が形成され、続いて、埋め込み絶縁層２０３が形成され、その上に第２結晶半導体層２０４が形成された基板２０１をさらに含む。基板２０１ならびに層２０２、２０３および２０４の特徴に関しては、基板１０１ならびに層１０２、１０３および１０４に関して既述した基準と同じ基準を適用する。この製造段階では、第１トランジスタ２００Ｎおよび第２トランジスタ２００Ｐは、ゲート絶縁層２０６が形成されたゲート電極２０５を含む。ゲート電極２０５は対応のキャッピング層２０７とサイドウォールスペーサ２０８によってカプセル化される。さらに、デバイス要件に応じて絶縁構造２２１を設け、第１トランジスタ２００Ｎと第２トランジスタ２００Ｐとを分離するようにしてもよい。さらに、第１トランジスタ２００Ｎは、窒化シリコン、二酸化シリコンあるいは任意のその他の適切な材料から構成され得るハードマスク２２２によって覆われてもよい。
すでに説明したように、トランジスタ２００Ｎ、２００Ｐの特徴が１つ以上異なることで、これらのトランジスタの性能を、例えば、トランジスタ２００Ｎ、２００Ｐの一方のチャネル領域に個別に歪みを生成することにより、または、任意のその他の適切なストラテジーにより、個々に強化させる必要がある。一実施例では、トランジスタ２００ＮはＮチャネルトランジスタであり、電子移動度は、表面方向が（１００）のシリコンベースの層のような層２０４を設けることにより、中程度に高レベルに維持することができる。第２トランジスタ２００Ｐは、Ｐチャネルトランジスタであり、（１００）シリコン中の正孔移動度の減少によって正孔移動度が小さくなっているものの、それぞれのドレインならびにソース領域に埋め込まれた歪み半導体材料により、それぞれのチャネル領域に局所的に歪みをかけることにより、向上させることができる。さらに、第２トランジスタ２００Ｐに形成されるドレインならびにソース領域の接触抵抗は、正孔移動度を向上するように、少なくともこのトランジスタ領域に（１１０）方向を与えることで増加させることができる。したがって、第１半導体層２０２の結晶方向は、（１１０）方向として選択され得る。この結果、トランジスタ２００Ｐの直列抵抗を増加させるのに非常に有利な後続の処理に結晶テンプレートを提供することができる。
図２ａに示すデバイス２５０は、図１ａに関しても説明した技術のような十分に確立された処理技術に基づいて製造されてもよい。さらに、ハードマスク２２２は、図１ａでも説明した技術に基づいて、ゲート電極２０５をカプセル化した後などに、十分に確立されたフォトリソグラフィならびにエッチ技術によって製造されてもよい。例えば、薄いライナ層（図示せず）が蒸着され、続いてハードマスク材料が蒸着され得る。次に、このハードマスク材料が対応のフォトリソグラフィマスクに基づいてエッチングされる。ライナはエッチストップ層として作用することもできる。その後、露出したトランジスタ２００Ｐからライナが除去され、図２ａに示す構造が得られる。その後、トランジスタ２００Ｐの露出部分を選択的にエッチするように、キャビティまたはリセスエッチプロセスが実行される。これにより、層２０４、層２０３を貫通して、半導体層２０２にまでリセスが形成される。すでに説明したように、後続のエピタキシャル成長プロセスでは、層２０４が層２０２に対して結晶方向、材料組成などで異なる場合は、層２０４の干渉を減らすことができる。したがって、一実施例では、スペーサ層の形成後にエピタキシャル成長プロセスが行われる。
図２ｂに、第２トランジスタ２００Ｐのカプセル化されたゲート電極２０５に隣接してリセス２１１を形成する異方性エッチプロセス後のデバイス２５０を概略的に示す。この図ではさらに、スペーサ層２１３がデバイス２５０に共形に形成されている。例えば、スペーサ層２１３は、二酸化シリコン、酸窒化シリコン、または後続のエピタキシャル成長プロセスにおいて実質的に半導体材料を蒸着させない任意のその他の適切な誘電材料から構成され得る。他の実施例では、極薄の材料層は、任意の適切な蒸着技術によって形成することができ、例えば、層２０２とは結晶特性が全く異なる高濃度にドープされた半導体、または、適度な導電性を示す任意の耐火金属や耐火材料の化合物などの導電性材料を蒸着する一方で、後続のエピタキシャル成長プロセスで蒸着速度を遅くする、化学気相蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）などにより形成することができる。ある実施例では、後続のエピタキシャル成長プロセスの完了前に層２１３が除去されない場合、層２１３の厚みは約１ｎｍ未満にされ、デバイス挙動に対する層２１３の影響を低減するようにする。その後、デバイス２５０は十分に確立されたプロセスレシピに従って異方性エッチプロセスにさらされ、水平方向のデバイス部位から層２１３の材料が除去される。
図２ｃに、上述のスペーサ形成プロセス完了後のデバイス２５０を概略的に示す。したがって、デバイス２５０はリセス２１１のサイドウォール部に形成されたスペーサ２１３Ａを含む。ある実施形態では、スペーサ２１３Ａは、後続のエピタキシャル成長プロセスにおいて、半導体材料が蒸着されないようにする、または少なくとも半導体材料の蒸着を低減する一方で、スペーサ２１３Ａが後続のエピタキシャル成長プロセスにおいて除去されずに済むように適度に高導電性を示す材料で形成され得る。例えば、特徴が異なり、さらに、実質的に格子間隔の異なる高濃度にドープされた半導体材料を使用することができる。さらに、リセス２１１を歪み半導体材料２１２で充填してもよく、この半導体材料の特徴は実質的に層２０２によって決定され、層２０４Ａからのどのような影響もスペーサ２１３Ａによって実質的に抑えられ得る。一実施例では、材料２１２は、（１１０）方向の、歪みのあるシリコン／ゲルマニウムを有する。他の実施例では、図１ｃに関しても説明しているように、複数のステップからなるエピタキシャル成長プロセスを実行することで、さらなる処理を継続してもよい。
図２ｄに、第１のエピタキシャル成長ステップ後のデバイス２５０を概略的に示す。この図では、歪みのある材料でも歪みのない材料でもよい半導体材料の第１部位２１２Ａは、リセス２１１中に形成される。さらに、スペーサ２１３Ａを一部除去し、領域２０４Ａのサイドウォール２０４Ｓを露出するスペーサ２１３Ｂを形成するようにしてもよい。スペーサ１１３Ａに関してすでに説明したように、スペーサ２１３Ａの一部除去は、等方性エッチプロセスにより行うことができる。
図２ｅに、エピタキシャル成長プロセス、ゲート電極２０５のカプセル箇所の除去、および、ハードマスク２２２の除去が完了した後の半導体デバイス２５０を概略的に示す。したがって、デバイス２５０は、境界２１４または任意の下方の位置から開始する、歪み半導体材料の上方部位２１２Ｂを含み、現在は、所望の種類の歪みを領域２０４Ａに生成するように、サイドウォール２０４Ｓを介して領域２０４Ａに所望の応力をかけている。例えば、トランジスタ２００ＰがＰチャネルトランジスタのときに、圧縮応力が部位２１２Ｂにより生成され得る。すでに説明したように、所望の過成長の程度は、***したドレインならびにソース領域を備えたトランジスタアーキテクチャが形成される場合に、設計要件に従って与えられる。部位２１２Ｂならびに２１２Ａは、すでに説明したように、半導体層２０２により実質的に決定される結晶特性を有することは明らかである。エピタキシャル成長プロセスの最終段階においてのサイドウォール２０４Ｓの露出が「遅い」ことから、部位２１２Ｂに対する層２０４Ａ影響、つまり、格子のミスマッチが実質的に少なくなり、これにより、部位２１２Ｂの電気特性が実質的に層２０２によって決定される。つまり、例えば、層２０２に（１１０）方向が与えられていれば、表面２０４Ｓの近くに許容できる量の不規則な格子を備えた状態で、部位２１２Ｂもまた実質的に（１１０）方向を有することができる。したがって、部位２１２Ｂの全体の抵抗、つまり、正孔移動度は実質的に向上し、これによりトランジスタ２００Ｐの駆動電流能力がさらに向上する。
図２ｆに、さらに進んだ製造段階におけるデバイス２５０を概略的に示す。ここでは、第１トランジスタ２００Ｎならびに第２トランジスタ２００Ｐの各々は、１つ以上の個々のスペーサ素子２１５Ａ、２１５Ｂを備えた状態で、それぞれのスペーサ構造２１５を含み、スペーサ構造２１５は、図１ｇに関しても説明しているように、各トランジスタ２００Ｎ、２００Ｐのドレインならびにソース領域２１８に所要のドーパントプロファイルを得ることが出来るように寸法付けされる。これにより、ドーパントプロファイルと対応のＰＮ接合２１９の位置（ＮチャネルおよびＰチャネルトランジスタが考慮される場合は、異なる導電型から形成され得る）は、アクティブ層２０４Ａの厚みが上述の範囲内の値をとる、一部空乏型または完全空乏型のＳＯＩのようなトランジスタにダブルチャネル構造が確立されるように画定され得る。さらに、対応の金属シリサイド領域２１７ならびに２１６がゲート電極２０５およびドレインならびにソース領域２１８に形成される。
デバイス２５０を形成するいずれの製造プロセスおよび技術に関しては、トランジスタ１００に関してすでに説明した基準と同じ基準が適用されるが、対応の注入サイクルはトランジスタ２００Ｎおよび２００Ｐの各々に対して個別に実施される。したがって、トランジスタ２００Ｐは、ゲート絶縁層２０６と層２０４Ａの間の境界２２１において広がる、所望のタイプの歪み２２０を提供するドレインならびにソース領域２１８を含む。さらに、ドレインならびにソース領域２１８の直列抵抗は、層２０４Ａとは異なる結晶方向を有し得るエピタキシャル成長材料の結晶特性を適切に選択することで低減し得る。したがって、トランジスタ２００Ｎは、適切に選択された層２０４Ａの結晶方向により電子移動度を向上させることができる一方で、第２トランジスタ２００Ｐは、歪み２２０を与えるとともにドレインならびにソース領域２１８に最適な結晶方向を与えることで性能を向上させることができる。その他の構造が選択されてもよいことは明らかであり、例えば、サイドウォールスペーサ構造２１５の形式で、および／または、第１および第２トランジスタ２００Ｎ、２００Ｐに形成されるコンタクトエッチストップ層（図示せず）により、さらなる歪み生成メカニズムが提供される。
さらに、トランジスタ２００Ｎ、２００Ｐの一方を適切にマスキングする一方で、もう一方のトランジスタを処理することにより、埋め込まれた歪みのある半導体層が第１トランジスタ２００Ｎにも与えられ、第１トランジスタ２００Ｎの性能をさらに向上させることができる。この結果、本発明は、埋め込まれた歪みのある半導体層が埋め込み絶縁層を貫通して拡張するリセスに基づき形成され、これにより、下方の結晶材料が成長テンプレートとして使用されるという点において、ＳＯＩデバイスおよびＳＯＩのようなデバイスの歪み生成メカニズムを改良することができる技術を提供する。これにより、歪みのある半導体層が埋め込み絶縁層に形成された全体のアクティブな半導体領域に隣接して形成され、この結果、応力伝達メカニズムが改良される。さらに、歪みのある半導体層の結晶特性は、アクティブな半導体層の結晶特性とは実質的に切り離される。これにより、特に高度ＣＭＯＳ技術の場合のように、導電型の異なるトランジスタを形成しなければならない場合に、性能を向上させるうえで、さらなる設計上のフレキシビリティが与えられる。完全空乏型または一部空乏型などの非常に薄いＳＯＩトランジスタが形成される高度な用途においては、両方の境界、つまり、ゲート絶縁層の境界及びアクティブ領域と埋め込み絶縁層との境界がチャネル領域として使用され、両チャネルは埋め込まれた半導体材料に基づいて実効的に歪みがかけられる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 本発明の実施例に従うトランジスタ素子のチャネル領域において、実質的な全体の深さに沿って連続的に歪みを生成するように、歪み半導体材料が埋め込み絶縁層を介して形成される、各種の製造段階におけるトランジスタ素子の概略断面図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。 導電型の異なるＳＯＩトランジスタを含む半導体デバイスの概略的断面図であり、そのうちの１つが、本発明のさらに他の実施例に従う埋め込み絶縁層と上方の半導体材料の間の境界に歪みを生成するために、歪み半導体材料を受け入れる、半導体デバイスの説明図。

Claims (12)

  1. 第１結晶半導体層（１０２、２０２）が形成された基板（１０１、２０１）と、
    前記第１結晶半導体層（１０２、２０２）に形成された埋め込み絶縁層（１０３、２０３）と、
    前記埋め込み絶縁層（１０３、２０３）に形成された第２結晶半導体層（１０４、２０４）と、
    第１トランジスタ（１００、２００）と、を有し、この第１トランジスタは、前記第２結晶半導体層（１０４、２０４）の上方に形成された第１ゲート電極（１０５、２０５）と、前記第１結晶半導体層（１０２、２０２）内に延びている歪み半導体材料（１１２、２１２）を含む第１ドレイン及びソース領域（１１８、２１８）と、を含むものである、半導体デバイス。
  2. 前記第１結晶半導体層（１０２、２０２）は、少なくとも結晶方向および材料組成の一方が前記第２結晶半導体層（１０４、２０４）とは異なる、請求項１記載のデバイス。
  3. 前記歪み半導体材料（１１２、２１２）は、前記第２結晶半導体層（１０４、２０４）に圧縮歪みを生成するように選択され、前記第１結晶半導体層（１０２、２０２）は、（１１０）方向のシリコンを含む、請求項１記載のデバイス。
  4. 前記歪み半導体材料（１１２、２１２）は、前記第２結晶半導体層（１０４、２０４）に引っ張り歪みを生成するように選択され、前記第１結晶半導体層（１０２、２０２）は（１００）方向のシリコンを含む、請求項１記載のデバイス。
  5. 前記ドレインならびにソース領域（１１８、２１８）は、***したドレインならびにソース領域である、請求項１記載のデバイス。
  6. 第２トランジスタ（２００Ｎ）をさらに有し、この第２トランジスタ（２００Ｎ）は、前記第１結晶半導体層（１０２、２０２）内に延びることなく前記第２結晶半導体層（１０４、２０４）に形成された第１ドレインならびにソース領域（２１８）を備える、請求項１記載のデバイス。
  7. 前記第１トランジスタ（１００、２００）はＰチャネルトランジスタ（２００Ｐ）であり、前記第１結晶半導体層（２０２）は（１１０）の方向を有しており、前記第２トランジスタはＮチャネルトランジスタであり、前記第２結晶半導体層（２０４）は（１００）の方向を有する、請求項６記載のデバイス。
  8. 前記第１トランジスタ（１００、２００）はＮチャネルトランジスタであり、前記第１結晶半導体層は（１００）の方向を有しており、前記第２トランジスタはＰチャネルトランジスタであり、前記第２結晶半導体層は（１１０）の方向を有している、請求項６記載のデバイス。
  9. 第１トランジスタ（１００、２００）の第１ゲート電極（１０５、２０５）に隣接してリセス（１１１、２１１）を形成するステップを有し、前記第１ゲート電極（１０５、２０５）は、第１結晶半導体層（１０２、２０２）、前記第１結晶半導体層（１０２、２０２）に形成された埋め込み絶縁層（１０３、２０３）、および、前記埋め込み絶縁層（１０３、２０３）に形成された第２結晶半導体層（１０４、２０４）を含む基板（１０１、２０１）の上方に形成され、前記リセス（１１１、２１１）は、前記第１結晶半導体層（１０２、２０２）内に延びるものであり、更に、
    前記リセス（１１１、２１１）に歪み半導体材料（１１２、２１２）をエピタキシャル成長させるステップを有する、方法。
  10. 前記歪み半導体材料（１１２、２１２）にドーパント種を注入することで、前記歪み半導体材料（１１２、２１２）にドレインならびにソース領域（１１８、２１８）を形成するステップをさらに含む、請求項９記載の方法。
  11. 第１チャンネル領域および第２チャンネル領域を画定するように、前記注入された種のドーパントプロファイルを調整するステップをさらに含み、前記第１チャネル領域は、ゲート絶縁層と前記第２半導体層の境界（１２１、２２１）に位置し、前記第２チャネル領域は、前記埋め込み絶縁層（１０３、２０３）と第２半導体層（１０４、２０４）の境界（１１４、２１４）に位置する、請求項１０記載の方法。
  12. 前記リセス（１１１、２１１）のサイドウォールにサイドウォールスペーサ（１１３、２１３）を形成するステップをさらに含み、
    前記歪み半導体材料（１１２、２１２）をエピタキシャル成長させるステップは、
    前記歪み半導体材料（１１２、２１２）の第１部位（１１２Ａ、２１２Ａ）を成長させるステップと、
    前記リセス（１１１、２１１）の前記サイドウォールスペーサ（１１３、２１３）の露出部位を除去するステップと、
    前記エピタキシャル成長プロセスを継続するステップと、を含む請求項９記載の方法。
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