JP2008518476A - 異なるように歪ませた歪みチャネル領域を有する半導体領域を含む、半導体デバイスおよびその製造方法 - Google Patents

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Abstract

インレイド技術により形成されたトランジスタ構成のゲート電極構造を横方向に取り囲む絶縁層の固有の応力を部分的に修正することによって、異なるトランジスタ素子の荷電キャリア移動度を個別に調整する。特に、インレイド・ゲート構造トランジスタ構造において、NMOSトランジスタおよびPMOSトランジスタは、それぞれ、引っ張り応力と圧縮応力を受け取り得る。

Description

本発明は概して半導体回路に関し、より詳しくは、半導体領域中に歪みを生成することにより、電界効果トランジスタのチャネル領域のような荷電キャリア移動度が増加した半導体領域の形成に関する。
集積回路の製造には、特定の回路レイアウトによる与えられたチップ面積上に多くの回路素子を形成することが必要とされる。
このために、さらなるドーパント材料を有する、またはドーパント材料を有しない、実質的に結晶質半導体領域(crystalline semiconductor regions)は、”活性”領域、すなわち、少なくとも一時的に導電性領域としての役割を果たすように、特的の基板の一部に定義される。
一般に、現在、マイクロプロセッサ、記憶チップ、およびこれらに類するもののような複雑な回路類について複数のプロセス技術が実行される。これらについては、MOSテクノロジーは、処理速度および(または)電源消費、および(または)コスト効率を考慮して優れた特性により、現在最も有効な手法である。
MOSテクノロジーを使用する複雑な集積回路の製造において、何百万ものトランジスタ、すなわちNチャネルトランジスタおよび(または)Pチャネルトランジスターが、結晶質半導体層を含む基板上に形成される。
MOSトランジスタは、NチャネルトランジスタまたはPチャネルトランジスタが考慮されるかどうかに関係なく、高度にドープされたドレインとソース領域とのインターフェースによって形成される、いわゆるPN接合部を含む。このドレイン領域およびソース領域の間には、わずかにドープまたはドープされていないチャネル領域が配置される。
チャネル領域の導電性、すなわち導電チャネルのドライブ電流の能力は、チャネル領域に隣接しており、絶縁膜によって分離されたゲート電極によって制御される。
ゲート電極に適切な制御電圧をかけることによる導電チャネルの形成におけるチャネル領域の導電率は、ドーパント濃度、荷電キャリアの移動度、およびチャネル長さとも呼ばれる、ソースおよびドレイン領域の間の距離上のトランジスタ幅方向におけるチャネル領域の与えられた拡張部、に依存する。
したがって、ゲート電極に制御電圧をかける際、絶縁層より下の導電チャネルを急速に生成する能力とともに、チャネル領域の導電率は、MOSトランジスタの性能に実質的に影響を与える。
このように、チャネルを生成する速度(すなわちゲート電極の導電率)、およびチャネル固有抵抗がトランジスタ特性を実質的に決定するので、チャネル長の減少、これに関連するチャネル固有抵抗の減少、およびゲート固有抵抗の増加が、集積回路の処理速度を上げるために、チャネル長に主要な設計基準となる。
しかしながら、トランジスタ寸法を持続的に縮小することは、MOSトランジスタのチャネル長を確実に減少させることにより得られる利点をそれほど減らさないように扱う必要がある、これに関連する複数の問題を要する。
この点において主要な問題のうちの1つは、新しいデバイス世代のための、トランジスタのゲート電極のようなクリティカルディメンションの回路素子を確実に再現して生成するために、増強されたフォトリソグラフィおよびエッチング戦略を開発することである。
さらに、所望のチャネル制御性とともに低いシート抵抗率およびコンタクト抵抗率を提供するために、横方向と同様に縦方向においても、高度に複雑化されたドーパント・プロファイルが、ドレインおよびソース領域において必要とされる。
加えて、チャネル長を縮小することは、ゲート絶縁膜およびチャネル領域によって形成されたインターフェースに関してドレインとソース領域の深さを縮小することをさらに必要とするので、ゲート絶縁膜についてのPS接合の垂直な場所はまた、漏れ電流の制御を考慮したクリティカルデザイン基準を表わし、これにより、精巧な注入技術が必要となる。
他の方法によれば、高くしたドレインおよびソース領域と呼ばれるエピタキシャル成長させた領域は、ゲート絶縁膜に関して浅いPN接合を維持している間、同時に高くしたドレインおよびソース領域の導電率を増加するために、ゲート電極から所定の量だけずらして形成される。
他の従来の解決方法においては、ドレインおよびソース領域と、ゲート電極とを形成するためのセルフアラインされたプロセス・シーケンスを維持している間、極度にスケーリングされたデバイス中のポリシリコンゲート電極の固有抵抗が増加した問題は、現在使用されている、ゲート電極材料として金属によってドープされたポリシリコンに置換することが行われている。
このことは、除去可能なサイドウォールスペーサと結びついて、ドレインおよびソース領域の形成中に注入マスクの役割を果たし得るダミーゲートを形成することにより達成することができる。
層間絶縁膜中にダミーゲートを埋め込んだ後、このダミーゲートは、金属のような伝導性の高いゲート材料と置換することができる。
この「インレイド」ゲート電極の方法で、トランジスタの性能は著しく改善され得る。
しかしながら、チャネル導電率が制限されるという問題は、この方法によっては解決されない。
さらに、クリティカルディメンションの連続的なサイズ、すなわちトランジスタのゲート長さの減少は、上記のプロセス・ステップに関する非常に複雑なプロセス技術への適応、および新たな開発を要する。
このことはまた、与えられたチャネル長についてのチャネル領域の荷電キャリア移動度を増加させることによってトランジスタ素子のデバイス性能を向上させるために提案されており、これにより、デバイス・スケーリングに関連した上記のプロセス調整の多くを回避する一方、ダウンサイズされたデバイスの未来のテクノロジーノードへの進歩と同程度なパフォーマンスの向上を達成する可能性を提示する。
したがって、チャネル領域中またはその下に、対応する圧力に帰着し得る引っ張り応力または圧縮応力を生成すべく、例えばシリコン/ゲルマニウム層またはシリコン/カーボン層を導入することが提案されている。
チャネル領域中またはその下に応力を生成する層を導入することによって、トランジスタの性能をかなり高めることはできるが、従来の公知のMOS技術に対応する応力層の形成を実行する著しい努力をする必要がある。
例えば、チャネル領域中またはその下における適当な位置にゲルマニウムまたはカーボンを含む応力層を形成するように、処理フローにさらなるエピタキシャル成長技術を開発したり実行したりする必要がある。
よって、プロセスの複雑さが著しく増加し、これによりさらに製造コストおよび生産歩留まりの減少の可能性を増加させる。
上記の状況から、高い導電率のゲート電極の導入を含んだ、改善されたトランジスタ・アーキテクチャの形成の可能性を提供する一方で、異なる半導体領域における異なる所望の応力状態の生成を可能にする別の技術が必要である。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
発明の概要
概して、本発明は、2つの異なる半導体領域における、少なくとも2つの異なる歪みの大きさまたは種類を提供するように、強化された応力または歪みで、いわゆる「インレイド」(組み込んだ)(in-laid)ゲート電極を含むトランジスタ素子のような高度なトランジスタ技術を形成するポテンシャルを有するプロセス戦略の組み合わせを可能にする技術に関する。
したがって、ダイ領域内または複数の個々のダイ領域を有する基板全面を横切る異なる領域は、個々にその荷電キャリア移動度、すなわちこれらの導電率を特定のプロセスおよびデバイス必要条件に適したものとするように、異なるように歪ませた半導体領域を受け取る。
特に、N型またはNチャネルトランジスタ、P型またはPチャネルトランジスタのような、異なる種類のトランジスタは、それぞれのチャネル領域内の異なる種類または異なる大きさの歪みを受け取ることができる一方、所望するならば、金属のような高い導電材料に基づいてインレイド・ゲート電極構造を形成する可能性により、同時にゲート導電率を増強することができる。
本発明の実施形態の一例によれば、方法は、基板上にたい積した半導体層中に形成された第1半導体領域上に、第1プレースホルダ構造を形成するステップを含む。
第2半導体領域を、半導体層中に形成された第2半導体領域上に形成する。そして、第1および第2プレースホルダ構造を取り囲むべく、特定の固有の応力を有する絶縁層を。半導体層上にたい積する。
さらに、第2プレースホルダ構造を取り囲む絶縁層の一部を、その一部内の固有の応力を変えるべく変更する。
最後に、第1および第2プレースホルダ構造を導電材料で置換する。
本発明の他の実施形態の一例によれば、方法は、第1トランジスタの第1チャネル領域上に第1プレースホルダ構造を形成し、第2トランジスタの第2チャネル領域上に第2プレースホルダ構造を形成することを含む。
さらに、第1ドレインおよびソース領域は第1チャネル領域に隣接して形成され、第2ドレインおよびソース領域は第2チャネル領域に隣接して形成される。
さらに、第1ドレインおよびソース領域上に、第1の固有の応力を有する第1絶縁層が形成され、また、第2ドレインおよびソース領域上に、第1の固有の応力とは異なる第2の固有の応力を有する第2絶縁層が形成される。
最後に、第1プレースホルダ構造は、第1ゲート電極構造と置換され、また、第2プレースホルダ構造は、第2ゲート電極構造と置換される。
本発明のさらに異なる実施形態の一例によれば、半導体デバイスは、第1の高さを備えた第1ゲート電極を有する第1トランジスタ素子、および第2の高さを備えた第2ゲート電極を有する第2トランジスタ素子を含む。
このデバイスは、第1の固有の応力を有しており、横方向に第1ゲート電極を取り囲む第1絶縁層をさらに含む。この第1の固有の応力は、第1の高さまでの第1絶縁層内で実質的に均質に振る舞う。
さらに、このデバイスは、第1の固有の応力と異なる第2の固有の応力を有しており、横方向に第2ゲート電極を取り囲む第2絶縁層をさらに含む。この第2の固有の応力は、第2の高さまでの第2絶縁層内で実質的に均質に振る舞う。
本発明は、添付の図面と共に、詳細な説明を参照することによって理解することができる。図面中、類似する参照符号は、類似する要素を示す。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。
本発明の一例となる実施形態について、以下に説明する。明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。
本発明を、添付の図面を参照しながら以下に説明する。
様々な構造、システムおよびデバイスは、図面では、非常に正確ではっきりとした配置および分布を有するものとして記載されるが、実際には、当業者は、これらの領域および構造が図面に記載されているほど正確ではないことを認識する。しかしながら、添付した図面は、本発明の実施形態の一例を記載し、説明するために含まれている。ここで使用される用語およびフレーズは、これらの用語およびフレーズについての当業者による理解と一致する意味を有するように理解され、解釈されるべきである。用語またはフレーズが特別な定義(すなわち、当業者によって理解される通常の、一般的な意味と異なる定義)がなければ、ここでの用語またはフレーズの一貫した使用による意味であることになる。用語またはフレーズが特別な意味(すなわち、当業者によって理解される以外の意味)を有する限り、このような特別の定義は、用語またはフレーズについて特別の定義を直接かつ明白に提供するように、明細書において説明される。
本発明は、トランジスタ素子のチャネル領域のような半導体領域中の歪みが、関心のある半導体領域に近接して形成される特定の固有の応力(intrinsic stress)を有している材料層によって、効率よく生成され得るという概念に基づくものである。
対となる相補型トランジスタの異なるチャネル領域におけるように、複数のダイ領域を含んでおり非常に小さなスケールのダイ領域または異なる基板領域内の歪みの有効な局所的な調節を可能とするプロセス戦略の提供によって、進んだ歪み技術は、進んだトランジスタ・アーキテクチャと結びつき得る。これによって、高度にスケールされたトランジスタデバイスについても高い荷電キャリア移動度、したがってチャネル導電率と共に、高いゲート導電率を提供する。
添付の図面を参照すると、本発明のさらなる実施例がより詳細に記載される。
図1aは、基板101を含む半導体素子100の概略的な断面図であり、例えばマイクロプロセッサ、記憶チップおよびこれに類するような集積回路の回路素子をその上に形成する任意の適切な基板であり得る。
基板101は、シリコン基板のようなバルク半導体基板を示し得る。あるいはある特定の実施形態において、シリコン・オン・インシュレータ(SOI)基板を示し得る。半導体層102は、基板101内に図示しない絶縁層上に形成された結晶質シリコン層を示し得る。
MOS技術によって製造された進んだ集積回路の大部分はシリコンに基づいて製造されているので、以下の記載において、半導体層102に関してしばしばシリコンを指し得る。ガリウム砒素、ゲルマニウム、シリコン/ゲルマニウム、あるいはその他のIII-VまたはII-VI半導体材料のように、他の適切な半導体材料もまた本発明に使用してもよいことを認識すべきである。
同様に、分かれた層として示すが、半導体層102は、バルク半導体基板の上部を示し得る。
半導体素子100は、二酸化シリコン、アモルファス・カーボン、およびこれらに類するもののような任意の適切な材料から形成された第1プレースホルダ構造104aを含んでいる。
第1プレースホルダ構造104aは、第1半導体領域107a上に形成される。第1プレースホルダ構造104aの手段によってトランジスタが形成されることになっている場合、この第1半導体領域107aは第1チャネル領域を示し得る。
第1半導体領域107aに関して対称的または非対称的に配置され得る第1ドープ領域106aは、図示の実施形態においては、層102内にドレインおよびソース領域の形態で形成され得る。
すなわち、第1ドープ領域106aの縦方向および横方向のドーパント・プロファイルは、特定のトランジスタのタイプのデバイス要求にしたがって設計することができる。
したがって、特定の実施形態においては、ドープ領域106aは、第1ドレインおよびソース領域を表わす。この第1ドレインおよびソース領域は、これらの領域に特定のタイプの導電率を与えるドーパント材料をそこに含んでいる。
この実施形態では、領域106aはNドープすることができ、第1半導体領域107aとつながる領域106aは、Nチャネルトランジスタの特性を有し得る。
さらに、サイドウォールスペーサ105aは、第1プレースホルダ構造104aのサイドウォール上に形成される。このサイドウォールスペーサ105aは、ある特定の実施形態において、後のエッチング手順において所望の高いエッチング選択比を呈するように、第1プレースホルダ構造104aからの材料構成と異なり得る。
例えば、サイドウォールスペーサ105aは、アモルファス炭素、窒化シリコン、二酸化シリコンおよびこれらに類するもので構成することができる。
同様に、第2プレースホルダ構造104bは、第2半導体領域107b上に形成され得る。この第2半導体領域107bは、実施形態のうちのいくつかにおいて、第2トランジスタ素子のチャネル領域を示し得る。
さらに、第2半導体領域107bに隣接するドープ領域106bは、特定の実施形態において、ドレインおよびソース領域と特定のトランジスタのタイプのチャネル領域とを定義するように形成することができる。
例えば、ドープ領域106bによって囲まれた第2半導体領域107bは、それぞれのドープ領域106aによって囲まれた第1半導体領域107aの隣りに位置し得るが、進んだ半導体デバイス中で一般的に使用されるように、トレンチ分離構造の形態で提供され得る分離構造103によってそこから分離することができる。
トランジスタ構造を示す場合、領域107b、106bは、領域107a、106aとして同じタイプであってもよい。あるいはP型またはPチャネルトランジスタのような異なるタイプのトランジスタを示し得る。
しかしながら、第1および第2半導体領域107a、107bは、同一のダイ領域内の非常に異なる位置に位置するが、異なる電気特性を提供するように、異なるタイプまたは大きさの歪みを受けるのに必要とされる回路素子を示し得る。
同様に、領域107a、107bは、中央領域および周辺の領域のような異なる基板領域における異なる回路素子または異なるダイ部分を示し得る。第1および第2半導体領域107a、107bについての歪み技術は、基板101の中央・周辺の領域上に製造された半導体デバイスのより均一な電気的ふるまいを提供することができる。
そのサイドウォール上に形成されたサイドウォールスペーサ105bおよび第2プレースホルダ構造104bの材料構成に関して、対応する構成要素104aおよび105aについて記載のように、同じ基準が適用される。
図1aに示されるような半導体デバイス100を形成するための一般的な処理フローは、以下のようなプロセスを含んでいてもよい。
半導体層102を含んだ基板101を形成した後、またはこれと同じ物を基板製造業者から受け取った後、注入処理が、第1および第2半導体領域107a、107b内のに特定の縦方向のドーパント・プロファイルを形成するように実行することができる。
その後、第1および第2プレースホルダ104a、104bは、公知のデポジション、フォトリソグラフィ、およびエッチング技術により形成することができる。この第1および第2プレースホルダ104a、104bの長さ、すなわち、図1aにおけるこれらの構成要素の横方向の寸法(またはゲート長さ寸法)は、設計条件により、約100nmとすることができる。また、非常に進んだ集積回路においてはずっと小さいものとすることができる。
その後、その中にドープ領域106a、106bを形成すべく、ドーパント種を導入してよい。デバイス条件によって、所望のタイプのドーパント材料で各ドープ領域106a、106bを形成するように、このデバイス100を例えばフォトレジストマスクによってマスクしてもよい。
これらの注入の間、プレースホールダ104a、104bは、それぞれの半導体領域107a、107bのドーパント浸透を実質的に回避する注入マスクとして働く。
その後、対応する材料層をたい積し、この材料層を異方性エッチングすることによって、サイドウォールスペーサ105a、105bを形成することができる。一般的に、異方性エッチング雰囲気に晒された際に、半導体層102の表面を過度に破損しないように、スペーサ材料より前にライナー材料をたい積してもよいことを認識すべきである。簡略化のため、対応するライナーは図1aにおいては示されない。
それから、例えばフォトレジストマスク上でさらなる注入プロセスを実行することができる。また、各サイドウォールスペーサ105a、105bとつながる第1および第2プレースホルダ104a、104bは、ドープ領域106a、106bにおける所望の縦方向のドーパント・プロファイルをそれぞれ得るための注入マスクの役割を果たす。
その後、領域106a、106b中のドーパントを活性化すべく、また、損傷を受けた結晶部分を再結晶させるべく、対応するアニーリング処理(annealing cycle)を実行することができる。代わりに、上記1つ以上の注入の後、対応するアニーリングプロセスを実行してもよい。
いくつかの例において、領域106a、106b内のより複雑なドーパント・プロファイルを得るべく、さらなる注入ステップの前に、高度に複雑な縦方向のドーパント・プロファイルが必要とされる際、さらなる図示しないサイドウォールスペーサが形成され得ることに注目すべきである。
ある特定の実施形態においては、その後、公知のプロセス・レシピに基づいた選択性エッチングプロセスによって、サイドウォールスペーサ領域105a、105bを除去することができる。
例えばスペーサ105a、105bが窒化シリコンにより構成されている場合、熱いリン酸によって選択的に除去することができる。
他の例においては、スペーサ105a、105bはプラズマ・エッチングプロセスによって除去され得る。いくつかの実施例においては、エッチング停止層として一般的に使用される図示しないライナーは、注入サイクル中に残され、スペーサ105a、105bを除去する間にはエッチング停止層として使用することができる。
他の実施例においては、スペーサ105a、105bはデバイス100のさらなる処理の間残すことができる。
図1bは、次の製造段階にあるデバイス100を概略的に示している。この図においてデバイス100は、特定の固有の応力を有する絶縁層108を含む。この固有の応力は、第1および第2プレースホルダ104a、104bを囲むように形成される。
「固有の応力」という語は、ある種の応力、すなわち引っ張り応力または圧縮応力、またはこれらの変形、つまり、大きさと同様、方向に依存する引っ張り応力または圧縮応力として理解される。
したがって、ある実施形態の一例においては、絶縁層108は、約0.1ないし1.0GPa(ギガ・パスカル)の大きさを有する固有の引張応力を有し得る。
絶縁層108は、窒化シリコンのような任意の適切な材料で構成されてよい。
ある実施形態の一例においては、デバイス100は、絶縁層108と比較して異なる材料構成を有しており、また絶縁層108と比較して著しく薄い厚みを有している、共形のエッチング停止層109をさらに含む。このエッチング停止層109は、例えば二酸化シリコンで構成されてよい。
エッチング停止層109は、形成される場合、TEOSまたはシランのようなプレカーサ材料に基づく、公知のプラズマ化学気相成長法(PECVD)技術によって形成することができる。
絶縁層108は、周知のプロセス・レシピに基づくPECVD技術によって形成することができる。
このプロセス・パラメータは、所望する固有の応力となるように調整することができる。例えば、窒化シリコンは、高い圧縮応力または引張応力をかけてたい積されてもよい。この応力の種類や大きさは、蒸着温度、蒸着圧力、ツール構成、蒸着プロセスの間のイオン衝撃を調整するバイアス力、プラズマ電力、およびこれに類するもののような、プロセス・パラメータを制御することにより、容易に調整することができる。
例えば、残りのパラメータが同じであるとすれば、窒化シリコンの蒸着中に増加したイオン衝撃、すなわち増加したバイアス力は、圧縮応力の生成を促進する。
特定の実施形態のいくつかにおいては、絶縁層108の蒸着した結果形成される微細構成は、公知のプロセス・レシピにしたがい、例えば化学的機械的研磨(CMP)によってプレーナ化することができる。
これにより、絶縁層108の超過材料は、実質的に平らな表面となる程度まで除去されてよく、ある実施形態においては、材料の除去は、第1および第2レースホルダ104a、104bの上面が露出するまで継続され得る。
しかしながら、他の実施例においては、層108をプレーナ化することなく、さらなる処理が実行され得る。
図1cは、さらなる製造段階にあるデバイス100を概略的に示したものである。この段階では、第2プレースホルダ104bを取り囲む層108の一部が除去され、その一方で、第1プレースホルダ104aはまだ残りの絶縁層108(108a)によって少なくとも横方向に埋め込まれている。
さらに、第2プレースホルダ104bおよび、エッチング停止層が形成された場合にこの層を含んだ層102の関連する部分を露出するように、レジストマスク110がデバイス100上に形成される。
レジストマスク110は、P型およびN型トランジスタを異なるようにドープするのに使用され得るフォトリソグラフィ技術によって形成することができ、よって、対応するプロセスは公知である。
その後、特定の固有の応力を有する絶縁層108aを最終的に得るように、絶縁層108を、異方性プロセス・レシピによって選択的にエッチングすることができる。異方性エッチングプロセス中に、エッチング停止層109が形成されル場合には、不適当な材料の除去および(または)半導体層102の露出した部分の損傷を防ぐことができる。
図1dは、第2の特定の固有の応力を有する第2絶縁層111を備えたデバイス100を概略的に示している。この第2絶縁層111は、絶縁層部分108a、第2プレースホルダ104b、および露出した半導体層102またはエッチング停止層109を被覆する。
先の絶縁層108の異方性エッチングプロセスによって、エッチング停止層109の露出した部分に何らかの損傷を生じると考えられる場合、第2絶縁層111をたい積する前に、エッチング停止層109の露出した部分を除去してもよいことに注目すべきである。
この場合、層109に類するさらなるエッチング停止層をたい積することができる。その後、このエッチング停止層はまた、絶縁層部分108a(ダッシュ線で示される)を被覆し、半導体層102および第2プレースホルダ104bの露出部分を被覆し得る。
便宜上、エッチング停止層のこの部分は、符号109として示されている。半導体層102上にエッチング停止層109を提供することは、後の製造段階においてコンタクト開口部を形成するのに有利となり得る。
しかしながら、他の実施形態においては、エッチング停止層109は省略され得る。
窒化シリコンのような任意の適切な材料で構成され得る第2絶縁層111は、公知の蒸着レシピによってたい積することができ、そのプロセス・パラメータは、デバイス必要条件によって所望の固有の応力を提供するように制御される。
上述したように、窒化シリコンは、例えば1.0GPaの圧縮応力から1.0GPaの引張応力に達する、広範囲にわたる圧縮応力および引張応力を有する周知のプロセス・レシピに基づいて容易にたい積することができる。
ある特定の実施形態の一例においては、第2半導体領域107bがP型トランジスタのチャネル領域を示す場合、第2絶縁層111の固有の応力は、この第2半導体領域107bに圧縮応力を引き起こすように形成される。
その後、図1cおよび図1dに示されるように、絶縁層108がプレーナ化されていないか、第1プレースホルダ104a上が十分な程度まで平面になった場合、絶縁層111および場合によって層部分108aの超過材料は、CMPプロセスにによって除去され、これによってデバイス100の微細構成はさらにプレーナ化される。
図1eは、上述したプロセス・シーケンス後のデバイス100を概略的に示している。よってデバイス100は、横方向に第1プレースホルダ104aを囲む層部分108a、横方向に第2プレースホルダ104bを囲む第2層部分111bで、実質的に平坦な微細構成を含む。
したがって、118aとして示される引張応力として図示される、層部分108aの実質的に均質的にふるまう固有の応力は、第1半導体領域107a中にそれぞれ変形、すなわち歪み、すなわちこの例では引張歪み、を生成する。この引っ張り歪みは一般的に、この領域における電子の移動度を増加させる。
同様に、本実施形態において圧縮応力121bとして示される、実質的に均質的にふるまう第2の第2の固有の応力を有する層部分111bは、同様に、第2の半導体領域107b内に変形または歪みを生成する。この変形または歪みは、本実施形態においては圧縮歪みであり、これによりホールの移動度が増加する。
半導体領域107a、107b中に異なる歪みを生成すべく、他の構成を採用してもよい。例えば、固有の応力118aは圧縮応力であり、固有の応力121bは引っ張り応力であってよい。あるいは、固有の応力118aおよび121bの双方が圧縮応力または引っ張り応力であってもよいし、またはこれらの応力の大きさにおいて異なっていてもよい。
他の例において、固有の応力118aまたは121bは、他の半導体領域が所望する大きさの歪みを受け取る一方で、それぞれの半導体領域中の歪みが実質的にゼロとなるように選択されてもよい。
この構成は、N型トランジスタの性能の質を下げることがない一方で、P型トランジスタの移動度は増加されることになり、P型トランジスタおよびN型トランジスタのより電気的特性をより一定にする点において有利となり得る。
図1fは、プレースホルダ104a、104bを除去したデバイス100を概略的に示している。さらに、各第1および第2半導体領域107a、107b上にそれぞれゲート絶縁膜113a、113bが形成される。
プレースホルダ104a、104bの除去は、選択エッチングプロセスによって実行することができる。このプロセスは、プラズマ・エッチングプロセスおよび(または)ウェットケミカル・エッチングプロセスを含んでいてよい。
例えば、プレースホルダ104a、104bが二酸化シリコンまたはアモルファス炭素で構成され、層部分108a、111bが例えば窒化シリコンからなる場合、層部分108a、111bに関して容易に選択的にエッチングすることができる。また第1および第2半導体領域107a、107bの材料に関しては、公知のプロセスレシピに基づいて、容易に選択的にエッチングすることができる。
例えば、第1および第2プレースホルダ104a、104bの残りの部分をその後、領域107a、107bをあまり損傷しないように等方性の高いまたはウェットケミカル・エッチングプロセスによって除去することができる一方で、除去プロセスは、これらの第1および第2プレースホルダ104a、104bの実質的な量を選択的に除去するプラズマ・エッチングプロセスを含んでいてよい。
他の実施形態においては、さらにまたは代わりに、領域107a、107bの損傷を受けた表面部分を、例えば熱酸化またはウェットケミカル酸化によって酸化させてもよい。また、酸化した部分は、例えば、領域107a、107bを著しく損傷させることがないフッ素酸(HF)に基づいて選択性の高いウェットケミカル・エッチングプロセスによって除去することができる。
プレースホルダ104a、104bを除去した後、設計条件に従って酸化および(または)蒸着によってゲート絶縁膜113a、113bを形成することができる。
例えばゲート絶縁膜113a、113bは、高度なトランジスタ・デバイスにおいて必要とされるような高度に調整された層の厚さを得るように、公知のレシピによる、熱またはウェットケミカル酸化によって形成することができる。これにより、ゲート絶縁膜の厚さは1.5〜数ナノメータの範囲となり得る。
他の実施形態においては、極薄の熱酸化物が形成され、その後、ゲート絶縁膜113a、113bを最終的に所望の厚さとするように、適切な絶縁材料のたい積してもよい。対応するたい積された層は、ダッシュ線において示され、符号112として図示される。ゲート絶縁膜113a、113bはまた、たい積された層112のみによって形成されてもよい。
実施形態のうちのいくつかの例においては、プレースホルダ104aによって定義された開口部の初期の長さ112aが、形成されるゲート電極の所望の値には大きすぎると考えられる場合、ゲート絶縁膜113a、113bを形成する前に、層112のような絶縁層を、共形性が非常に高く、層の厚さを正確に定義する方法でたい積することができる。
その後、一般的なサイドウォールスペーサ技術において使用されるように、この開口部の底、すなわち領域107a上にたい積された材料を、異方性エッチングプロセスによって同様に除去することができる。
このように、トランジスタ構造のゲート長は、フォトリソグラフィのばらつきを補うために、またはフォトリソグラフィの解像度を広げるために微調整することができる。その後、上述したように、それぞれのゲート絶縁膜を形成することができる。
図1gは、図1fの構造の上に形成された導体材料123の層を有する半導体デバイス100を示す。
層123はドープしたポリシリコンで構成してもよいし、または、非常に高度な半導体デバイスについての実施形態では、金属または金属化合物を含んでいてもよい。例えば、層123は、タングステン、タングステンシリサイド、アルミニウム、ニッケル、銅またはこれらの化合物、およびこれに類するものを含んでいてもよい。
層123に使用される材料の種類によって、対応するたい積技術が使用されてもよい。例えば、ポリシリコン、アルミニウム、タングステン、タングステンシリサイドおよびこれに類するものは、公知の化学蒸着法(CVD)技術によって容易にたい積することができる。
他の場合においては、プレーティングまたは無電解プレーティングのようなプレーティング方法は、第1および第2半導体領域107a、107b上のそれぞれの開口部を確実に充てんするのに使用され得る。
その後、層123の超過材料は、エッチング、化学的機械的研磨、およびこれらの組み合わせのような任意の適切な技術によって除去することができる。
図1hは、層123の超過材料が除去され、生成される構造の上層として層間絶縁膜126がさらに形成された半導体デバイス100を示す。
したがって、デバイス100は、第1半導体領域107a上のゲート電極構造124aおよび第2半導体領域107b上の第2ゲート電極構造124bを含む。これにより、第1トランジスタ素子130aと、第2トランジスタ素子130bが定義される。
さらに、図1hに示すように、層部分108aは、高さ125aまでのゲート電極構造124aに、実質的に均質的に作用する第1の固有の応力118aを提供する。一方で、第2の層部分111bは、高さ125bまでの第2ゲート電極構造124bに実質的に均質的に作用する第2の固有の応力121bを提供する。
したがって、応力118a、121bによって、関連する半導体領域またはチャネル領域107a、107bにおいてそれぞれの変形または歪みが形成される。
よって、これらのチャネル領域中の荷電キャリア移動度は、応力118a、121bをそれぞれ制御することによって、個々に調整することができる。
図1hに示すようなトランジスタ構成は特に、実質的に平坦で、ドープ領域106a、106b、すなわち関連するゲート電極構造124a、124bについての各ドレインおよびソース領域、のセルフアライン構成を可能にする。
さらに、ゲート電極構造124a、124bは、金属、金属化合物、高度にドープしたポリシリコン、またはこれらの組み合わせ、およびこれに類するもののような、高い導電材料で形成されてよい。
特定の実施形態において、ゲート電極構造124a、124bは、実質的に金属で構成される。
図2は、本発明のさらなる実施形態の一例による、製造の中間段階にある半導体デバイス200を概略的に示している。
図2では、図1dおよび図1eにおける構成要素と同一または類似の構成要素は、100番代ではなく200番代を使用する以外同じ参照符号によって示されている。
したがって、デバイス200は、関連するドープ領域206a、206bを備える第1および第2半導体領域207a、207bを含む半導体層202がその上に形成された基板201を含んでいる。
プレースホルダ204a、204bは、特定の固有の応力を有する絶縁層208中に縦方向に埋め込まれる。
さらに、第2半導体領域207bに関連するデバイス200の一部分を露出するように、レジストマスク210が絶縁層208上に形成される。
図2に示すようなデバイス200の形成に関しては、図1a、図1bおよび図1cにおける記載が引用される。
さらに、レジストマスク210によって被覆されていない絶縁層208の層部分208bの応力特性を変更すべく、デバイス200はイオン衝撃240に晒される。
例えば、キセノン、アルゴン、シリコンおよびこれらに類するもののような、重い不活性イオンが、層部分208b中に注入され得る。これにより、少なくとも部分的に、特定の固有の応力が緩和される。
したがって、層部分208aでは特定の固有の応力が維持される。これにより、第1半導体領域207a内に特定の変形が生成される。一方、第2半導体領域207b内の対応する歪みは、層部分208b内の緩和の程度により、層部分208aのものと著しく異なり得る。
例えば領域206a、207aがP型トランジスタ構成を示すものとなっている場合、絶縁層208は、第1半導体領域207a中のホール移動度を著しく改善すべく、例えば高い圧縮応力でたい積されていてよい。
特定の程度まで層部分208b中の初期圧縮応力を緩和することによって、第2半導体領域207b内の電子移動度の減少量は、n型チャネル領域として設計された場合、設計要件により調整することができる。
既に上述したように、第1および第2半導体領域207a、207bは必ずしも異なる種類のチャネル領域を示す必要はないが、また、同一のチャネル領域を表わし得る。例えば、図2に示されるようなプロセス技術によって異なる程度の処理動作、またはデバイスの均一性を調整するための所望の程度を達成することができる。
その後、さらに、図1eないし図1hに記載されるデバイス100について記載されるように、デバイス200のさらなる処理が継続されてもよい。
図3aは、本発明のさらなる実施形態の一例による、半導体デバイス300を概略的に示している。
デバイス300は、図1eに記載されるデバイスと類似のデバイスを示し得るので、同一または類似の構成要素は、100番代ではなく300番代を使用する以外同じ参照符号によって示されている。したがって、これらの構成要素の詳細は、ここでは省略する。
さらに、デバイス300は、半導体層302またいは基板301に、水素、ヘリウムまたは酸素のような軽いイオン種を挿入するようにイオン注入350に晒される。
イオン注入350は、層302および(または)基板301内の所望の深さが高い不純物濃度となるように、高いドーズ量および適切なエネルギー量で実行される。例えば、当初注入されたピーク濃度は、約1021ないし1023原子/cmの範囲で濃度を達成するように選択され得る。
ヘリウムまたは水素の一般的な注入パラメータは、5×10ないし2×1016イオン/cmのドーズ量を有する所望の浸透度により、約3ないし15kevとすることができる。
その後、例えば約350ないし1000℃の温度で熱処理を実行することができる。「気泡」または「ボイド」351を層302および(または)基板301に生成するように、一般的には数分の間、約700ないし950℃の温度で熱処理が実行される。
イオン注入350は、プレースホルダ304a、304bがまだ存在する状態で層部分308a、311bを貫通して実行されるので、気泡351の深さは実質的に一定とすることができる。
軽い不活性種が導入されるので、層308a、311b中の損傷、すなわち応力緩和を無視できるように、注入の間の停止メカニズムは主に結晶電子との相互作用に基づく。
気泡351により、残りの層302および(または)基板301からの領域306a、307a、306b、307bの機械的な分断はある程度達成され、これにより、層部分308a、311bから各領域307a、307b中への応力の移動(transfer)を著しく向上する。
したがって、領域307a、307bの歪み技術を著しく向上させることができる。したがって、荷電キャリア移動度およびチャネル導電率をより効率的に改善することができる。
他の実施形態においては、イオン注入350は、例えば、層部分308a、311bを形成する前、あるいはプレースホルダ304a、304bを形成する前のような、初期の製造段階において実行され得る。これにより、上述したように、例えばそれらが非常に小さくても、どんな緩和効果も回避する。
その後、領域306a、306b中のドーパントを活性化するアニーリングサイクル中に、気泡351を生成してもよい。
図3bは、イオン注入350の前にプレースホルダ304a、304bが除去された半導体デバイス300を概略的に示している。
この場合、実質的に領域306a、306bに影響を与えることなく半導体層302ないに軽いイオン種を位置させるように、注入エネルギーを選択することができる。したがって、気泡351により、残りの半導体層302から半導体領域307a、307bを効率高く分断することができる。
したがって、領域307a、307bに移動させた応力をまた著しく増加する。
さらに、気泡351はそれら自体が応力の源の役割を果たし、これにより、各領域307a、307bないの対応する歪みをさらに生成する。
このようにして、2つの効果的な歪み導入メカニズムが結びつき得る。
この結果、本発明は、この形成プロセスにより、導電性の高いゲート電極を含んだ平坦なトランジスタ構造を形成することができる一方で、
異なる半導体領域が異なる歪みを受け得る半導体デバイスおよびこの半導体デバイスを形成する技術を提供する。
この目的のために、複数のトランジスタ要素のゲート電極構造を横方向に囲む絶縁層は、少なくとも2つの異なる歪み成分がそれぞれのチャネル領域において得られるように、部分的に変更される。
したがって、対となる相補型トランジスタを、それぞれのトランジスタが異なる歪みを有するチャネル領域を有するように形成することができる。
歪み導入応力層の変更は、層の特定の部分を除去し、それを異なる固有の応力の層部分に置換することにより、および(または)所望する程度まで固有の応力を緩和することにより達成することができる。
さらに、組み込んだ(in-laid)ゲート電極構造についてのプロセスを備えた高度な応力または歪み技術の組み合わせにより、非常に導電性の高いゲート電極構造を得ることができる。これにより、100nmまたはこれよりもずっと短いゲート長さを有する非常にスケーリングされたデバイスについてさえ、高いゲートおよびチャネル導電率が提供される。
加えて、部分的な応力を変更することは、有効に周囲の材料からチャネル領域を効果的に分断するためのメカニズムと有利に結びつき、これにより、それぞれのチャネル領域中に応力伝達の効率が著しく上昇する。
上記に示された特定の実施形態は、専ら説明のためのものであり、ここに記載された教示の利益を有する当業者には、異なるが均等な方式で修正の上、実施可能であることは明らかである。例えば、上述したプロセス手順は、異なる順序で実行してもよい。さらに、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。したがって、上述の特定の実施形態は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。したがって、本願で要求する保護は、添付の特許請求の範囲に記載される。
組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。 さらなる実施形態の一例により、応力層の固有の応力が部分的に変更される、製造段階中の半導体デバイスを概略的に示す断面図。 本発明のさらなる実施形態の一例により、それぞれの半導体領域への応力伝達を強めるように、所定の位置においてイオン種をたい積する、製造段階中の半導体デバイスを概略的に示す断面図。 本発明のさらなる実施形態の一例により、それぞれの半導体領域への応力伝達を強めるように、所定の位置においてイオン種をたい積する、製造段階中の半導体デバイスを概略的に示す断面図。

Claims (12)

  1. 基板(101)上にたい積した半導体層(102)中に形成された第1半導体領域(107a)上に、第1プレースホルダ構造(104a)を形成し、
    前記半導体層(102)中に形成された第2半導体領域(107b)上に、第2プレースホルダ構造(104b)を形成し、
    前記第1プレースホルダ構造(104a)および前記第2プレースホルダ構造(104b)を取り囲むように、前記半導体層(102)上に特定の固有の応力を有する絶縁層(108)をたい積し、
    前記第2プレースホルダ構造(104b)を取り囲む前記絶縁層(108)の一部を、前記一部の前記固有の応力を変えるべく変更し、
    前記第1プレースホルダ構造(104a)および前記第2プレースホルダ構造(104b)を導電材料で置換する、
    方法。
  2. さらに、前記第1半導体領域(107a)および前記第2半導体領域(107b)に隣接する前記半導体層(102)中に、ドープ領域(106a)(106b)を形成する、請求項1記載の方法。
  3. 前記ドープ領域(106a)(106b)の形成は、前記第1プレースホルダ構造(104a)および前記第2プレースホルダ構造(104b)を注入マスクとして使用する一方で、イオン注入プロセスにより、少なくとも1つのドーパント種を導入する、請求項2記載の方法。
  4. 前記ドープ領域(106a)(106b)の形成は、
    前記第1プレースホルダ構造(104a)および前記第2プレースホルダ構造(104b)のそれぞれのサイドウォール上に、少なくとも1つのサイドウォールスペーサ素子を形成し、
    少なくとも前記イオン注入プロセスの1ステップの間に、前記少なくとも1つのサイドウォールスペーサを注入マスクとして使用することを含む、請求項3記載の方法。
  5. さらに、前記絶縁層(108)をたい積する前に、前記少なくとも1つのサイドウォールスペーサを除去する、請求項5記載の方法。
  6. 前記第2プレースホルダ構造(104b)を取り囲む前記一部の変更は、前記一部を除去することを含む、請求項1記載の方法。
  7. 前記半導体層(102)上に、前記絶縁層(108)の固有の応力と異なる第2の固有の応力を有する第2絶縁層(126)をさらにたい積する、請求項7記載の方法。
  8. さらに、前記第2プレースホルダ構造(104b)の上面を露出すべく、前記第2絶縁層(126)の材料を除去する、請求項8記載の方法。
  9. 前記第2プレースホルダ構造(104b)を取り囲む前記一部を除去する前に、前記第2絶縁層(126)の表面をプレーナ化する、請求項7記載の方法。
  10. 前記第2プレースホルダ構造(104b)を取り囲む前記一部の変更は、前記一部中の前記固有の応力を選択的に緩和する、請求項1記載の方法。
  11. 前記固有の応力は、前記一部のイオン衝撃によって選択的に緩和される、請求項10記載の方法。
  12. さらに、前記第1半導体領域(107a)および前記第2半導体領域(107b)の少なくとも一方に隣接している領域に不活性な種を注入し、
    前記不活性な種によるボイドを形成するように、前記基板を熱処理する、請求項1記載の方法。
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