JP2006332337A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高速動作を実現する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の第１の導電型領域上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁と、前記第１の側壁の側面に形成された第２の側壁と、前記第２の側壁の下方に形成され、第２の導電型の第１の不純物層を含み、ゲルマニウムを含む半導体層と、前記第２の側壁の外側の領域に形成され、前記第１の不純物層より多量の第２の導電型不純物を含む第２の不純物層と、前記第２の不純物層上に形成されたシリサイド層とを具備する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、シリコン・ゲルマニウムを使用する半導体装置及びその製造方法に関する。
半導体装置の微細化に伴い、ＭＯＳ（Metal Oxide semiconductor）型半導体装置の高速化のために歪みシリコン素子が注目されている。ＣＭＯＳＦＥＴ（Complementally MOS Field Effect Transistor）では、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）のチャネル領域のキャリア（ホール）移動度が、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）のチャネル領域のキャリア（電子）移動度より遅いため、ｐＭＯＳを高速化させることが望まれている。ｐＭＯＳでは、チャネル領域に圧縮応力を与えると、キャリア（ホール）の移動度が増加することが知られている。
そこで、ｐＭＯＳのソース／ドレイン若しくはソース／ドレイン・エクステンションに、シリコンより原子半径が大きいゲルマニウム（Ｇｅ）若しくはシリコン・ゲルマニウム（ＳｉＧｅ）を用いることにより、チャネル領域に圧縮応力を与え、キャリア移動度を向上させる方法が知られている（例えば、特許文献１参照）。
また、ドレイン若しくはドレインとドレイン・エクステンションにＳｉＧｅ層を効率的に形成する方法が、非特許文献１に開示されている。この方法では、ドレイン若しくはドレインとドレイン・エクステンションを形成するシリコン基板に浅い溝を掘り、そこに、ＳｉＧｅ層を選択エピタキシャル成長させる。さらに、ＳｉＧｅ層のドレイン上にシリサイド層（例えば、ニッケル・シリサイド層（ＮｉＳｉ））を形成している。
しかしながら、シリサイド層を形成しようとするソース／ドレインにＧｅが含まれると、シリサイド層をソース／ドレイン上に形成する際に、シリサイド膜の剥れ等の、成膜不良が生じるという問題がある。
この問題を解決するために、ＳｉＧｅで形成したソース／ドレイン上にシリコン膜をエピタキシャル成長させた後、シリサイド層を形成して成膜不良を防止しようとする試みがある。しかし、シリコン膜厚に薄い部分があると、シリサイド層がＳｉＧｅ層に触れ、シリサイド金属（例えば、Ｎｉ）が偏析する可能性がある。
したがって、ソース／ドレイン・エクステンションにＳｉＧｅを用いることと、ソース／ドレイン上にシリサイド層を形成することとを両立でき、高速動作を実現する半導体装置及びその製造方法を提供することが望まれている。
特開平８−１８６２５７号公報 P. R. Chidambaram et. al.; "35% Drive Current Improvement from Recessed-SiGe Drain Extension on 37nm Gate Length PMOS", 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 48-49.
本発明の目的は、高速動作を実現する半導体装置及びその製造方法を提供することである。
上記の課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
本発明の１態様による半導体装置は、半導体基板の第１の導電型領域上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁と、前記第１の側壁の側面に形成された第２の側壁と、前記第２の側壁の下方に形成され、第２の導電型の第１の不純物層を含み、ゲルマニウムを含む半導体層と、前記第２の側壁の外側の領域に形成され、前記第１の不純物層より多量の第２の導電型不純物を含む第２の不純物層と、前記第２の不純物層上に形成されたシリサイド層とを具備する。
本発明の他の１態様による半導体装置の製造方法は、半導体基板の第１の導電型領域上に絶縁膜を介してゲート電極を形成することと、前記ゲート電極の側面に第１の側壁を形成することと、前記第１の側壁の外側の領域に第１の溝を形成することと、前記第１の溝にゲルマニウムを含む半導体層を形成することと、前記半導体層に第２の導電型不純物を添加して第１の不純物層を形成することと、前記半導体層上で、前記第１の側壁の側面に第２の側壁を形成することと、前記第２の側壁の外側の領域の前記半導体層を除去して第２の溝を形成することと、前記第２の側壁の外側の領域に前記第１の不純物層より多量の前記第２の導電型不純物を添加して第２の不純物層を形成することと、前記第２の不純物層上にシリサイド層を形成することとを具備する。
本発明によって、高速動作を実現した半導体装置及びその製造方法を提供できる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
（第１の実施形態）
本発明の第１の実施形態は、ＣＭＯＳ半導体装置のｐＭＯＳのソース／ドレイン・エクステンションにＳｉＧｅを使用し、さらにソース／ドレイン及びソース／ドレイン・エクステンションをチャネル領域よりも高くしたエレベーテッド構造の半導体装置及びその製造方法である。ｐＭＯＳのソース／ドレイン・エクステンションにＳｉＧｅを使用することで、ｐＭＯＳのチャネル領域に圧縮応力を与え、チャネルのキャリア（すなわち、ホール）の移動度を大きくすることができる。さらに、ソース／ドレイン及びソース／ドレイン・エクステンションをエレベーテッド構造とすることで、実効的なこれらの接合深さを浅くできる。その結果、ｐＭＯＳの動作速度を早くすることができる。
本実施形態の半導体装置の断面構造の一例を図１に示す。本実施形態は、ｐＭＯＳ１００とｎＭＯＳ２００とを有するＣＭＯＳ半導体装置である。両者ともソース／ドレイン４２、２４２表面は、元々の半導体基板１０、例えば、シリコン基板１０の表面より高いエレベーテッド構造である。ｐＭＯＳ１００では、ソース／ドレイン・エクステンション３４にＳｉＧｅ３２を使用したエレベーテッド構造である。
ｐＭＯＳ１００のソース／ドレイン・エクステンション３４にのみＳｉＧｅ３２を使用し、ソース／ドレイン４２にはＳｉＧｅを使用しない。すなわち、ソース／ドレイン４２を形成する領域のＳｉＧｅ３２を除去して、エレベーテッド構造のシリコン４０を形成する。これにより、ソース／ドレイン４２上にシリサイド層４４を形成する際に、シリサイド層４４の膜剥れ等の成膜不良を防止することができる。
ｎＭＯＳ２００では、ソース／ドレイン・エクステンション２３４は、シリコン基板１０表面と同じ高さに形成される。しかし、ソース／ドレイン２４２は、ｐＭＯＳ１００と同様に、エレベーテッド構造のシリコン２４０に形成される。
さらに、上記の構造、すなわち、ｐＭＯＳのソース／ドレイン・エクステンション３４及びｐＭＯＳ及びｎＭＯＳのソース／ドレイン４２、２４２をエレベーテッド構造とすることで、これらの接合深さを平坦構造の場合と比べて実効的に浅くでき、短チャネル効果を抑制する能力を大きくできる。
本実施形態の半導体装置の製造プロセスを、図２から図４に示した工程断面図を使用して説明する。図には、本発明で着目しているｐＭＯＳのみを示すが、ｎＭＯＳは一部を変更するだけで同様に製造することができる。ｎＭＯＳに対応する参照符号は、（）を付して記してあり、図１を参照されたい。
（１）先ず、半導体基板１０、例えば、シリコン基板１０に素子分離１６を形成し、ゲート電極２４（２２４）を形成するための複数の膜を形成する。
シリコン基板１０中にウェル１４（２１４）を形成する（図１参照）。ウェルは、ｐＭＯＳ領域１４では、ｎ型不純物をドープし、ｎＭＯＳ領域２１４では、ｐ型不純物をドープする。以下の工程断面図では、ウェル１４を省略している。
図２（ａ）を参照して、素子分離１６を形成する。素子分離１６は、シリコン基板１０に浅い溝を形成して、その溝を絶縁膜、例えば、ＣＶＤ（chemical vapor deposition）法で形成した酸化シリコン（ＳｉＯ２）膜で埋めた、いわゆるＳＴＩ（shallow trench isolation）を使用することができる。そして、ゲート絶縁膜２２（２２２）を全面に形成する。ゲート絶縁膜としては、例えば、ＳｉＯ２膜若しくは酸窒化シリコン（ＳｉＯＮ）膜を使用することができる。ゲート絶縁膜２２（２２２）上にゲート電極２４（２２４）になる導電性材料膜２４ｍ、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコン膜２４ｍを堆積する。多結晶シリコン膜２４ｍ上に、第１の絶縁膜２６を堆積する。第１の絶縁膜２６としては、例えば、ＣＶＤ法で形成したＳｉＯ２膜を使用することができる。この第１の絶縁膜２６は、次の工程でゲート電極２４（２２４）を加工する際に、ハードマスクとして使用される。
（２）次に、図２（ｂ）に示したように、ゲート電極２４（２２４）を加工する。
第１の絶縁膜２６にゲート電極２４（２２４）のパターンをリソグラフィ及びエッチングによって形成する。第１の絶縁膜２６をマスクとして、ゲート電極用の導電性材料２４ｍをエッチングしてゲート電極２４（２２４）に加工する。
（３）次に、図２（ｃ）に示したように、ゲート電極２４（２２４）の側面に第１のゲート側壁２８（２２８）を形成し、さらに、ｐＭＯＳ領域のシリコン基板１０表面をエッチングしてソース／ドレイン・エクステンション３４用の浅い溝３０を形成する。
ここでは、シリコン基板１０を熱酸化して薄い酸化膜（図示せず）を全体に形成する。そして、全面に第１のゲート側壁２８（２２８）になる第２の絶縁膜２８ｍを形成する。第２の絶縁膜として、例えば、膜厚１０ｎｍの窒化シリコン（ＳｉＮ）膜を使用することができる。異方性エッチングによりシリコン基板１０上及びゲート電極２４（２２４）上方の第２の絶縁膜２８ｍを除去して、ゲート電極２４（２２４）の側面にのみ第２の絶縁膜２８ｍを残す。すなわち、第１のゲート側壁２８（２２８）を形成する。
さらに、ｐＭＯＳ領域のみ、ゲート電極２４及び第１のゲート側壁２８をマスクとしてシリコン基板１０をエッチングして、ＳｉＧｅを形成するための溝３０、すなわちソース／ドレイン・エクステンション３４を形成するための溝を形成する。
（４）次に、図３（ａ）に示したように、ｐＭＯＳ領域にのみＳｉＧｅ層３２を形成し、ソース／ドレイン・エクステンション３４（２３４）をｐＭＯＳ，ｎＭＯＳの両者に形成する。
ここでは、上記の工程（３）でｐＭＯＳ領域に形成した溝３０上にだけＳｉＧｅ層３２を選択エピタキシャル成長させる。ＳｉＧｅ選択エピタキシャル成長は、キャリアガスである水素（Ｈ２）に塩化水素（ＨＣｌ）を、例えば、０．４から０．５％程度添加し、ジクロルシラン（ＳｉＨ２Ｃｌ２）とモノゲルマン（ＧｅＨ４）の混合ガスを原料として、例えば、６５０℃から７５０℃の温度で行うことができる。ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量は、例えば、２％から５％とすることができる。このガス流量比を変えることによって、ＳｉＧｅ層中のＧｅ濃度を所望の値に制御することがでる。ＳｉＧｅ層３２中のＧｅ濃度は、例えば、１０％から３０％の範囲である。ＳｉＧｅ層３２の厚さは、ゲート長に依存して変えることができる。ゲート長が、例えば、７０ｎｍの場合、ＳｉＧｅ層３２の厚みを、例えば、３５ｎｍから４０ｎｍとすることができるが、この値より厚くして、チャネル領域に与えられる圧縮応力を大きくすることもできる。
本実施形態では、ＳｉＧｅ層３２の表面の高さは、チャネル領域のシリコン基板１０の表面よりも高くする。例えば、ＳｉＧｅ層形成のための溝３０の深さを３０ｎｍとし、ＳｉＧｅ層３２の膜厚を４０ｎｍとする。このようにＳｉＧｅ層３２をエレベーテッド構造とすることによって、平坦構造よりも効率的にチャネル領域に圧縮応力を発生させることができる。
その後、ソース／ドレイン・エクステンション３４（２３４）のドーピングを、例えば、イオン注入により行う。イオン注入の条件は、後で行うソース／ドレイン４２（２４２）のイオン注入よりも低エネルギー、低濃度とする。これによりソース／ドレイン・エクステンション３４（２３４）の接合深さを、ソース／ドレイン４２（２４２）よりも浅くすることができる。ドープする不純物として、ｐＭＯＳ領域のＳｉＧｅ層３２中には、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域のシリコン１０中には、例えば、ヒ素（Ａｓ）を使用することができる。
ｐＭＯＳのソース／ドレイン・エクステンション３４のドーピングは、ＳｉＧｅ層３２の選択エピタキシャル成長時に、例えば、ホウ素（Ｂ）を同時にドープすることができる。この場合には、ｐＭＯＳでは、上記のイオン注入を省略することができる。このドープトＳｉＧｅ層３２を使用すると、後で説明する図５に示した例のように、ソース／ドレイン・エクステンション３４の接合深さは、ＳｉＧｅ層３２の厚さと等しくなる。
一方、イオン注入によりソース／ドレイン・エクステンション３４のドーピングを行う場合、注入エネルギーを調節することによって接合深さを制御できる。例えば、図３（ａ）に示したように、ソース／ドレイン・エクステンション３４の接合深さをＳｉＧｅ層３２の厚さよりも浅くすることができる。さらに、ＳｉＧｅ中のホウ素（Ｂ）の拡散は、シリコン中よりも抑制されるため、ソース／ドレイン・エクステンション３４の接合深さを浅くするためには、好都合である。
短チャネル効果を抑制するためには、ソース／ドレイン・エクステンション３４の接合深さは、浅いことが好ましく、ｐＭＯＳのチャネル領域のキャリア移動度を改善するためには、圧縮応力が大きいこと、すなわち、ＳｉＧｅ層３２の厚さが厚いことが好ましい。この構造は、上記のようにイオン注入によりソース／ドレイン・エクステンション３４を形成し、その接合深さをＳｉＧｅ層３２の厚さよりも浅くすることにより実現できる。
このようにして、図３（ａ）に示したように、ｐＭＯＳ領域にＳｉＧｅ層３２用いたエレベーテッド構造のソース／ドレイン・エクステンション３４を形成することができる。
（５）次に、図３（ｂ）に示したように、第２のゲート側壁３６（２３６）を形成し、ソース／ドレイン形成のための溝３８を形成する。
ここでは、ゲート電極２４（２２４）上を含む全面に第３の絶縁膜３６ｍを堆積する。第３の絶縁膜としては、ＣＶＤ法で形成した例えば、膜厚２０から３０ｎｍのＳｉＮ膜若しくはＳｉＯ２膜を使用することができる。異方性エッチングによりゲート電極２４（２２４）上及びＳｉＧｅ層３２上（ｐＭＯＳ領域）又はシリコン基板１０上（ｎＭＯＳ領域）の第３の絶縁膜３６ｍを除去して、ゲート電極２４（２２４）の側面にだけ第３の絶縁膜３６ｍを残す。これにより、第２のゲート側壁３６（２３６）が形成できる。
そして、ゲート電極２４（２２４）及び第２のゲート側壁３６（２３６）をマスクとして、露出したＳｉＧｅ層３２（ｐＭＯＳ領域）又はシリコン基板１０（ｎＭＯＳ領域）をエッチングして、ソース／ドレイン４２（２４２）を形成するための溝３８を形成する。この溝３８の深さは、ＳｉＧｅ層３２を除去する深さとすることができる。このエッチング時に、ゲート電極２４（２２４）の上面は、第１の絶縁膜２６により覆われているため、ゲート電極２４（２２４）がエッチングされることはない。
このようにして、ｐＭＯＳの第２のゲート側壁３６下にだけＳｉＧｅ層３２が残され、第２のゲート側壁３６（２３６）下にソース／ドレイン・エクステンション３４（２３４）が形成された、図３（ｂ）に示した構造を形成できる。
（６）次に、図３（ｃ）に示したように、ソース／ドレイン４２（２４２）を形成させるための溝３８にシリコン（Ｓｉ）層４０（２４０）を選択エピタキシャル成長させる。
Ｓｉ層４０（２４０）の選択エピタキシャル成長は、ＳｉＧｅ層３２の選択エピタキシャル成長と同様に、キャリアガスであるＨ２ガスに微量のＨＣｌを添加し、モノシラン（ＳｉＨ４）を原料ガスとして行うことができる。Ｓｉ層４０（２４０）の厚さは、この後の工程でここに形成するソース／ドレイン４２（２４２）をエレベーテッド構造とするために、溝３８の深さ、すなわち、ＳｉＧｅ層３２の厚さより厚くする。
そして、ソース／ドレイン４２（２４２）を形成するために、ゲート電極２４（２２４）及び第２のゲート側壁３６（２３６）をマスクとして、ｐＭＯＳ領域には、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域には、例えば、ヒ素（Ａｓ）イオン注入する。ソース／ドレイン４２（２４２）のイオン注入条件は、工程（４）で説明したソース／ドレイン・エクステンション３４（２３４）のイオン注入より、高エネルギーで高濃度である。
このようにして、図３（ｃ）に示したエレベーテッド構造のソース／ドレイン４２（２３４）を形成できる。
（７）次に、図４（ａ）に示したように、ソース／ドレイン４２（２４２）上、及びゲート電極２４（２２４）上にシリサイド層を形成する。
ここでは、ゲート電極２４（２２４）上の第１の絶縁膜２６を、例えば、ウェット・エッチングにより除去する。これにより、ゲート電極２４（２２４）及びソース／ドレイン４２（２４２）のＳｉ層表面が露出する。
そして、ゲート電極２４（２２４）上を含む全面にシリサイド金属（図示せず）を、例えば、スパッタリングにより堆積する。シリサイド金属としては、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）あるいはチタン（Ｔｉ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のような高融点金属を使用することができる。シリサイド金属は、工程（６）で露出したソース／ドレインのＳｉ層４２（２４２）及びゲート電極２４（２２４）の表面と接触する。その後、熱処理を行って、Ｓｉとシリサイド金属とを反応させて、シリサイド層４４−１（２４４−１）をソース／ドレイン４２（２４２）の表面に、及びシリサイド層４４−２（２４４−２）をゲート電極２４（２２４）の表面に形成する。
シリサイド層４４（２４４）を形成するソース／ドレイン４２（２４２）は、Ｇｅを含まないため、シリサイド層の形成時に、シリサイド層の剥れ等の成膜不良を防止することができる。尚、Ｓｉ中のＧｅ濃度を１０％以下にすることによって、シリサイド層の成膜不良を防止することができる。
その後、シリサイド層４４（２４４）以外の未反応のシリサイド金属を除去して、図４（ａ）に示した構造が完成する。
このシリサイド層の形成は、上記のシリサイド金属を堆積させる代わりに、例えば、シリコンとシリサイド金属とを同時にスパッタリンするコスパッタリングにより、シリサイド層を直接堆積させることもできる。
（８）次に、図４（ｂ）に示したように、配線５２（２５２）を形成する。
ここでは、第４の絶縁膜４６を全面に堆積した後、層間絶縁膜４８を全面に堆積し、例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。層間絶縁膜４８にソース／ドレイン４２（２４２）に達するコンタクト・ホール５０ｈを形成する。コンタクト・ホール５０ｈ内にコンタクト・プラグ５０（２５０）を形成し、コンタクト・プラグ５０（２５０）に接続する配線５２（２５２）を形成して、図４（ｂ）に示した構造を完成する。
その後、多層配線等の半導体装置に必要な工程を行って、ｐＭＯＳのソース／ドレイン・エクステンションにＳｉＧｅを用いることと、ソース／ドレイン上にシリサイド層を形成することとを両立でき、高速動作を実現する半導体装置を完成する。
本実施形態によれば、ＳｉＧｅ層３２は、ｐＭＯＳのソース／ドレイン・エクステンション３４にのみ形成されている。したがって、シリサイド層４４（２４４）を形成するソース／ドレイン４２（２４２）及びゲート電極２４（２２４）は、Ｇｅを含まない、若しくはＧｅ濃度が低い。そのため、シリサイド層４４（２４４）形成時に、シリサイド層の剥れ等の成膜不良が生じることを防止できる。
さらに、ｐＭＯＳのソース／ドレイン・エクステンション３４及びｐＭＯＳ及びｎＭＯＳのソース／ドレイン４２（２４２）をエレベーテッド構造として形成しているため、これらの接合深さを、実効的に浅くすることができる。その結果、短チャネル効果を効果的に抑制できる。
本実施形態は、種々の変形をして実行することができる。いくつかの変形例を下記に説明する。
（第１の実施形態の変形例１）
第１の実施形態の変形例の一例を図５に示す。この変形例では、ｐＭＯＳのソース／ドレイン・エクステンション３４のドーピングを、ＳｉＧｅ層３２の選択エピタキシャル成長時に、例えば、ホウ素（Ｂ）を同時にドープすることによって行う。このドープトＳｉＧｅ層３２を使用すると、ソース／ドレイン・エクステンション３４の接合深さは、ＳｉＧｅ層３２の厚さと等しくなる。この場合には、ｐＭＯＳでは、第１の実施形態の工程（４）で行ったソース／ドレイン・エクステンション形成のためのイオン注入を省略することができる。
（第１の実施形態の変形例２）
第１の実施形態の他の１つの変形例を図６に示す。第１の実施形態では、図１に示したように、ｐＭＯＳのソース／ドレイン４２上に形成したシリサイド層４４−１が、ソース／ドレイン・エクステンション３４と接触しない構造を説明した。しかし、図６に示したように、シリサイド層４４−１を厚くする等により、シリサイド層４４−１の一部とソース／ドレイン・エクステンション３４とを接触させた構造とすることもできる。
（第２の実施形態）
本発明の第２の実施形態の半導体装置の断面構造の一例を図７に示す。本実施形態は、第１の実施形態と同様にｐＭＯＳのソース／ドレイン・エクステンション３４にＳｉＧｅ層３２を使用したエレベーテッド構造であるが、ｐＭＯＳ、ｎＭＯＳともにソース／ドレイン４２、２４２は、凹みに形成したリセスト構造の半導体装置である。
本実施形態の半導体装置の製造プロセスを、図８に示した工程断面図を使用して説明する。第１の実施形態と同様に、図には、本発明で着目しているｐＭＯＳのみを示すが、ｎＭＯＳは一部を変更するだけで同様に製造することができる。下記の説明の中で、ｎＭＯＳに対応する参照符号は、（）を付けて記してあり、図７を参照されたい。
（１）図８（ａ）は、ｐＭＯＳのソース／ドレイン・エクステンション３４をＳｉＧｅ層３２用いたエレベーテッド構造として形成し、第２のゲート側壁３６を形成して、ソース／ドレインを形成するための溝３８を形成した図であり、図３（ｂ）とほぼ同じ図である。
ソース／ドレイン・エクステンション３４の形成を第１の実施形態のようにイオン注入で行うと、前述のようにＳｉＧｅ層中のホウ素（Ｂ）の拡散は遅い。本実施形態では、ソース／ドレイン・エクステンション３４とソース／ドレイン４２とを接触させるために、ＳｉＧｅ層３２は、選択エピタキシャル成長時に同時にＢをドープするドープトＳｉＧｅとして、ソース／ドレイン・エクステンション３４を同時に形成することが好ましい。
ｎＭＯＳのソース／ドレイン・エクステンション２３４は、第１の実施形態と同様に、例えば、イオン注入によって行う。
ソース／ドレイン・エクステンション３４（２３４）を形成した後、ゲート電極２４（２２４）に第２のゲート側壁３６（２３６）を形成する。そして、ゲート電極２４（２２４）及び第２のゲート側壁３６（２３６）をマスクとして、露出しているｐＭＯＳのＳｉＧｅ層３２及びｎＭＯＳのシリコン基板１０をエッチングして、ソース／ドレイン４２（２４２）を形成するための溝３８を形成する。溝３８の深さは、ＳｉＧｅ層３２を除去する深さとすることができる。
（２）次に、図８（ｂ）に示したように、ソース／ドレイン４２（２４２）を形成し、さらにソース／ドレイン４２（２４２）上、及びゲート電極２４（２２４）上にシリサイド層４４（２４４）を形成する。
ここでは、ソース／ドレイン４２（２４２）を形成するために、ゲート電極２４（２２４）及び第２のゲート側壁３６（２３６）をマスクとして、ｐＭＯＳ領域には、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域には、例えば、ヒ素（Ａｓ）イオン注入する。ソース／ドレイン４２（２４２）のイオン注入条件は、ソース／ドレイン・エクステンション３４（２３４）のイオン注入より、高エネルギーで高濃度である。
その後、第１の実施形態の工程（７）以降を行う。すなわち、ゲート電極２４（２２４）上の第１の絶縁膜２６を、例えば、ウェット・エッチングにより除去する。そして、ゲート電極２４（２２４）上を含む全面にシリサイド金属（図示せず）を堆積する。その後、熱処理を行い、Ｓｉとシリサイド金属とを反応させて、シリサイド層４４−１（２４４−１）をソース／ドレイン４２（２４２）の表面に、及びシリサイド層４４−２（２４４−２）をゲート電極２４（２２４）の表面に形成する。そして、シリサイド層４４（２４４）以外の未反応のシリサイド金属を除去する。
このようにして、図８（ｂ）に示した構造が完成する。
（３）さらに、配線５２（２５２）を形成する。
図８（ｃ）に示したように、第４の絶縁膜４６及び層間絶縁膜４８を全面に堆積して、平坦化する。層間絶縁膜４８及び第４の絶縁膜４６にソース／ドレイン４２（２４２）に達するコンタクト・プラグ５０（２５０）を形成する。コンタクト・プラグ５０（２５０）上にこれに接続する配線５２（２５２）を形成して、図８（ｃ）に示した構造を完成する。
その後、多層配線等の半導体装置に必要な工程を行って、ｐＭＯＳのソース／ドレイン・エクステンションにＳｉＧｅを用いることと、ソース／ドレイン上にシリサイド層を形成することとを両立でき、高速動作を実現する半導体装置を完成する。
（第３の実施形態）
本発明の第３の実施形態の半導体装置の断面構造の一例を図９に示す。本実施形態は、第１の実施形態とほぼ同様であるが、ｐＭＯＳのソース／ドレイン・エクステンション３４にＳｉＧｅ層３２を使用するがエレベーテッド構造とせずに、ソース／ドレイン４２、２４２だけをエレベーテッド構造とした半導体装置である。
本実施形態の製造プロセスは、第１の実施形態の製造プロセスとは、ＳｉＧｅ層３２の厚さが薄いことが異なるだけであるので、詳細な説明を省略する。すなわち、ＳｉＧｅ層３２は、隣接するチャネル領域のＳｉ基板１０表面の高さとほぼ等しくなるように形成する。
（第４の実施形態）
本発明の第４の実施形態の半導体装置の断面構造の一例を図１０に示す。本実施形態は、第２の実施形態とほぼ同様であるが、ｐＭＯＳのソース／ドレイン・エクステンション３４にＳｉＧｅ層３２を使用するがエレベーテッド構造とせず、ソース／ドレイン４２、２４２をリセスト構造とした半導体装置である。
本実施形態の製造プロセスは、第２の実施形態の製造プロセスとは、ＳｉＧｅ層３２の厚さが薄いことが異なるだけで、ほぼ同じであるため、詳細な説明を省略する。すなわち、ＳｉＧｅ層３２は、隣接するチャネル領域のＳｉ基板１０表面の高さとほぼ等しくなるように形成する。
本発明の半導体装置で、ｐＭＯＳのチャネル領域に与えられる応力をシミュレーションした結果を図１１に示す。図１１（ａ）は、ＳｉＧｅ層を用いて形成したソース／ドレイン・エクステンションの周囲のシリコン基板中の応力分布を示す、等応力線図である。シミュレーションに用いたＭＯＳＦＥＴは、第４の実施形態のｐＭＯＳと同様にリセスト・ソース／ドレインである。しかし、シミュレーションでは、単純化のために、ソース／ドレイン・エクステンション及びソース／ドレインにドープした不純物及びシリサイド層を無視している。
図１１（ａ）は、ゲート電極端とＳｉ基板の境界を原点としたＭＯＳＦＥＴの断面図に、等応力線を重ねて表示している。ここで用いたＳｉＧｅ層は、幅７０ｎｍ、厚さ２０ｎｍ、Ｇｅ濃度２０％とした。図中の数字は、応力の値を示し、正の値は、引っ張り応力を、負の値は、圧縮応力を示す。
図から明らかなように、ＳｉＧｅ層の外側のＳｉ基板中には、圧縮応力が誘起され、ＳｉＧｅ層直下のＳｉ基板中には、引っ張り応力が誘起されている。ＳｉＧｅ層周囲の圧縮応力は、ＳｉＧｅ層に近いほど大きく、かつＳｉ表面ほど大きいことが分かる。さらに、ゲート電極直下のＳｉ基板中、すなわち、チャネル領域で、圧縮応力が最大になる。
したがって、本発明の構造によりｐＭＯＳのチャネル領域に効果的に圧縮応力を与えることができることが示された。
図１１（ｂ）は、ＳｉＧｅ層の幅を変えて、ゲート電極下２ｎｍの場所のＳｉ基板中の応力を求めた結果である。ＭＯＳＦＥＴが微細化されてＳｉＧｅ層の幅が狭くなり、例えば、２０ｎｍになっても、本発明によりチャネル領域に圧縮応力を与えることができる。図示しないが、ＳｉＧｅ層の厚みを厚くすることにより、同じＳｉＧｅ層の幅でもより大きな圧縮応力をチャネル領域に与えることができる。
本発明によれば、ＳｉＧｅ層は、ｐＭＯＳのソース／ドレイン・エクステンションにのみ形成されている。したがって、シリサイド層を形成するソース／ドレイン及びゲート電極は、Ｇｅを含まない、若しくはＧｅ濃度が低いため、シリサイド層の形成時に、シリサイド層の剥れ等の成膜不良を防止することができる。シリサイド層の成膜不良を防止するためには、Ｓｉ中のＧｅ濃度を１０％以下にすることが好ましい。
さらに、ソース／ドレイン・エクステンション及びソース／ドレインをエレベーテッド構造として形成した場合には、これらの接合深さを、実効的に浅くすることができる。また、ＳｉＧｅ層中では、ホウ素（Ｂ）の拡散が抑制されるため、接合深さの浅いソース／ドレイン・エクステンションを効率よく形成することができる。その結果、寄生抵抗を低減でき、短チャネル効果を効果的に抑制できる。
本発明の素子構造は、いずれの実施形態の場合でも、追加の製造工程を必要とせず、ゲート側壁形成後に、Ｓｉ基板若しくはＳｉＧｅ層のオーバー・エッチングを増やすだけで形成できる。
以上説明してきたように、本発明によれば、ソース／ドレイン・エクステンションにＳｉＧｅを用いることと、ソース／ドレイン上にシリサイド層を形成することとを両立でき、高速動作を実現する半導体装置及びその製造方法を提供することができる。
本発明の第１の実施形態による半導体装置の一例を説明するために示す断面図である。 図２（ａ）から図２（ｃ）は、本発明の第１の実施形態のｐＭＯＳ半導体装置の製造工程の一例を説明するために示す工程断面図である。 図３（ａ）から図３（ｃ）は、図２に続く第１の実施形態のｐＭＯＳ半導体装置の製造工程の一例を説明するために示す工程断面図である。 図４（ａ）、（ｂ）は、図３に続く第１の実施形態のｐＭＯＳ半導体装置の製造工程の一例を説明するために示す工程断面図である。 本発明の第１の実施形態による半導体装置の一変形例を説明するために示す断面図である。 本発明の第１の実施形態による半導体装置の他の１つの変形例を説明するために示す断面図である。 本発明の第２の実施形態による半導体装置の一例を説明するために示す断面図である。 図８（ａ）から図８（ｃ）は、本発明の第２の実施形態のｐＭＯＳ半導体装置の製造工程の一例を説明するために示す工程断面図である。 本発明の第３の実施形態による半導体装置の一例を説明するために示す断面図である。 本発明の第４の実施形態による半導体装置の一例を説明するために示す断面図である。 図１１（ａ），（ｂ）は、本発明の効果を説明するために示す応力のシミュレーション結果の図である。
符号の説明
１００…ｐＭＯＳ，２００…ｎＭＯＳ，１０…シリコン基板，１４，２１４…ウェル，１６…素子分離，２２，２２２…ゲート絶縁膜，２４，２２４…ゲート電極，２６…第１の絶縁膜，２８，２２８…第１のゲート側壁，３０…ソース／ドレイン・エクステンション用の溝，３２…ＳｉＧｅ層，３４，２３４…ソース／ドレイン・エクステンション，３６，２３６…第２のゲート側壁，３８…ソース／ドレイン用の溝，４０…Ｓｉ層，４２、２４２…ソース／ドレイン，４４，２４４…シリサイド層，４６…第４の絶縁膜，４８…層間絶縁膜，５０，２５０…コンタクト・プラグ，５２，２５２…配線。

Claims (5)

  1. 半導体基板の第１の導電型領域上に絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側面に形成された第１の側壁と、
    前記第１の側壁の側面に形成された第２の側壁と、
    前記第２の側壁の下方に形成され、第２の導電型の第１の不純物層を含み、ゲルマニウムを含む半導体層と、
    前記第２の側壁の外側の領域に形成され、前記第１の不純物層より多量の第２の導電型不純物を含む第２の不純物層と、
    前記第２の不純物層上に形成されたシリサイド層と
    を具備することを特徴とする半導体装置。
  2. 前記半導体層は、シリコン・ゲルマニウムであることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層の表面は、前記半導体基板の表面より上方に位置すること特徴とする請求項１若しくは２に記載の半導体装置。
  4. 前記第２の不純物層の表面は、前記半導体基板の表面と異なる高さに位置することを特徴とする請求項１ないし３のいずれか１に記載の半導体装置。
  5. 半導体基板の第１の導電型領域上に絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の側面に第１の側壁を形成する工程と、
    前記第１の側壁の外側の領域に第１の溝を形成する工程と、
    前記第１の溝にゲルマニウムを含む半導体層を形成する工程と、
    前記半導体層に第２の導電型不純物を添加して第１の不純物層を形成する工程と、
    前記半導体層上で、前記第１の側壁の側面に第２の側壁を形成する工程と、
    前記第２の側壁の外側の領域の前記半導体層を除去して第２の溝を形成する工程と、
    前記第２の側壁の外側の領域に前記第１の不純物層より多量の前記第２の導電型不純物を添加して第２の不純物層を形成する工程と、
    前記第２の不純物層上にシリサイド層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165817A (ja) * 2005-11-18 2007-06-28 Sony Corp 半導体装置およびその製造方法
WO2008102448A1 (ja) * 2007-02-22 2008-08-28 Fujitsu Microelectronics Limited 半導体装置と半導体装置の製造方法
JP2008251688A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 半導体装置及びその製造装置
JP2009088021A (ja) * 2007-09-27 2009-04-23 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2012054587A (ja) * 2011-10-24 2012-03-15 Toshiba Corp 半導体装置の製造方法
US8338831B2 (en) 2008-01-25 2012-12-25 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP2015084440A (ja) * 2014-12-17 2015-04-30 ソニー株式会社 半導体装置
US9337305B2 (en) 2009-06-12 2016-05-10 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050090082A1 (en) * 2003-10-28 2005-04-28 Texas Instruments Incorporated Method and system for improving performance of MOSFETs
US20070069307A1 (en) * 2005-09-27 2007-03-29 Kentaro Eda Semiconductor device and method of manufacturing the same
JP2007214481A (ja) * 2006-02-13 2007-08-23 Toshiba Corp 半導体装置
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
US8207523B2 (en) * 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
US7687337B2 (en) * 2007-07-18 2010-03-30 Freescale Semiconductor, Inc. Transistor with differently doped strained current electrode region
US20090174002A1 (en) * 2008-01-09 2009-07-09 International Business Machines Corporation Mosfet having a high stress in the channel region
DE102008063427B4 (de) * 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102446765B (zh) * 2010-10-12 2013-08-21 无锡华润上华半导体有限公司 Mos器件制造方法
CN102420188B (zh) * 2011-06-07 2013-12-04 上海华力微电子有限公司 一种用于双刻蚀阻挡层技术的应变硅工艺制作方法
CN103325684B (zh) * 2012-03-23 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103426766B (zh) * 2012-05-24 2016-04-20 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
CN103730421A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos的形成方法
US10217707B2 (en) * 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction
US10326019B2 (en) 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186257A (ja) * 1995-01-04 1996-07-16 Nec Corp 電界効果型トランジスタおよびその製造方法
JPH10511506A (ja) * 1994-12-23 1998-11-04 インテル・コーポレーション 極薄先端を有する新規のトランジスタおよびその製造方法
JPH11163343A (ja) * 1997-11-28 1999-06-18 Nec Corp 半導体装置およびその製造方法
JP2002329864A (ja) * 2001-03-02 2002-11-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2003188373A (ja) * 2001-12-18 2003-07-04 Toshiba Corp 半導体装置およびその製造方法
JP2004200335A (ja) * 2002-12-18 2004-07-15 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
JP2005123604A (ja) * 2003-09-25 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365468B1 (en) 2000-06-21 2002-04-02 United Microelectronics Corp. Method for forming doped p-type gate with anti-reflection layer
US7232756B2 (en) * 2003-04-16 2007-06-19 Samsung Electronics Co., Ltd. Nickel salicide process with reduced dopant deactivation
US6849527B1 (en) * 2003-10-14 2005-02-01 Advanced Micro Devices Strained silicon MOSFET having improved carrier mobility, strained silicon CMOS device, and methods of their formation
KR100554465B1 (ko) * 2003-11-19 2006-03-03 한국전자통신연구원 ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법
US7078285B1 (en) * 2005-01-21 2006-07-18 Sony Corporation SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10511506A (ja) * 1994-12-23 1998-11-04 インテル・コーポレーション 極薄先端を有する新規のトランジスタおよびその製造方法
JPH08186257A (ja) * 1995-01-04 1996-07-16 Nec Corp 電界効果型トランジスタおよびその製造方法
JPH11163343A (ja) * 1997-11-28 1999-06-18 Nec Corp 半導体装置およびその製造方法
JP2002329864A (ja) * 2001-03-02 2002-11-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2003188373A (ja) * 2001-12-18 2003-07-04 Toshiba Corp 半導体装置およびその製造方法
JP2004200335A (ja) * 2002-12-18 2004-07-15 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
JP2005123604A (ja) * 2003-09-25 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165817A (ja) * 2005-11-18 2007-06-28 Sony Corp 半導体装置およびその製造方法
WO2008102448A1 (ja) * 2007-02-22 2008-08-28 Fujitsu Microelectronics Limited 半導体装置と半導体装置の製造方法
JP2008251688A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 半導体装置及びその製造装置
US8013398B2 (en) 2007-03-29 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor device
US8124472B2 (en) 2007-03-29 2012-02-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device
USRE45462E1 (en) 2007-03-29 2015-04-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2009088021A (ja) * 2007-09-27 2009-04-23 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8586438B2 (en) 2008-01-25 2013-11-19 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US8338831B2 (en) 2008-01-25 2012-12-25 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US9337305B2 (en) 2009-06-12 2016-05-10 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
US9601622B2 (en) 2009-06-12 2017-03-21 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
US9947790B2 (en) 2009-06-12 2018-04-17 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
US10269961B2 (en) 2009-06-12 2019-04-23 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
US10535769B2 (en) 2009-06-12 2020-01-14 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
US10854751B2 (en) 2009-06-12 2020-12-01 Sony Corporation Semiconductor device having curved gate electrode aligned with curved side-wall insulating film and stress-introducing layer between channel region and source and drain regions
JP2012054587A (ja) * 2011-10-24 2012-03-15 Toshiba Corp 半導体装置の製造方法
JP2015084440A (ja) * 2014-12-17 2015-04-30 ソニー株式会社 半導体装置

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