JP5441272B2 - 半導体記憶装置 - Google Patents
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Description
まず、図1を用いて、実施形態に係る半導体記憶装置と比較するために、比較例1について説明する。以下の説明では、半導体記憶装置として、SRAM(Static Random Access Memory)を一例に挙げて説明する。
より具体的に、図示した電源電圧(Vdd=0.5V、1.1V)の場合に上記式(1)を当てはめた結果は、以下のように示される。
Vdd=1.1Vの場合:0.110C
上記結果のように、電源電圧を半分程度に下げた場合(Vdd:1.1V→0.5V)でも、ビット線の消費電力は増加する。
<1.構成例>
第1の実施形態に係る半導体記憶装置について、図2乃至図5を用いて説明する。
まず、図2を用い、第1の実施形態に係るメモリセル(SRAM cell)の構成例について説明する。本例に係るメモリセルMCは、ノード1N(第1ノード)に与えられる内部電源電圧Vddと仮想ノードVNに与えられる電圧との間におけるデータを記憶する。
次に、図3を用い、第1の実施形態に係るリミッター回路(Limiter)の構成例について説明する。
次に、図4を用い、第1の実施形態に係る半導体記憶装置の動作について、説明する。ここでは、データ読み出し(Data read)/データ書き込み(Data write)動作の際の選択メモリセル(選択MC)の電圧関係を一例挙げる。
第1の実施形態に係る半導体記憶装置によれば、少なくとも下記(1)乃至(3)の効果が得られる。
上記のように、本例に係る半導体記憶装置は、入力および出力がメモリセルMCの仮想ノードVNと接地電源電圧Vssとの間に配置され、制御端子がビット線BLt、BLcに接続されるリミッター回路11を具備する。リミッター回路11は、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限し、充放電で消費される余分なビット線における消費電力をカットすることができる。
また、ビット線(BLc,BLt)間に振幅が十分出ていないメモリセルMCについては、nMOSトランジスタN11、N12がカットオフしないので、リミッター回路11はビット線の振幅を制限することはない。そのため、最も動作が遅いメモリセル(ワーストセル:Worst cell)の動作スピードは、ほとんど損なわれることがなく、動作遅延が発生することもない。
加えて、図4に示した電圧関係において、データ書き込み動作(Data write)の際にも、仮想ノードVNはフローティング状態となるので、セル電流Icellによりその電位が上昇する。そのため、データ書き込み動作の際には、図中の破線で示すpMOSトランジスタP1の駆動能力を下げることにより、データ書き込みをアシスト(Write assist)することができる。換言すれば、ビット線(BLc,BLt)のいずれか一方に、データに応じた振幅が、書き込みトランジスタによりフォースされることにより、仮想ノードVN(virtual ground node)が浮くので、ライトアシストにもなると言える。その結果、データ書き込み特性を向上できる。
次に、第2の実施形態に係る半導体記憶装置について、図6を用いて説明する。この実施形態は、リミッター回路のその他の構成例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図6を用い、第2の実施形態に係るリミッター回路11の構成例について説明する。
例えば、データ読み出し動作の際に、ビット線(BLc,BLt)に必要な振幅が発生すると、並列に接続されたトランジスタN21,N22のうちのいずれか一方が、カットオフ(Cut off)して、セル電流の駆動力を低減する。このように、第2の実施形態では、完全にはセル電流をカットはしないが、セル電流を減らすことにより、消費電力の低減を図ることができる。
上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
次に、第3の実施形態に係る半導体記憶装置について、図7を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図7を用い、第3の実施形態に係るリミッター回路11の構成例について説明する。
上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
次に、第4の実施形態に係る半導体記憶装置について、図8を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図8を用い、第4の実施形態に係るリミッター回路11の構成例について説明する。
上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
次に、第5の実施形態に係る半導体記憶装置について、図9および図10を用いて説明する。この実施形態は、カラムごとに複数のリミッター回路が配置される一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図9を用い、第5の実施形態に係るリミッター回路11について説明する。
図示するように、第5の実施形態に係る半導体記憶装置は、複数のメモリセルMCがマトリックス状に配置されるメモリマクロ55のカラム(Column)の両端に、2つのリミッター回路11−1,11−2が配置される点で、上記実施形態と相違する。
次に、図10を用い、第5の実施形態に係る半導体記憶装置の動作について説明する。ここでは、データ読み出し(Data read)/データ書き込み(Data write)動作の際の選択メモリセル(選択MC)および非選択メモリセル(非選択MC)の電圧関係を一例挙げる。
上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
ここで、図11を用いて、下記第6乃至第10の実施形態に係る半導体記憶装置と比較するために、比較例2について説明する。
<11.構成例>
第6の実施形態に係る半導体記憶装置について、図12乃至図15を用いて説明する。
まず、図12を用い、第6の実施形態に係る半導体記憶装置のメモリマクロ(メモリセルアレイ)について説明する。
図示するように、第6の実施形態に係るメモリマクロ55は、複数のワード線WLと、相補関係にある複数のビット線対(BLt,BLc)との交差位置に配置される複数のメモリセルMC(SRAM cell)、および電源ブースト回路15を備える。
次に、図13を用い、第6の実施形態に係るメモリセルMC(SRAM cell)の構成例について説明する。本例に係るメモリセルMCは、ノードPWN(第1ノード)に与えられる電源電圧とノードVN(第2ノード)に与えられる電圧との間におけるデータを記憶する。ノードPWNには、電源ブースト回路15により発生される電源電圧(VDDまたはVDDH(>VDD))が与えられる。
次に、図14を用い、第6の実施形態に係る電源ブースト回路(Booster)15の構成例について説明する。
図示するように、本例に係る電源ブースト回路15は、NAND回路11,インバータIN11,pMOSトランジスタP11,P12を備える。
次に、第6の実施形態に係る電源ブースト回路15の動作について説明する。ここでは、データ読み出し動作の際における電源ブースト回路15を一例に挙げる。
第6の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)の効果が得られる。加えて、第6の実施形態によれば、下記(4)および(5)に示す効果が得られる。
上記のように、第6の実施形態に係る半導体記憶装置は、カラムの一端にカラムごとに配置され、ビット線(BLt,BLc)の振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセルMCの電源電圧を個別に昇圧させる電源ブースト回路15を具備する。
そのため、メモリマクロ55のデータ読み出し動作が開始されると、リードサイクルの開始の際に、図示しない制御回路(シーケンサ)により、センスアンプを読み出し可能とするSAE(sense amplifier enable)信号よりも前に、Pre_SAE信号が”H”レベルとされる。この際、データ読み出しが遅いメモリセルMC(カラム)は、ビット線(BLt,BLc)に読み出し信号が出ていない。この場合は、電源ブースト回路15に入力されるblt信号およびblc信号のいずれもが”H”レベルのままであるため、Pre_SAE信号が”H”レベルになると、/boost信号は”L”レベルに反転する。そのため、pMOSトランジスタP11が導通され、ノードPWNを介して、メモリセルMCの電源電圧としてより高いVDDH(Cell VDDH)に切り替えられて与えられる。
その結果、遅いメモリセルMC(カラム)であっても、データ読み出しを加速でき、ビット線遅延を防止できる。
図示するように、第6の実施形態に係る電源ブースト回路15を具備しない上記の比較例2の場合では、最も遅いセルであるワーストケース(Worst case)のビット線遅延が15ns程度である。これに対して、第6の実施形態に係る電源ブースト回路15を具備することにより、最も遅いセルであるワーストケース(Worst case)のビット線遅延が8.4ns程度まで、高速化されていることが明らかである。このように、図示する場合では、ワーストケース(Worst case)のビット線の遅延を2倍程度に高速化できる。
加えて、比較的早いセル(Fast case)-2.5σ以下では、いずれの遅延分布も重複し、分布が変わっていないことも分かる。そのため、十分にデータ読み出しが早いビット線については、電源ブースト回路15のブーストが有効になっておらず、余分な電力の消費が抑えられていることが明らかである。この点から、消費電力の低減に対しても有利である。
上記のように、第6の実施形態では、遅いメモリセルに対して、個別的に電源ブースト回路15により電源電圧を昇圧させる(VDD→VDDH)ことにより救済する。
次に、第7の実施形態に係る半導体記憶装置について、図16を用いて説明する。この実施形態は、電源ブースト回路のその他の構成例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。
図示するように、第7の実施形態に係る電源ブースト回路15は、nMOSトランジスタN11,N12を備え、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される点で、上記第6の実施形態と相違する。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。
上記のように、第7の実施形態に係る半導体記憶装置によれば、少なくとも上記(4)および(5)と同様の効果が得られる。
次に、第8の実施形態に係る半導体記憶装置について、図17乃至図21を用いて説明する。この実施形態は、上記のビット線リミッター回路11を更に備える一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。
まず、図17を用い、第8の実施形態に係るメモリマクロ55の構成例について説明する。図示するように、本例に係るメモリマクロ55は、カラムごとに、上記のビット線リミッター回路(Limiter)11が配置される点で、上記第6の実施形態と相違する。
次に、図18を用い、第8の実施形態に係るメモリセルMCについて説明する。
図示するように、カラムごとにリミッター回路11が配置されるため、メモリセルMCの仮想ノードVN(Virtual ground Node)にはリミッター回路11が接続される。リミッター回路11の制御端子は、ビット線(BLt,BLc)に接続される。
次に、図19を用い、第8の実施形態に係るリミッター回路11の構成例について説明する。リミッター回路11は、上記第1乃至第5の実施形態に係る構成に加え、図19に示す構成を適用することも可能である。
即ち、図19に示すように、第8の実施形態に係るリミッター回路11は、nMOSトランジスタN51,N52,N53,N54により構成される。
次に、図21および図22を用い、第8の実施形態に係るリミッター回路11の動作について説明する。ここでは、メモリセルMCのデータ読み出し動作の際における動作を例に挙げる。
ビット線の振幅が十分に出ていない(遅い)カラムの場合
ビット線の振幅が十分に出ていない(遅い)カラムの場合の電圧関係は、図20のように示される。
一方、ビット線の振幅が十分に出ている(早い)カラムの場合の電圧関係は、図21のように示される。
第8の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
次に、第9の実施形態に係る半導体記憶装置について、図22、図23を用いて説明する。この実施形態は、メモリセルMCの転送トランジスタ(Transfer Tr)N1,N2の導電型を反対(p型)に置換されたメモリセル(Pch-Xfer Cell)に適用する一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。
図22に示すように、第9の実施形態に係るメモリセルMCは、転送トランジスタ(Transfer Tr)の導電型をp型とする構成のメモリセル(Pch-Xfer Cell)である。
第9の実施形態に係るメモリセルMC(Pch-Xfer Cell)に適用されるリミッター回路11は、図23のように示される。
第9の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。
Claims (7)
- ワード線と相補関係にあるビット線対との交差位置に配置され、第1ノードに与えられる第1電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、
入力および出力が前記仮想ノードと第2電源電圧との間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、データ読み出し時に、前記ビット線対に十分な振幅が発生した場合に、前記第2電源電圧への電流経路を制限するリミッター回路とを具備する
半導体記憶装置。 - 前記リミッター回路は、電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第1トランジスタと、ゲートが前記ビット線対の他方に接続される第2トランジスタとを備える
請求項1に記載の半導体記憶装置。 - 前記リミッター回路は、電流経路が前記仮想ノードと前記第2電源電圧との間に並列に接続され、ゲートが前記ビット線対の一方に接続される第3トランジスタと、ゲートが前記ビット線対の他方に接続される第4トランジスタとを備える
請求項1または2に記載の半導体記憶装置。 - 前記ビット線対の振幅をモニタし、データ読み出し時に、ビット線の振幅が十分でない前記メモリセルの前記第1ノードに与える第1電源電圧を昇圧させるように切り替える電源ブースト回路を更に具備する
請求項1乃至3のいずれか一項に記載の半導体記憶装置。 - 前記電源ブースト回路は、
前記ビット線対の電位信号が入力され、入力されるプリセンス信号に応じたブースト信号を出力するNAND回路と、
入力される前記ブースト信号を反転して出力するインバータ回路と、
電流経路の一端およびバックゲートに前記第1電源電圧が与えられ、電流経路の他端が前記第1ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第1スイッチング素子と、
電流経路の一端およびバックゲートに前記第1電源電圧より高いか又は低い電源電圧が与えられ、電流経路の他端が前記第1ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第2スイッチング素子とを備える
請求項4に記載の半導体記憶装置。 - 前記リミッター回路は、
電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第5トランジスタと、ゲートが前記ビット線対の他方に接続される第6トランジスタと、
電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の他方に接続される第7トランジスタと、ゲートが前記ビット線対の一方に接続される第8トランジスタとを備える
請求項1乃至5のいずれか1項に記載の半導体記憶装置。 - 前記リミッター回路および前記電源ブースト回路は、
前記複数のメモリセルがマトリックス状に配置されるメモリマクロにおいて、
カラムの両端にそれぞれ配置されるか、前記カラムごとに配置されるか、または前記複数のメモリセルごとに配置される
請求項4に記載の半導体記憶装置。
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