JP2009216619A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】第1の検査モードにおいては、スキャンチェインSC1〜SCmの各々に検査データが供給され、第2の検査モードにおいては、直列接続されたスキャンチェインSC1〜SCmの初段に検査データが供給される。第2の検査モードにおいて直列接続されたスキャンチェインに供給される検査データは、クロック信号の位相がずれたスキャンチェインの間においてもクロックサイクルの順序に従って順次にシフトするように、スキャンチェインの間をシフトする途中でデータ保持部20により順次に保持される。
【選択図】図1
Description
LSI100は、それぞれ独立のクロック信号(CK1〜CKm)に同期して動作するm個のクロックドメインを有しており、クロックドメインごとにスキャンチェイン(120_1〜120_m)が形成されている。
復元器110、圧縮器130は、LSI100内部に形成されたスキャンパス検査用の回路であり、LSI検査装置200とLSI100の間で転送されるデータ量を削減して検査時間を短縮するために設けられている。復元器110は、LSI検査装置200から圧縮した状態で転送される検査データSinを復元(解凍)し、m個のスキャンチェイン120_1〜120_mへシリアルに入力する。圧縮器130は、m個のスキャンチェイン120_1〜120_mからそれぞれシリアルに出力されるデータを圧縮し、検査データSinに対する応答データSoutとしてLSI検査装置200に送出する。
例えば、複数本のスキャンチェインを直列に接続して一本のスキャンチェインを形成することができれば、検査時間は遅くなるが、復元器110や圧縮器130を用いずにLSIの良否判定や故障解析を行うことができる。
上記データ保持部を介して応答データが伝送される場合、上記スキャンチェインから1の応答データが出力される1クロックサイクルの途中で上記データ保持部による当該1の応答データの保持が行われることになる。この場合、上記データ保持部においてデータを保持する前に設けられるセットアップ時間が当該1クロックサイクルより短くなることから、上記データ保持部における上記セットアップ時間の余裕が減少し、上記データ保持部のデータ保持動作に係るタイミング条件が厳しくなる。これに対し、上記応答データ処理部によれば、上記データ保持部を介すことなく、上記スキャンチェインからの応答データが上記応答データ処理部へ入力されることから、上述したタイミング条件の制約がなくなる。
この場合、上記応答データ処理部は、上記複数のスキャンチェインから上記ラッチ回路を介さずに入力した応答データを処理してよい。
また、上記検査データ供給部は、上記複数のスキャンチェインを直列に接続する経路において上記データ保持部の出力側に設けられた選択回路を含んでよい。当該選択回路は、上記第1の検査モードにおいて、上記後段のスキャンチェインに対応して生成された検査データを選択して出力し、上記第2の検査モードにおいて、上記データ保持部を介して上記前段のスキャンチェインから入力した検査データを選択して出力してよい。
上記の構成によれば、上記第1の検査モードにおいて上記データ保持部から上記検査データが透過的に出力されることから、上記データ保持部を介して上記応答データ処理部に応答データが入力されても、上記データ保持部のタイミング条件が上述のように厳しくなることはない。
また、この場合、上記応答データ処理部は、少なくとも一部のスキャンチェインから上記ラッチ回路を介して応答データを入力してよい。
第2のシリアルデータ入力端子と、直列に接続される複数の記憶回路を有し、初段の記憶回路が上記第1のシリアルデータ入力端子に接続され、第1のクロック信号に応答して初段の記憶回路から最終段の記憶回路に向けてデータが転送される第1のスキャンチェインと、直列に接続される複数の記憶回路を有し、第2のクロック信号に応答して初段の記憶回路から最終段の記憶回路に向けてデータが転送される第2のスキャンチェインと、上記第1のスキャンチェインの最終段の記憶回路の出力端子に接続され、上記第1のクロック信号に応答して当該最終段の記憶回路から出力されるデータを保持する第1のデータ保持回路と、上記第2のスキャンチェインの最終段の記憶回路の出力端子に接続され、上記第2のクロック信号に応答して当該最終段の記憶回路から出力されるデータを保持する第2のデータ保持回路と、第1の入力端子が上記第2のシリアルデータ入力端子に接続され、第2の入力端子が上記第1のデータ保持回路の出力端子に接続され、出力端子が上記第2のスキャンチェインの初段の記憶回路の入力端子に接続され、制御信号に応答して上記第1の入力端子に供給されるデータ又は上記第2の入力端子に供給されるデータを出力端子に出力する第1のセレクタ回路とを含み、第1の検査モードにおいて、上記第1及び第2のスキャンチェインにそれぞれ第1及び第2の検査データが上記第1及び第2のシリアルデータ入力端子を介して並列的に供給され、第2の検査モードにおいて、上記第1のデータ保持回路及び上記第1のセレクタ回路を介して直列に接続された上記第1及び第2のスキャンチェインに対して第3の検査データが上記第1のシリアルデータ入力端子を介して直列的に供給される。
好適に、上記第2の観点に係る半導体集積回路装置においては、上記第2の検査モードにおいて、上記第1のスキャンチェインの記憶回路が上記第1のクロック信号の第1のエッジに応答して検査データを取り込み、上記第1のデータ保持回路が上記第1のクロック信号の第2のエッジに応答して検査データを取り込む。
また好適に、上記第2の観点に係る半導体集積回路装置においては、上記第1及び第2の試験モードにおいて、上記第1のクロック信号と上記第2のクロック信号の周波数が等しくされる。
図1は、本発明の第1の実施形態に係る半導体集積回路装置の構成例を図解した図である。図1に示す半導体集積回路装置は、m本(mは2以上の整数を示す。以下同じ。)のスキャンチェインSC1〜SCmと、検査データ供給部10と、データ保持部20と、応答データ処理部30と、セレクタ回路40とを有する。
ただし、クロック信号CK1〜CKmは、お互いの周波数が一致しても、位相まで一致しているとは限らない。そのため、スキャンチェインSC1〜SCmを直列接続する第2の検査モードにおいては、スキャンチェイン間におけるデータシフトのタイミングが後述のデータ保持部20によって調節される。
図1に示すように、スキャンチェインSCnにおいては、前段のフリップフロップFnの出力端子Qが後段のフリップフロップFnの入力端子SDに接続されている。また特に図示していないが、各フリップフロップの入力端子Dと出力端子Qとの間にはロジック回路(組み合わせ論理回路など)が設けられており、通常の動作モードではこれらの回路にロジック信号が伝搬する。
例えば検査データ生成部11は、第1の検査モードにおいて、不図示の検査装置(不図示)により圧縮された検査データSinを半導体集積回路装置の外部から入力し、これを復元(解凍)して検査データSD1〜SDmを生成する。また検査データ生成部11は、第2の検査モードにおいて、外部の検査装置より入力される検査データSinをそのまま検査データSD1として初段のスキャンチェインSC1に供給する。
例えばセレクタ回路SLq(qは2からmまでの整数を示す。以下同じ。)は、スキャンチェインSCq−1とスキャンチェインSCqとを接続する経路において、データ保持部20の出力側に設けられている。セレクタ回路SLqは、第1の検査モードにおいては、検査データ生成部11により生成されたスキャンチェインSCqの検査データSDqを選択して出力し、第2の検査モードにおいては、スキャンチェインSCq−1からデータ保持部20を介して入力した検査データを選択して出力する。セレクタ回路SLqは、検査モードの制御信号S1に応じて2つの入力の一方を選択する。
ラッチ回路LAr(rは、1からm−1までの整数を示す。以下同じ。)は、スキャンチェインSCrとスキャンチェインSCr+1とを直列に接続する経路に設けられている。ラッチ回路LArは、前段のスキャンチェインSCrからそのクロック信号CKrの立ち上がり(第1のエッジ)に同期して出力される検査データを、クロック信号CKrの立ち下り(第2のエッジ)に同期して保持し、後段のスキャンチェインSCr+1に出力する。
ラッチ回路LAmは、終段のスキャンチェインSCmから出力される検査データをクロック信号CKmの立ち下りに同期して保持し、セレクタ回路40に出力する。
不図示の検査装置において圧縮された検査データSinが生成され、検査データ生成部11に入力される。圧縮された検査データSinは、検査データ生成部11において復元(解凍)され、検査データSD1〜SDmに展開される。検査データSD1は、スキャンチェインSC1に入力される。検査データSDq(q=2〜m)は、セレクタ回路SLqを介してスキャンチェインSCqに入力される。
各スキャンチェインのフリップフロップは、イネーブル信号によって検査モードに設定されており、スキャンチェインSCnに入力された検査データは、そのクロック信号CKnに同期してシリアルにシフトされる。
各フリップフロップに所望の値の検査データがセットされると、各スキャンチェインのフリップフロップは一旦通常の動作モードに設定され、所望のクロックサイクルだけ通常動作が実行される。その後、フリップフロップは再び検査モードに戻され、各フリップフロップに保持された応答データが応答データ処理部30へシリアルにシフトされる。
応答データ処理部30には、スキャンチェインSC1〜SCmからの応答データがデータ保持部20を介さずに入力される。応答データ処理部20において、m個の応答データが一つの応答データSoutに圧縮される。圧縮された応答データSoutは、セレクタ回路40を介して検査装置に取り込まれる。検査装置において、入力した検査データと取り込まれた応答データとが比較され、半導体集積回路装置が所望の動作を実行しているかどうか判定される。
第2の検査モードにおいては、セレクタ回路SL2〜SLmによってスキャンチェインSC1〜SCmが直列に接続される。直列接続されたスキャンチェインの間には、データ保持部30のラッチ回路(LA1〜LAm−1)がそれぞれ挿入される。
不図示の検査装置において生成された検査データSinは、検査データ生成部10を介してスキャンチェインSC1に入力される。各スキャンチェインのフリップフロップは、イネーブル信号によって検査モードに設定されており、直列接続されたスキャンチェインSC1〜SCmにおいて検査データがシリアルにシフトされる。
各フリップフロップに所望の検査データがセットされると、スキャンチェインのフリップフロップは一旦通常の動作モードに設定され、所望のクロックサイクルだけ通常動作が実行される。その後、フリップフロップは再び検査モードに戻され、フリップフロップに保持された応答データがシリアルにシフトされる。
終段のスキャンチェインSCmからシリアルに出力される応答データは、ラッチ回路LAm及びセレクタ回路40を介して検査装置に取り込まれる。検査装置において、入力した検査データと取り込まれた応答データとが比較され、半導体集積回路装置が所望の動作を実行しているかどうか判定される。
例えばスキャンレジスタSC1の最終段のフリップフロップF1_iには、クロックサイクルC1の立ち上がりにおいてデータD1がラッチされ、クロックサイクルC2の立ち上がりにおいてデータD2がラッチされる(図2(B))。スキャンレジスタSC2の初段のフリップフロップF2−1には、クロックサイクルC2の立ち上がりにおいて、フリップフロップF1_iに保持されていたデータD1がラッチされる(図2(D))。
このように、クロック信号CK1,CK2の位相が一致している場合、あるクロックサイクルでフリップフロップF1_iにラッチされたデータが、次のクロックサイクルでフリップフロップF2_1にラッチされる。つまり、クロックサイクルの順番通りにスキャンレジスタSC1からSC2へデータがシフトされる。
例えばスキャンレジスタSC1の最終段のフリップフロップF1_iには、クロックサイクルC1の立ち上がりにおいてデータD1がラッチされ、クロックサイクルC2の立ち上がりにおいてデータD2がラッチされる(図3(B))。スキャンレジスタSC2の初段のフリップフロップF2−1には、クロックサイクルC1の立ち上がりにおいて、フリップフロップF1_iに保持されたデータD1がラッチされ、クロックサイクルC2の立ち上がりにおいて、フリップフロップF1_iに保持されたデータD2がラッチされる(図3(D))。
このように、クロック信号CK2の位相がクロック信号CK1より遅れていると、あるクロックサイクルにおいてフリップフロップF1_iにラッチされたデータが、同じクロックサイクルでフリップフロップF2_1にもラッチされる。つまり、フリップフロップF2_1には、本来、次のクロックサイクルでラッチすべきデータが取り込まれる。そのため、データシフトの開始直前にフリップフロップF2_1がラッチしていたデータは、最初の1クロックサイクルにおいてフリップフロップF1_iにシフトされたデータにより上書きされてしまう。その結果、検査装置へ転送すべきデータが欠落してしまうとともに、クロックサイクルに対するデータの順番がずれてしまうという問題が生じる。
図4は、データ保持部20を介したデータシフト動作を説明するための図である。
スキャンレジスタSC1の最終段のフリップフロップF1_iとスキャンレジスタSC2の初段のフリップフロップF2_1との間には、データ保持部20のラッチ回路LA1が介在している。フリップフロップF1_iにおいてはクロック信号CK1(図4(A))の立ち上がりに同期して前段のデータがラッチされるが(図4(B))、ラッチ回路LA1においてはクロック信号CK1の立下りに同期してフリップフロップF1_iのデータがラッチされる(図4(C))。
ラッチ回路LA1においてデータが保持されることから、フリップフロップF1_iに新たなクロックサイクルのデータがラッチされた後も、しばらくの間、前のクロックサイクルのデータがフリップフロップF2_1に入力され続ける。つまり、フリップフロップF2_1においてラッチされるべきデータが、より長い期間、フリップフロップF2−1に入力され続ける。例えば、クロック信号CK1のデューティー比(ハイレベル期間とローレベル期間との比)が1:1の場合、フリップフロップF2_1のデータ入力期間が約2分の1周期だけ延長される。
従って、クロック信号CK2の位相がクロック信号CK1に比べて多少遅れても(図4(D))、フリップフロップF2_1において正しいデータがラッチされる(図4(E))。クロック信号CK1とクロック信号CK2の位相差を、半周期よりも小さく制御することが好ましい。
したがって、それぞれ異なるクロック信号に基づいて検査データをシフトする複数のスキャンチェインを直列に接続する場合でも、スキャンチェインの間でデータシフトのエラーを生じることなく適切にスキャンパス検査を行うことができる。
データ保持部20を介して応答データが伝送される場合、スキャンチェインSCnから1の応答データが出力される1クロックサイクルの途中で、データ保持部20による当該1の応答データの保持が行われる。図4の例を参照すれば、スキャンチェインSC1からデータが出力された時点の約半周期後に、ラッチ回路LA1によって当該データが保持される。この場合、データ保持部20においてデータを保持する前に存在するセットアップ時間が当該1クロックサイクルより短くなることから、データ保持部20におけるセットアップ時間の余裕が減少し、データ保持部20のデータ保持動作のタイミング条件が厳しくなる。これに対して、本実施形態では、データ保持部20を介すことなく応答データ処理部30へ応答データが入力されることから、データ保持部20の上述したタイミング条件の制約がなくなる。従って、第1の検査モードにおけるデータシフトの速度をより高速化することが可能となり、検査時間の短縮に貢献できる。
図5は、第2の実施形態に係る半導体集積回路装置の構成例を図解した図である。図5に示す半導体集積回路装置は、図1に示す半導体集積回路装置におけるデータ保持部20をデータ保持部20Aに置換して、応答データ処理部30がデータ保持部20Aを介してスキャンチェインSC1〜SCmの応答データを入力するようにしたものであり、他の構成については図1に示す半導体集積回路装置と同様である。
図5の例において、データ保持部20Aは、ラッチ回路LB1〜LBmを有する。ラッチ回路LB1〜LBmは、図1における先述したラッチ回路LA1〜LAmにデータ保持動作の制御機能を持たせたものである。すなわち、ラッチ回路LB1〜LBmは、イネーブル端子xTに入力される検査モードの制御信号S1に応じて、第2の検査モード時には先述したラッチ回路LA1〜LAmと同様なデータ保持を行い、第1の検査モード時には入力データをそのまま応答データ処理部30に出力する。
図6は、第3の実施形態に係る半導体集積回路装置の構成例を図解した図である。図6に示す半導体集積回路装置は、図1に示す半導体集積回路装置におけるデータ保持部20をデータ保持部20Bに置換して、検査データ供給部10の各セレクタ回路(SL2〜SLm)をデータ保持部20Bの入力側に設けたものであり、他の構成については図1に示す半導体集積回路装置と同様である。
例えばデータ保持部20Bは、図5における同一符号の構成要素と同様なデータ保持動作の制御機能を備えたラッチ回路LB1〜LBm−1を有する。すなわち、ラッチ回路LB1〜LBm−1は、イネーブル端子xTに入力される検査モードの制御信号S1に応じて、第1の検査モード時にはラッチ回路LA1〜LAm−1と同様なデータ保持を行い、第1の検査モード時には各スキャンチェインからの応答データを透過的に出力する。
なお図6の例ではラッチ回路LBmが省略されており、スキャンチェインSCmの出力データがそのままセレクタ回路40へ入力される。
Claims (10)
- それぞれ対応するクロック信号に基づいて検査データをシフトする複数のスキャンチェインと、
第1の検査モードにおいて、上記複数のスキャンチェインの各々に検査データを供給し、第2の検査モードにおいて、上記複数のスキャンチェインを直列に接続して1つのチェインを形成するとともに初段のスキャンチェインに検査データを供給する検査データ供給部と、
上記直列接続されたスキャンチェインに供給される検査データが、上記スキャンチェイン間において上記クロック信号のクロックサイクルの順序に従って順次にシフトされるように、上記スキャンチェイン間をシフトする途中の検査データを順次に保持するデータ保持部と、
を有する半導体集積回路装置。 - 上記第1の検査モードにおいて、上記データ保持部を介さずに、上記複数のスキャンチェインからの応答データをそれぞれ入力して処理する応答データ処理部を有する、
請求項1に記載の半導体集積回路装置。 - 上記データ保持部は、上記複数のスキャンチェインを直列に接続する経路に設けられ、前段のスキャンチェインからそのクロック信号の第1エッジに同期して出力される検査データを当該クロック信号の第2エッジに同期して保持し、当該保持した検査データを後段のスキャンチェインに出力するラッチ回路を含み、
上記応答データ処理部は、上記複数のスキャンチェインから上記ラッチ回路を介さずに入力した応答データを処理する、
請求項2に記載の半導体集積回路装置。 - 上記検査データ供給部は、上記複数のスキャンチェインを直列に接続する経路において上記データ保持部の出力側に設けられ、上記第1の検査モードにおいて、上記後段のスキャンチェインに対応して生成された検査データを選択して出力し、上記第2の検査モードにおいて、上記データ保持部を介して上記前段のスキャンチェインから入力した検査データを選択して出力する選択回路を含む、
請求項3に記載の半導体集積回路装置。 - 上記データ保持部は、上記第1の検査モードにおいて上記検査データを透過的に出力し、
上記応答データ処理部は、少なくとも一部のスキャンチェインから上記データ保持部を介して応答データを入力する、
請求項1に記載の半導体集積回路装置。 - 上記データ保持部は、上記複数のスキャンチェインを直列に接続する経路に設けられ、上記第2の検査モードにおいては、前段のスキャンチェインからそのクロック信号の第1エッジに同期して出力される検査データを当該クロック信号の第2エッジに同期して保持し、当該保持した検査データを後段のスキャンチェインに出力し、上記第1の検査モードにおいては、上記前段のスキャンチェインから出力される応答データを透過的に上記後段のスキャンチェインに出力するラッチ回路を含み、
上記応答データ処理部は、少なくとも一部のスキャンチェインから上記ラッチ回路を介して応答データを入力する、
請求項5に記載の半導体集積回路装置。 - 上記データ保持部は、上記第1の検査モードにおいて上記検査データを透過的に出力し、
上記検査データ供給部は、上記複数のスキャンチェインを直列に接続する経路において上記データ保持部の入力側に設けられ、上記第1の検査モードにおいて、上記後段のスキャンチェインに対応して生成された検査データを選択して出力し、上記第2の検査モードにおいて、上記前段のスキャンチェインから入力した検査データを選択して出力する選択回路を含み、
上記応答データ処理部は、上記選択回路の入力側において上記複数のスキャンチェインからの応答データを入力する、
請求項2に記載の半導体集積回路装置。 - 第1のシリアルデータ入力端子と、
第2のシリアルデータ入力端子と、
直列に接続される複数の記憶回路を有し、初段の記憶回路が上記第1のシリアルデータ入力端子に接続され、第1のクロック信号に応答して初段の記憶回路から最終段の記憶回路に向けてデータが転送される第1のスキャンチェインと、
直列に接続される複数の記憶回路を有し、第2のクロック信号に応答して初段の記憶回路から最終段の記憶回路に向けてデータが転送される第2のスキャンチェインと、
上記第1のスキャンチェインの最終段の記憶回路の出力端子に接続され、上記第1のクロック信号に応答して当該最終段の記憶回路から出力されるデータを保持する第1のデータ保持回路と、
上記第2のスキャンチェインの最終段の記憶回路の出力端子に接続され、上記第2のクロック信号に応答して当該最終段の記憶回路から出力されるデータを保持する第2のデータ保持回路と、
第1の入力端子が上記第2のシリアルデータ入力端子に接続され、第2の入力端子が上記第1のデータ保持回路の出力端子に接続され、出力端子が上記第2のスキャンチェインの初段の記憶回路の入力端子に接続され、制御信号に応答して上記第1の入力端子に供給されるデータ又は上記第2の入力端子に供給されるデータを出力端子に出力する第1のセレクタ回路と、
を含み、
第1の検査モードにおいて、上記第1及び第2のスキャンチェインにそれぞれ第1及び第2の検査データが上記第1及び第2のシリアルデータ入力端子を介して並列的に供給され、
第2の検査モードにおいて、上記第1のデータ保持回路及び上記第1のセレクタ回路を介して直列に接続された上記第1及び第2のスキャンチェインに対して第3の検査データが上記第1のシリアルデータ入力端子を介して直列的に供給される、
半導体集積回路装置。 - 上記第2の検査モードにおいて、上記第1のスキャンチェインの記憶回路が上記第1のクロック信号の第1のエッジに応答して検査データを取り込み、上記第1のデータ保持回路が上記第1のクロック信号の第2のエッジに応答して検査データを取り込む、
請求項8に記載の半導体集積回路装置。 - 上記第1及び第2の試験モードにおいて、上記第1のクロック信号と上記第2のクロック信号の周波数が等しくされる、
請求項8又は9に記載の半導体集積回路装置。
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