JP2006191049A - 不揮発性記憶素子、その製造方法及び動作方法 - Google Patents

不揮発性記憶素子、その製造方法及び動作方法 Download PDF

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Abstract

【課題】不揮発性記憶素子、その製造方法及び動作方法が開示される。
【解決手段】この素子は、基板上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上に形成されたトンネル絶縁膜と、前記ゲート絶縁膜を通じる電荷の注入を誘導する選択ゲート電極と、前記トンネル絶縁膜を通じる電荷のトンネリングを誘導する制御ゲート電極と、を含む。前記選択ゲート電極は前記制御ゲート電極と絶縁されている。本発明による記憶素子は浮遊ゲート上に選択ゲート電極及び制御ゲート電極を形成して、各ゲート電極に電圧を印加することによって書き込み及び消去が可能である。
【選択図】図６

Description

本発明は半導体素子、その動作方法及び製造方法に係り、さらに具体的には不揮発性記憶素子とその動作方法及び製造方法に関する。
電気的に絶縁された貯蔵所に情報を貯蔵する不揮発性記憶素子は代表的にスタックゲート記憶素子（ｓｔａｃｋ ｇａｔｅ ｍｅｍｏｒｙ）、スプリットゲート記憶素子（ｓｐｌｉｔ ｇａｔｅ ｍｅｍｏｒｙ）及びＥＥＰＲＯＭで分類することができる。
図１は従来のスプリットゲート記憶素子のセルアレイを示した等価回路図である。
図２は従来のスプリットゲート記憶素子の断面図である。
図１及び図２を参照すると、従来のスプリットゲート記憶素子のセルアレイはＮＯＲ型を採用して記憶セルをランダムアクセスすることができる。記憶セルは行方向及び列方向に配置されて隣接した記憶セルとソース領域２２またはドレイン領域２４を共有する。各記憶セルはソース領域２２とドレイン領域２４との間に画定されるチャンネル領域と、前記チャンネル領域上に形成されたゲート絶縁膜１２と、前記ゲート絶縁膜１２上に形成された浮遊ゲート１４と、前記ゲート絶縁膜１２と前記浮遊ゲート１４上に形成された制御ゲート電極１６と、前記制御ゲート電極１６と前記浮遊ゲート１４との間に介在されたトンネル絶縁膜２０で構成される。前記浮遊ゲート１４上に楕円断面の絶縁膜１８が形成されてトンネリング効率を高めることができるチップを形成する。
図１に示したように、列方向に配置された記憶セルの制御ゲート電極１６は連結されてワードラインＷＬｎをなし、ソース領域は連結されて共通ソースラインＣＳＬをなす。行方向に配置された記憶セルのドレイン領域はビットラインＢＬｎに連結される。スタックゲート記憶素子のＮＯＲ型セルアレイが過剰消去（ｏｖｅｒ ｅｒａｓｅ）問題を有する一方、スプリットゲート記憶素子のＮＯＲ型セルアレイは、前記ゲート絶縁膜上の制御ゲート電極が選択トランジスタのゲート電極に該当するので、過剰消去の問題は考慮しなくても良いという長所を有する。
スプリットゲート記憶素子で、制御ゲート電極１６の下部にチャンネルを形成するためのターンオン電圧を制御ゲート電極１６に印加して、ソース領域２２に１０Ｖ程度の高い書き込み電圧（ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）を印加してゲート絶縁膜１２を通じて浮遊ゲート１４に電荷を注入する。書き込み電圧はソース領域２２と浮遊ゲート１４のオーバーラップ容量によって前記浮遊ゲート１４にカップリングされる。したがって、チャンネル領域に十分な垂直電界を誘導するために高い書き込み電圧が要求される。したがって、ソース領域２２は高い接合降伏電圧を有する構造で形成されなければならない。
スプリットゲート記憶素子に比べてトンネル絶縁膜を通じるＦＮトンネリングによって浮遊ゲートに電荷を貯蔵するＥＥＰＲＯＭはソース領域またはドレイン領域に相対的に低い電圧が印加されるので、高い接合降伏電圧を提供するためのジャンクション構造が要求されない。
図３は従来のＥＥＰＲＯＭのセルアレイを示した等価回路図である。
図４は従来のＥＥＰＲＯＭの断面図である。
図３及び図４を参照すると、スプリットゲート記憶素子とは異なり、ＥＥＰＲＯＭは選択ゲート電極と制御ゲート電極が分離した構造を有する。ＥＥＰＲＯＭの記憶セルは行方向及び列方向に配置され、行方向及び列方向に配置された記憶セルは隣接した記憶セルとソース領域６８及びドレイン領域６６を共有する。各記憶セルは前記ソース領域６８とドレイン領域６６との間に画定されるチャンネル領域、前記チャンネル領域上に形成されたトンネル絶縁膜５２とゲート絶縁膜５４、前記トンネル絶縁膜５２及びゲート絶縁膜５４上に形成された浮遊ゲート５６及び前記浮遊ゲート５６と離隔されて前記ゲート絶縁膜５４上に形成された制御ゲート電極６０を含む。前記浮遊ゲート５６上にゲート層間誘電膜６２を介在して選択ゲート電極５８が形成され、前記浮遊ゲート５６と前記制御ゲート電極６０ との間の基板内には前記トンネル絶縁膜５２の下部まで拡張されたフローティング拡散層６４が形成されている。
図３に示したように、列方向に配置された記憶セルの選択ゲート電極が連結されてセンシングラインＳＬをなし、列方向に配置された記憶セルの制御ゲート電極が連結されてワードラインＷＬ、列方向のソース領域は連結されて共通ソース領域ＣＳＬをなす。センシングラインＳＬは複数個のセル単位で分離されてワードラインＷＬに連結された記憶セルを選択的に消去することができる。しかし、スプリットゲート記憶素子に比べて広いセル面積が要求されて集積度が制限される。
上述のように、スプリットゲート記憶素子は選択トランジスタのゲート電極の機能を兼備した制御ゲート電極を有するので、素子の集積度は高いが、カップリング比が低いソースジャンクションカップリングによって書き込み動作が行われるので、高い降伏電圧が要求される。これに比べてゲートカップリングによって書き込み動作が行われるＥＥＰＲＯＭは高い接合降伏電圧は要求されないが、選択ゲート電極と制御ゲート電極が離隔されてセル面積が広くて集積度が制限されるという短所を有する。
本発明は上述したスプリットゲート記憶素子とＥＥＰＲＯＭの短所を克服することができる構造の不揮発性記憶素子と、その動作方法及び製造方法を提供することに目的がある。
本発明の他の技術的課題は単位セル面積が小さくて、ソース領域またはドレイン領域に高電圧が印加されない不揮発性記憶素子を提供することにある。
上述の課題を達成するために本発明はスプリットゲート記憶素子構造とＥＥＰＲＯＭ構造が結合された不揮発性記憶素子を提供する。この素子は、基板上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上に形成されたトンネル絶縁膜と、前記ゲート絶縁膜を通じる電荷の注入を誘導する選択ゲート電極と、前記トンネル絶縁膜を通じる電荷のトンネリングを誘導する制御ゲート電極とを含む。前記選択ゲート電極は前記制御ゲート電極と絶縁されている。
前記選択ゲート電極と前記制御ゲート電極は互いに違う物質によって前記浮遊ゲートと絶縁されることができる。例えば、前記選択ゲート電極は誘電膜によって前記浮遊ゲートと絶縁され、前記制御ゲート電極は前記トンネル絶縁膜によって前記浮遊ゲートと絶縁されることができる。この際、前記選択ゲート電極と前記浮遊ゲートとの間のキャパシタンスは、前記制御ゲート電極と前記浮遊ゲートとの間のキャパシタンスより大きく設定することができる。すなわち、前記誘電膜は前記トンネル絶縁膜より大きい誘電定数を有する物質を含むことによって、前記選択ゲート電極と前記浮遊ゲートとの間のキャパシタンスを大きくすることができる。
前記浮遊ゲートは前記制御ゲート電極に向かうチップを有することができる。したがって、前記チップの近傍に電界が集中して前記トンネル絶縁膜を通じる電荷のトンネリングは前記チップ近傍で起こることができる。
前記ゲート絶縁膜はソース領域及びドレイン領域の間に画定されたチャンネル領域上に形成されることができ、前記浮遊ゲート、前記選択ゲート電極及び前記制御ゲート電極は前記チャンネル領域上に前記ゲート絶縁膜を介在して形成されることができる。前記選択ゲート電極の誘導によって前記チャンネル領域に生成されたホットキャリアが前記ゲート絶縁膜を通じて注入される。
本発明の一実施形態で、この素子は基板にチャンネル領域を画定するソース領域及びドレイン領域と、前記チャンネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートとを含む。前記ゲート絶縁膜と前記浮遊ゲート上に選択ゲート電極が形成され、前記選択ゲート電極に対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上に制御ゲート電極が形成される。前記選択ゲート電極と前記浮遊ゲートとの間にはゲート層間誘電膜が介在され、前記制御ゲート電極と前記浮遊ゲートとの間にはトンネル絶縁膜が介在される。
前記選択ゲート電極と前記浮遊ゲートとの間のキャパシタンスは、前記制御ゲート電極と前記浮遊ゲートとの間のキャパシタンスより大きく設定することによって、この素子の書き込み及び消去効率を高めることができる。したがって、前記選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜の面積が前記制御ゲート電極と前記浮遊ゲートとの間のトンネル絶縁膜の面積より広いか、前記ゲート層間誘電膜は前記トンネル絶縁膜より大きい誘電定数を有する物質を含むことができる。
前記選択ゲート電極は上部選択ゲート電極と側壁選択ゲート電極で構成されることができる。前記上部選択ゲート電極は前記浮遊ゲートの上部に形成され、前記側壁選択ゲート電極は前記制御ゲート電極に対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上に形成される。この際、前記側壁選択ゲート電極と前記制御ゲート電極は対称構造でありうる。
前記上部選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜は前記トンネル絶縁膜より誘電定数が大きい物質を含むことができる。これに比べて、前記側壁選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜は前記トンネル絶縁膜と同一の物質でありうる。
前記選択ゲート電極と前記制御ゲート電極は、電気的に絶縁させるためのスペーサ絶縁膜パターンが前記上部選択ゲート電極と前記制御ゲート電極との間に介在されることができる。前記上部選択ゲート電極及び前記側壁選択ゲート電極の間にも前記スペーサ絶縁膜パターンに対向する他のスペーサ絶縁膜パターンが介在されることができる。
本発明による不揮発性記憶素子は前記ゲート絶縁膜を通じて前記浮遊ゲートに電荷を注入して情報を書き込み、前記浮遊ゲートに貯蔵された電荷の影響によって変化されたスレッショルド電圧を感知して情報を読み出し、前記トンネル絶縁膜を通じて前記浮遊ゲートに貯蔵された電荷のトンネリングを誘導して貯蔵された情報を消去する。
具体的に情報の書き込みはソース領域及びドレイン領域に各々定電圧Ｖｃｃ及び接地電圧ＧＮＤを印加して、選択ゲート電極に書き込み電圧（ｗｒｉｔｅ ｖｏｌｔａｇｅ）を印加して、制御ゲート電極にターンオン電圧を印加してゲート絶縁膜を通じて電荷を注入することによって行われる。この際、前記制御ゲート電極には制御ゲート電極の下部のチャンネル領域にチャンネルを形成するターンオン電圧を印加する。また、前記選択ゲート電極には前記浮遊ゲートと前記チャンネル領域との間のゲート絶縁膜を通じてホットキャリア注入が起こるように書き込み電圧を印加する。
情報を読み出す段階では、ソース領域に接地電圧を印加して、ドレイン領域に読み出し電圧を印加して、選択ゲート電極にターンオン電圧を印加して、制御ゲート電極に判読電圧（ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）を印加して浮遊ゲートに貯蔵された情報を感知することができる。この際、前記選択ゲート電極には選択ゲート電極の下部のチャンネル領域にチャンネルを形成するターンオン電圧を印加する。また、前記制御ゲート電極には前記浮遊ゲートと前記チャンネル領域との間のゲート絶縁膜に書き込みスレッショルド電圧より高く、消去スレッショルド電圧より低い電圧がカップリングされるように判読電圧を印加する。
情報を消去する段階では、ソース領域、ドレイン領域及び選択ゲート電極に各々接地電圧を印加して、制御ゲート電極に消去電圧を印加してトンネル絶縁膜を通じて電荷のトンネリングを誘導することができる。前記制御ゲート電極には前記浮遊ゲートと前記制御ゲート電極との間のトンネル絶縁膜を通じて電荷のトンネリングが起こるように消去電圧を印加する。
本発明の他の実施形態で、この素子はセルアレイを構成することができる。具体的に、この記憶素子は半導体基板に複数個の活性領域を画定する素子分離膜と、前記活性領域上に形成されたゲート絶縁膜と、前記活性領域の前記ゲート絶縁膜上に各々形成された浮遊ゲートとを含む。前記ゲート絶縁膜と前記浮遊ゲート上にセンシングラインが形成されて前記活性領域の上部を横切り、前記センシングラインに対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上にワードラインが形成されて前記活性領域の上部を横切る。前記センシングラインと前記浮遊ゲートとの間にゲート層間誘電膜が介在され、前記ワードラインと前記浮遊ゲートとの間にトンネル絶縁膜が介在される。
前記センシングラインは前記浮遊ゲートの上部を横切る上部センシングラインと、前記浮遊ゲートの側壁及び前記活性領域の上部を横切る側壁センシングラインで構成されることができる。前記上部センシングラインと前記ワードラインとの間にはスペーサ絶縁膜が介在され、前記側壁センシングラインと前記ワードラインは互いに対向する対称構造で形成されることができる。前記上部センシングラインと前記側壁センシングラインとの間にもスペーサ絶縁膜が介在されることができる。
書き込み段階では、選択共通ソースライン、選択ビットライン、選択センシングライン及び選択ワードラインに各々定電圧Ｖｃｃ、接地電圧ＧＮＤ、書き込み電圧及びターンオン電圧を印加して、非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加して情報を書き込むことができる。
読み出し段階では、選択共通ソースライン、選択ビットライン、選択センシングライン及び選択ワードラインに各々接地電圧、読み出し電圧、ターンオン電圧及び判読電圧を印加して、非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加して情報を読み出す。
消去段階では、選択共通ソースライン、選択ビットライン及び選択センシングラインに各々接地電圧を印加して、選択ワードラインに消去電圧を印加して、非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加して貯蔵された情報を消去することができる。
前記センシングラインに隣接した活性領域にドレイン領域が各々形成され、前記ワードラインに隣接した活性領域には前記ワードラインと平行に連結された共通ソースラインが形成される、前記センシングラインは所定個数の記憶セル単位で分離することができる。したがって、前記消去段階で選択ワードラインと対向する選択センシングラインに接地電圧を印加して、前記選択ワードラインと対向する非選択センシングラインには消去阻止電圧（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｖｏｌｔａｇｅ）を印加して非選択センシングラインを共有する記憶セルの浮遊ゲートの電位を高めることができる。浮遊ゲートの高められた電位によってワードラインと浮遊ゲートとの間のトンネル絶縁膜でトンネリングが抑制されることができる。
また、本発明は不揮発性記憶素子の製造方法を提供する。この方法は半導体基板に活性領域を画定して、前記活性領域上にゲート絶縁膜を介在して前記半導体基板の全面に浮遊ゲート導電膜を形成することを含む。前記浮遊ゲート導電膜上に前記活性領域の上部を横切る上部選択ゲート電極を形成して、前記浮遊ゲート導電膜をパターニングして前記活性領域上に浮遊ゲートを形成する。前記浮遊ゲートの側壁にトンネル絶縁膜を形成し、前記浮遊ゲート両側のトンネル絶縁膜及びゲート絶縁膜上に互いに対向して活性領域を横切る側壁選択ゲート電極及び制御ゲート電極を形成する。
前記上部選択ゲート電極は前記浮遊ゲート導電膜上にスペーサ絶縁膜パターンを形成して、スペーサ絶縁膜パターンの間に導電膜を満たして形成することができる。前記スペーサ絶縁膜パターンは前記浮遊ゲート導電膜上に互いに対向して前記活性領域を横切るように形成する。前記上部ゲート導電膜は前記スペーサ絶縁膜の間の浮遊ゲート導電膜上に誘電膜をコンフォーマルに形成して、前記スペーサ絶縁膜パターンの間に形成する。前記誘電膜は前記トンネル絶縁膜より誘電定数が大きい膜を少なくとも一層含むことができる。
前記スペーサ絶縁膜パターンは前記浮遊ゲート導電膜上に前記活性領域の上部を横切るオープニングを有するハードマスク膜を形成して、前記オープニングの側壁に形成することができる。すなわち、前記ハードマスク膜上にスペーサ絶縁膜をコンフォーマルに形成して、前記スペーサ絶縁膜を異方性エッチングして形成することができる。前記スペーサ絶縁膜を形成する前に、前記オープニングに露出された浮遊ゲート導電膜を熱酸化させて犠牲酸化膜パターンを成長させ、前記犠牲酸化膜パターンを除去して凹んだリセス領域を形成することができる。
前記浮遊ゲートは前記スペーサ絶縁膜パターンに自己整列されるように形成することができる。前記側壁選択ゲート電極及び前記制御ゲート電極は基板の全面に導電膜を形成した後、異方性エッチングして前記スペーサ絶縁膜パターンの側壁及び前記浮遊ゲートの側壁に形成することができる。
本発明によると、浮遊ゲート上に選択ゲート電極及び制御ゲート電極を形成して各ゲート電極に電圧を印加することによって、書き込み及び消去が可能である。書き込み動作は前記選択ゲート電極に書き込み電圧を印加してチャンネルから電荷の注入が可能であるので、ソース領域またはドレイン領域に高電圧が印加されない。したがって、スプリットゲート記憶素子でソース領域に高電圧を印加して書き込むことに比べてより安定的に書き込み動作を実施することができる。
また、浮遊ゲート上に選択ゲート電極及び制御ゲート電極が形成されるので、制御ゲート電極が積層された浮遊ゲート及び選択ゲート電極から離隔されるように形成されるＥＥＰＲＯＭに比べてセル面積を縮小することができる。
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
図５は本発明の望ましい実施形態による不揮発性記憶素子の単位セルを記号として表示したものである。
図５を参照すると、この記憶素子はチャンネル領域を画定するソース領域Ｓ及びドレイン領域Ｄと、前記チャンネル領域上の浮遊ゲートＦＧと、前記浮遊ゲートＦＧ上の選択ゲート電極ＳＧ及び制御ゲート電極ＣＧを含む。前記制御ゲート電極ＣＧと前記選択ゲート電極ＳＧは対向して絶縁されている。前記浮遊ゲートＦＧと前記チャンネル領域との間にゲート絶縁膜が介在され、前記制御ゲート電極ＣＧと前記浮遊ゲートＦＧとの間にはトンネル絶縁膜が介在され、前記選択ゲート電極ＳＧと前記浮遊ゲートＦＧとの間にはゲート層間誘電膜が介在される。前記選択ゲート電極ＳＧは前記浮遊ゲートＦＧに書き込み電圧をカップリングさせてゲート絶縁膜を通じて前記浮遊ゲートＦＧに電荷が注入されるようにして、前記制御ゲート電極ＣＧは消去電圧が印加されて前記トンネル絶縁膜を通じる電荷のトンネリングを誘導する。前記選択ゲート電極ＳＧと前記浮遊ゲートＦＧ及び前記ゲート層間誘電膜で構成されるキャパシタのキャパシタンスＣｄは前記制御ゲート電極ＣＧと前記浮遊ゲートＦＧ及び前記トンネル絶縁膜で構成されるキャパシタのキャパシタンスＣｔより大きく構成して書き込み及び消去の効率を高めることができる。例えば、前記選択ゲート電極ＳＧと前記浮遊ゲートＦＧとの間に介在されるゲート層間誘電膜の面積を前記制御ゲート電極ＣＧと前記浮遊ゲートＦＧとの間に介在されるトンネル絶縁膜の面積より広く形成するか、前記トンネル絶縁膜より大きい誘電定数を有する物質を含んで前記ゲート層間誘電膜を形成することができる。
この素子はホットキャリア注入によって前記ゲート絶縁膜を通じて前記浮遊ゲートＦＧに情報が貯蔵され、前記トンネル絶縁膜を通じるＦＮトンネリング（ＦｏＷＬｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）によって貯蔵された情報が消去される。前記選択ゲート電極ＳＧに印加された書き込み電圧は、その下部のチャンネル領域にチャンネルを形成すると同時に前記浮遊ゲートＦＧにカップリングされ、前記選択ゲート電極ＳＧとの境界近傍の浮遊ゲートＦＧの下部で生成されたホットキャリアは前記ゲート絶縁膜を横切る垂直電界によって前記浮遊ゲートＦＧに注入される。前記制御ゲート電極ＣＧに消去電圧が印加されればＦＮトンネリングによって前記トンネル絶縁膜を通じて電荷がトンネリングされて前記浮遊ゲートＦＧに貯蔵された情報が消去される。
書き込み電圧が選択ゲート電極ＳＧに印加されて浮遊ゲートＦＧにカップリングされ、制御ゲート電極ＣＧにターンオン電圧が印加されて制御ゲート電極の下部のチャンネル領域が反転される。前記制御ゲート電極ＣＧに印加されるターンオン電圧は前記チャンネル領域が反転されるスレッショルド電圧より高い。ドレイン領域Ｄに接地電圧を印加してソース領域Ｓに定電圧Ｖｃｃを印加してチャンネル領域で生成されたホットキャリアは前記浮遊ゲートにカップリングされた電圧による垂直電界に導かれてゲート絶縁膜の電位障壁を越えて前記浮遊ゲートに貯蔵される。一般的なＮＭＯＳ構造を採用したら、前記ソース領域に向かう加速された電子がゲート絶縁膜の電位障壁を越えて浮遊ゲートに貯蔵されるであろう。
前記浮遊ゲートＦＧに貯蔵された電荷（一般的に電子）は、前記浮遊ゲートの下部のチャンネル領域が反転されるスレッショルド電圧を変化させる。前記浮遊ゲートＦＧに電子が貯蔵された状態のスレッショルド電圧である書き込みスレッショルド電圧（ｐｒｏｇｒａｍｅｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）は、電子が貯蔵されない状態のスレッショルド電圧である消去スレッショルド電圧（ｅｒａｓｅｄ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）より高い。したがって、書き込みスレッショルド電圧と消去スレッショルド電圧との間の電圧を印加して浮遊ゲートに貯蔵された情報を判読することができる。例えば、前記選択ゲート電極ＳＧ及び／または前記制御ゲート電極ＣＧに読み出し電圧が印加されれば、前記選択ゲート電極及び前記制御ゲート電極の下部のチャンネル領域が反転され、前記浮遊ゲートに読み出し電圧がカップリングされる。前記浮遊ゲートに貯蔵された電子の有無によって前記浮遊ゲートの下部のチャンネル領域が反転される否か決められる。
前記ソース領域Ｓ、前記ドレイン領域Ｄ及び前記選択ゲート電極ＳＧに接地電圧を印加して、前記制御ゲート電極ＣＧに消去電圧を印加して前記浮遊ゲートＦＧに貯蔵された情報を消去する。前記制御ゲート電極ＣＧに印加された消去電圧は前記トンネル絶縁膜に高い電界を形成して前記浮遊ゲートＦＧに貯蔵された電子または前記制御ゲート電極ＣＧに供給される正空のＦＮトンネリングを誘導する。
表１は本発明の一実施形態による不揮発性記憶素子の動作電圧を示す。ここでＶｓｌは選択ゲート電極に印加される電圧、Ｖｗｌは制御ゲート電極に印加される電圧、Ｖｓはソース領域に印加される電圧、Ｖｂｌはドレイン領域に印加される電圧を示す。
Figure 2006191049
表１は本発明による不揮発性記憶素子の動作電圧の一実施形態に過ぎず、各部分に印加される電圧は素子の構造的特徴に依存して変更されることができる。
図６は本発明の望ましい実施形態による不揮発性記憶素子の単位セルを示した平面図である。
図７は図６のＩ−Ｉ'に沿って切断した断面図である。
図６及び７を参照すると、この記憶素子は半導体基板１００にチャンネル領域１０３を画定するソース領域１２８及びドレイン領域１３０と前記チャンネル領域１０３上に形成されたゲート構造物を含む。前記ゲート構造物はゲート絶縁膜上に形成される浮遊ゲートと、前記浮遊ゲート上にゲート層間誘電膜を介在して形成される選択ゲート電極と、前記浮遊ゲート上にトンネル絶縁膜を介在して形成される制御ゲート電極とを含む。図５で説明したように、前記選択ゲート電極、前記浮遊ゲート及び前記ゲート層間誘電膜からなるキャパシタのキャパシタンスＣｄは、前記制御ゲート電極、前記浮遊ゲート及び前記トンネル絶縁膜からなるキャパシタのキャパシタンスＣｔより大きいことが望ましい。このような理由で、前記選択ゲート電極と前記浮遊ゲートの対向面積は、前記制御ゲート電極と前記浮遊ゲートの対向面積より広いか、前記ゲート層間誘電膜は前記トンネル絶縁膜に比べて大きい誘電定数を有する物質を含む。
具体的に、前記チャンネル領域１０３上にゲート絶縁膜１０２が形成され、前記ゲート絶縁膜１０２上に前記浮遊ゲート１０４ａが形成される。前記選択ゲート電極は前記浮遊ゲート１０４ａの一側壁と前記ゲート絶縁膜１０２上に形成された側壁選択ゲート電極１２６ａと、前記浮遊ゲート１０４ａの上部に形成された上部選択ゲート電極１２０で構成される。前記制御ゲート電極１２６ｂは前記浮遊ゲート１０４ａの他側壁と前記ゲート絶縁膜１０２上に形成される。前記側壁選択ゲート電極１２６ａと前記制御ゲート電極１２６ｂは互いに対向する対称構造を有する。前記上部選択ゲート電極１２０と前記側壁選択ゲート電極１２６ａとの間と、前記上部選択ゲート電極１２０と前記制御ゲート電極１２６ｂとの間には各々スペーサ絶縁膜パターン１１６ａが介在される。前記スペーサ絶縁膜パターン１１６ａは前記上部選択ゲート電極１２０を前記側壁選択ゲート電極１２６ａ及び前記制御ゲート電極１２６ｂから絶縁させる。しかし、前記上部選択ゲート電極１２０と前記側壁選択ゲート電極１２６ａは配線に共通に連結されて同一のバイアスＶＳＬが印加されることができる。
前記制御ゲート電極１２６ｂと前記浮遊ゲート１０４ａとの間に介在された絶縁膜１１４ａ、１２４ａは、トンネル絶縁膜１２５ａを構成して、前記選択ゲート電極１２６ａ、１２０と前記浮遊ゲート１０４ａとの間に介在された絶縁膜１１４ｂ、１１５、１１８、１２４ｂは、ゲート層間誘電膜１２５ｂを構成する。前記スペーサ絶縁膜パターン１１６ａ及び前記浮遊ゲート１０４ａ上にコンフォーマルに形成された絶縁膜１１８は、前記トンネル絶縁膜１２５ａより誘電定数が大きい物質を含む誘電膜でありうる。例えば、前記トンネル絶縁膜１２５ａがシリコン酸化膜で形成される場合、前記誘電膜１１８はシリコン酸化膜より大きい誘電定数を有する物質である絶縁性金属酸化膜またはシリコン窒化膜を少なくとも一層含むことができる。図のように、この不揮発性記憶素子は対称構造を有するので、前記側壁選択ゲート電極１２６ａと前記浮遊ゲート１０４ａとの間に介在された絶縁膜は前記トンネル絶縁膜１２５ａを構成する絶縁膜と同一の絶縁膜でありうる。
前記浮遊ゲート１０４ａは前記制御ゲート電極１２６ｂを向くチップ１０４ｔを有することができる。したがって、消去動作で前記チップ１０４ｔの近傍に電界が集中して、ＦＮトンネリングによる電荷のトンネリングは前記トンネル絶縁膜のチップ１０４ｔの近傍で高い確率を有する。前記制御ゲート電極１２６ｂと前記浮遊ゲート１０４ａとの間の低いキャパシタンスＣｔは前記トンネル絶縁膜１２５ａにかかる電位差を高めて相対的に低い電圧でＦＮトンネリングを誘導することができる。前記浮遊ゲート１０４ａと前記チャンネル領域１０３との間のキャパシタンスだけでなく、前記浮遊ゲート１０４ａと前記選択ゲート電極との間のキャパシタンスは前記制御ゲート電極１２６ｂと前記浮遊ゲート１０４ａとの間にカップリングされる電圧比を高めるので、消去効率が高くなることができる。
図のように、この記憶素子は対称である断面構造を有することができる。したがって、前記浮遊ゲート１０４ａは前記側壁選択ゲート電極１２６ａを向くチップを有することもできる。しかし、書き込み動作で側壁選択ゲート電極１２６ａ及び上部選択ゲート電極１２０で構成される選択ゲート電極に高電圧が印加されても、前記選択ゲート電極と前記浮遊ゲートとの間の大きいキャパシタンスＣｄは前記ゲート層間誘電膜１２５ｂにかかる電位差を低めてゲート層間絶縁膜を通じるＦＮトンネリング確率が低いだけでなく、ホットキャリア注入による書き込み動作はＦＮトンネリングに比べて相対的に低い電圧が要求されるので、前記側壁選択ゲート電極１２６ａを向むくチップの近傍でＦＮトンネリングはほぼ起こさない。
この素子のチャンネル領域１０３は前記側壁選択ゲート電極１２６ａの下部の領域、前記浮遊ゲート１０４の下部の領域及び前記制御ゲート電極１２６ｂの下部の領域に区分されることができる。上述のように、これら区分されたチャンネル領域１０３は素子の書き込み、読み出し及び消去動作時、選択的にオンオフされてデータの貯蔵、読み出し及び削除が行われる。
図８は本発明の望ましい実施形態による不揮発性記憶素子のアレイを示した等価回路図である。
図８を参照すると、この記憶素子のアレイは行方向及び列方向に配列された複数個の単位記憶セルで構成される。各記憶セルは両方向で隣接する他の記憶セルと各々ソース領域Ｓ及びドレイン領域Ｄを共有する。したがって、隣り合う記憶セルは行方向に対称的に配置される。前記単位記憶セルは図６及び図７で説明されたように、ソース領域Ｓ及びドレイン領域Ｄの間に画定されるチャンネル領域上の浮遊ゲートと前記浮遊ゲートの上部に対向して形成された選択ゲート電極及び制御ゲート電極を含む。前記単位記憶セルのソース領域Ｓが列方向に連結されて共通ソース領域ＣＳＬを構成して、前記単位記憶セルの選択ゲート電極及び制御ゲート電極は列方向に連結されて各々センシングラインＳＬとワードラインＷＬとを構成する。前記センシングラインＳＬは複数個の記憶セル毎に分離されて一つのワードラインＷＬは多数のセンシングラインＳＬと対向して配置される。また、行方向に配列されたドレイン領域Ｄはビットラインに連結される。
このようなセルアレイ構造はセンシングラインＳＬを共有する記憶セルの選択的な消去を可能にする。セルアレイで構成されたこの素子の動作は各単位セルを選択して書き込み及び読み出しを行い、所定個数の単位セルを選択して消去する。
選択された記憶セルＣＰに連結される選択共通ソースラインＣＳＬ１、選択ビットラインＢＬ１、選択センシングラインＳＬ１及び選択ワードラインＷＬ１に各々定電圧Ｖｃｃ、接地電圧ＧＮＤ、書き込み電圧（ｗｒｉｔｅ ｖｏｌｔａｇｅ）及びターンオン電圧を印加して、選択ソースラインに連結されない非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加して選択記憶セルに情報を貯蔵する。
貯蔵された情報は特定記憶セルを選択して読み出すことができる。読み出し段階で選択された記憶セルＣＰに連結される選択共通ソースラインＣＳＬ１、選択ビットラインＢＬ１、選択センシングラインＳＬ１及び選択ワードラインＷＬ１に各々接地電圧、読み出し電圧、ターンオン電圧及び判読電圧を印加して、前記選択された記憶セルに連結されない非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加して情報を読み出す。
貯蔵された情報は所定個数の記憶セルＣＥを選択して消去することができる。消去段階で選択された記憶セルＣＥは選択されたワードラインを共有する記憶セルでありうるし、所定個数の記憶セル毎にセンシングラインが分離されて一つのワードラインに多数のセンシングラインが対向する場合、選択されたセンシングラインを共有する記憶セルが消去段階で選択されることができる。
選択された記憶セルＣＥに連結された選択共通ソースラインＣＳＬ２、選択ビットラインＢＬ及び選択センシングラインＳＬ２に各々接地電圧を印加して、選択ワードラインＷＬ２に消去電圧（ｅｒａｓｅ ｖｏｌｔａｇｅ）を印加して、選択された記憶セルに連結されない非選択共通ソースライン、非選択ビットライン、非選択センシングラインＳＬ３、ＳＬ４及び非選択ワードラインに各々接地電圧を印加して選択された記憶セルを一度に消去することができる。
一方、選択された記憶セルとワードラインとを共有するが、センシングラインを共有しない記憶セルは選択ワードラインに対向する非選択センシングラインに消去阻止電圧を印加することによって消去を抑制することができる。すなわち、選択ワードラインに消去電圧が印加されても、消去電圧が印加されたワードラインに対向する非選択センシングラインに消去阻止電圧であるプラスの電圧が印加されれば、浮遊ゲートの電位が上昇してワードラインと浮遊ゲートとの間にかかる電圧が低くなり、これにより、その記憶セルでは消去に必要な電界がトンネル酸化膜に生じなくなる。
表２は本発明の一実施形態によるセルアレイの動作電圧を示す。
ここでＶｓｌ１は選択センシングラインに印加される電圧、Ｖｓｌ２は非選択センシングラインに印加される電圧、Ｖｗｌ１は選択ワードラインに印加される電圧、Ｖｗｌ２は非選択ワードラインに印加される電圧、Ｖｓ１は選択ソースラインに印加される電圧、Ｖｓ２は非選択ソースラインに印加される電圧、Ｖｂｌ１は選択ビットラインに印加される電圧、Ｖｂｌ２は非選択ビットラインに印加される電圧を示す。
Figure 2006191049
表２は本発明によるセルアレイの動作電圧の一実施形態に過ぎず、各部分に印加される電圧は素子の構造的特徴に依存して変更されることができる。
また、消去時に、非選択ワードライン電圧Ｖｓｌ２は定電圧（ｃｏｎｓｔａｎｔ ｖｏｌｔａｇｅ）であるＶｃｃを印加したが、この電圧は消去阻止電圧として十分に変更されることができる。
図９Ａ乃至図１７Ａは本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。
図９Ｂ乃至図１７Ｂは各々図９Ａ乃至図１７ＡのＩＩ−ＩＩ'に沿って切断した断面図である。
図９Ｃ乃至図１７Ｃは各々図９Ａ乃至図１７ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。
図９Ａ、９Ｂ及び９Ｃを参照すると、半導体基板１００上に素子分離膜１０１を形成して複数個の活性領域を画定する。前記活性領域上にゲート絶縁膜１０２を形成して、前記基板の全面に浮遊ゲート導電膜１０４を形成する。前記浮遊ゲート導電膜はポリシリコン膜で形成することができ、不純物を注入して導電性を有するようにする。前記浮遊ゲート導電膜１０４上に前記活性領域及び前記素子分離膜１０１の上部を横切って前記浮遊ゲート導電膜１０４を露出させるグルーブ１０８を有するハードマスクパターン１０６を形成する。前記ハードマスクパターン１０６を酸化防止膜として使用して前記浮遊ゲート導電膜１０４が熱酸化されるようにして犠牲酸化膜パターン１１０を形成する。前記犠牲酸化膜パターン１１０は楕円断面で形成される。
図１０Ａ、図１０Ｂ及び図１０Ｃを参照すると、前記犠牲酸化膜パターン１１０を除去して前記浮遊ゲート導電膜１０４を露出させる。前記犠牲酸化膜パターン１１０が除去された部分はリセス領域１０９が形成される。続いて、前記グルーブ１０８内に露出された浮遊ゲート導電膜１０４を除去して前記素子分離膜１０１または前記素子分離膜１０１上に形成されたゲート絶縁膜１０２が露出された除去領域１１２を形成する。例えば、前記素子分離膜１０１の上部の浮遊ゲート導電膜１０４を露出させるオープニングを有するマスクを形成し、前記マスクをエッチングマスクとして使用して前記素子分離膜１０１上に形成された浮遊ゲート導電膜１０４を除去することができる。
図１１Ａ、１１Ｂ及び１１Ｃを参照すると、熱酸化工程を実施して前記グルーブ１０８内に露出された浮遊ゲート導電膜１０４の表面に熱酸化膜１１４を形成する。この過程で前記浮遊ゲート導電膜１０４の表面の欠陥が除去されることができる。前記グルーブ１０８内にも前記スペーサ絶縁膜１１６がコンフォーマルに覆われるように前記基板の全面にスペーサ絶縁膜１１６をコンフォーマルに形成する。前記スペーサ絶縁膜１１６は前記ハードマスクパターン１０６とエッチング選択比を有する物質で形成する。
図１２Ａ、図１２Ｂ及び図１２Ｃを参照すると、前記スペーサ絶縁膜１１６を異方性エッチングして前記グルーブの側壁にスペーサ絶縁膜パターン１１６ａを形成する。この際、前記浮遊ゲート導電膜１０４が除去された素子分離膜の上部にも前記浮遊ゲート導電膜１０４の側壁を覆う絶縁膜パターン１１６ｂが形成されることができる。前記スペーサ絶縁膜１１６と共に前記浮遊ゲート導電膜１０４上の熱酸化膜１１４も除去されて対向するスペーサ絶縁膜パターン１１６の間に浮遊ゲート導電膜１０４が露出される。
図１３Ａ、図１３Ｂ及び図１３Ｃを参照すると、前記基板を熱処理してスペーサ絶縁膜パターン１１６を形成するエッチング工程で発生された欠陥を除去する。その結果、前記スペーサ絶縁膜パターン１１６の間に露出された浮遊ゲート導電膜１０４が熱酸化されて熱酸化膜１１５が形成されることができる。
続いて、前記基板の全面に誘電膜１１８をコンフォーマルに形成して、前記誘電膜１１８上に前記スペーサ絶縁膜パターン１１６の間の領域が満たされるように上部ゲート導電膜１２０を形成する。前記誘電膜１１８はシリコン酸化膜より誘電定数が大きい金属酸化膜またはシリコン酸化膜で形成することができる。前記上部ゲート導電膜１２０はドーピングされたポリシリコンで形成することができる。前記上部ゲート導電膜１２０及び前記誘電膜１１８を平坦化して前記ハードマスク膜１０６を露出させる。前記上部ゲート導電膜１２０及び前記誘電膜１１８は化学機械的研磨工程または異方性エッチバックなどを使用して平坦化することができる。結果的に前記スペーサ絶縁膜パターン１１６の間の領域にコンフォーマルな誘電膜１１８が介在されて上部ゲート導電膜１２０が満たされるようになる。
前記上部ゲート導電膜１２０上にキャッピング膜１２２を形成する。前記キャッピング膜１２２は前記ハードマスク膜１０６及び前記浮遊ゲート導電膜１０４に対してエッチング選択性を有する酸化膜で形成することができる。
図１４Ａ、図１４Ｂ及び図１４Ｃを参照すると、前記ハードマスク膜１０６を除去して前記浮遊ゲート導電膜１０４及び前記スペーサ絶縁膜パターン１１６の側壁を露出させる。前記スペーサ絶縁膜パターン１１６の側壁に自己整列されるように前記浮遊ゲート導電膜１０４をパターニングして浮遊ゲート１０４ａを形成する。前記上部ゲート導電膜１２０上のキャッピング膜１２２は前記ハードマスク膜１０６及び前記浮遊ゲート導電膜１０４をエッチングする間エッチング阻止膜になる。結果的に、前記活性領域上に前記スペーサ絶縁膜パターン１１６の側壁に自己整列された側壁を有する浮遊ゲート１０４ａが形成される。図１０Ａ、図１０Ｂ及び図１０Ｃで説明されたように、浮遊ゲート膜上に犠牲酸化膜パターンを形成及びエッチングしてリセス領域を形成した時、前記浮遊ゲート１０４ａの側壁と前記リセス領域１０９の境界からなるチップ１０４ｔが前記浮遊ゲート１０４ａの端に形成されることができる。
図１５Ａ、図１５Ｂ及び図１５Ｃを参照すると、前記浮遊ゲート１０４ａの側壁に酸化膜１２４を形成する。前記酸化膜１２４は前記スペーサ絶縁膜パターン１１６の下部の酸化膜と連結されて前記チップ１０４ｔを覆うトンネル酸化膜になる。前記酸化膜１２４は前記浮遊ゲート１０４ａの側壁が酸化された熱酸化膜でありうる。この際、前記浮遊ゲート１０４ａの両側に残っているゲート絶縁膜１０２の厚さがさらに厚くなることができる。
前記酸化膜１２４は前記スペーサ絶縁膜パターン１１６の側壁の一部分を等方性エッチングした以後に形成することもできる。また他の方法で、前記浮遊ゲート１０４ａの側壁を熱酸化してエッチング損傷をキュアした以後、熱酸化膜を等方性エッチングして追加熱酸化工程またはＣＶＤ酸化膜を形成して前記酸化膜１２４を形成することもできる。
図１６Ａ、図１６Ｂ及び図１６Ｃを参照すると、前記基板の全面にスペーサ導電膜を形成して、前記スペーサ導電膜を異方性エッチングして前記スペーサ絶縁膜パターン１１６ａと前記浮遊ゲート１０４ａからなる側壁に導電膜パターン１２６ａ、１２６ｂを形成する。前記導電膜パターン１２６ａ、１２６ｂは対称構造で形成されることができる。
図１７、図７Ｂ及び図１７Ｃを参照すると、前記基板上の構造物をイオン注入マスクとして使用して前記活性領域内に不純物を注入する。第１導電膜パターン１２６ａの間の連結された活性領域にはソース領域１２８が形成され、第２導電膜パターン１２６ｂの間の独立された活性領域にはドレイン領域１３０が形成されることができる。
従来のスプリットゲート記憶素子のセルアレイを示した等価回路図である。 従来のスプリットゲート記憶素子の断面図である。 従来のＥＥＰＲＯＭのセルアレイを示した等価回路図である。 従来のＥＥＰＲＯＭの断面図である。 本発明の望ましい実施形態による不揮発性記憶素子のセルアレイを示した等価回路図である。 本発明の望ましい実施形態による不揮発性記憶素子を示した平面図である。 図６のＩ−Ｉ'に沿って切断した断面図である。 本発明の望ましい実施形態による揮発性記憶素子のアレイを示した等価回路図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図９ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図９ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１０ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１０ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１１ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１１ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１２ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１２ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１３ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１３ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１４ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１４ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１５ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１５ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１６ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１６ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。 本発明の望ましい実施形態による不揮発性記憶素子の製造方法を説明するための平面図である。 図１７ＡのＩＩ−ＩＩ'に沿って切断した断面図である。 図１７ＡのＩＩＩ−ＩＩＩ'に沿って切断した断面図である。
符号の説明
１００ 基板
１２、５４、１０２ ゲート絶縁膜
１０４ａ 浮遊ゲート
１２５ａ トンネル絶縁膜
１２０ １２６ａ 選択ゲート電極
１２６ｂ 制御ゲート電極

Claims (47)

  1. 基板上にゲート絶縁膜を介在して形成された浮遊ゲートと、
    前記浮遊ゲート上に形成されたトンネル絶縁膜と、
    前記ゲート絶縁膜を通じて電荷を誘導する選択ゲート電極と、
    前記トンネル絶縁膜を通じる電荷のトンネリングを誘導する制御ゲート電極と、を含み、
    前記選択ゲート電極は前記制御ゲート電極と絶縁されたことを特徴とする不揮発性記憶素子。
  2. 前記選択ゲート電極は誘電膜によって前記浮遊ゲートと絶縁され、前記制御ゲート電極は前記トンネル絶縁膜によって前記浮遊ゲートと絶縁されたことを特徴とする請求項１に記載の不揮発性記憶素子。
  3. 前記選択ゲート電極と前記浮遊ゲートとの間のキャパシタンスは、前記制御ゲート電極と前記浮遊ゲートとの間のキャパシタンスより大きいことを特徴とする請求項２に記載の不揮発性記憶素子。
  4. 前記誘電膜は前記トンネル絶縁膜より大きい誘電定数を有する物質を含むことを特徴とする請求項３に記載の不揮発性記憶素子。
  5. 前記浮遊ゲートは前記制御ゲート電極に向かうチップを有することを特徴とする請求項１に記載の不揮発性記憶素子。
  6. 前記トンネル絶縁膜を通じる電荷のトンネリングは前記浮遊ゲートのチップの近傍で起こることを特徴とする請求項５に記載の不揮発性記憶素子。
  7. 前記基板にチャンネル領域を画定するソース領域及びドレイン領域をさらに含み、
    前記浮遊ゲート、前記選択ゲート電極及び前記制御ゲート電極は、前記チャンネル領域上に前記ゲート絶縁膜を介在して形成されたことを特徴とする請求項１に記載の不揮発性記憶素子。
  8. 前記選択ゲート電極の誘導によって前記チャンネル領域で生成されたホットキャリアが前記ゲート絶縁膜を通じて注入されることを特徴とする請求項７に記載の不揮発性記憶素子。
  9. 前記基板にチャンネル領域を画定するソース領域及びドレイン領域と、
    前記選択ゲート電極と前記浮遊ゲートとの間に介在されたゲート層間誘電膜と、をさらに含み、
    前記ゲート絶縁膜は前記チャンネル領域上に形成され、
    前記選択ゲート電極は前記ゲート絶縁膜と前記浮遊ゲート上に形成され、
    前記制御ゲート電極は前記選択ゲート電極に対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上に形成され、
    前記トンネル絶縁膜は前記制御ゲート電極と前記浮遊ゲートとの間に介在されたことを特徴とする請求項１に記載の不揮発性記憶素子。
  10. 前記選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜の面積は、前記制御ゲート電極と前記浮遊ゲートとの間のトンネル絶縁膜の面積より広いことを特徴とする請求項９に記載の不揮発性記憶素子。
  11. 前記選択ゲート電極は、
    前記浮遊ゲートの上部に形成された上部選択ゲート電極と、
    前記制御ゲート電極に対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上に形成された側壁選択ゲート電極と、を含むことを特徴とする請求項９に記載の不揮発性記憶素子。
  12. 前記側壁選択ゲート電極と前記制御ゲート電極は対称構造であることを特徴とする請求項１１に記載の不揮発性記憶素子。
  13. 前記上部選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜は、前記トンネル絶縁膜より誘電定数が大きい物質を含むことを特徴とする請求項１１に記載の不揮発性記憶素子。
  14. 前記側壁選択ゲート電極と前記浮遊ゲートとの間のゲート層間誘電膜は、前記トンネル絶縁膜と同一の物質であることを特徴とする請求項１３に記載の不揮発性記憶素子。
  15. 前記上部選択ゲート電極及び前記側壁選択ゲート電極の間と、前記上部選択ゲート電極及び前記制御ゲート電極の間に各々スペーサ絶縁膜パターンが介在されたことを特徴とする請求項１１に記載の不揮発性記憶素子。
  16. 半導体基板に形成され、複数個の活性領域を画定する素子分離膜と、
    前記活性領域上に形成されたゲート絶縁膜と、
    前記活性領域の前記ゲート絶縁膜上に各々形成された浮遊ゲートと、
    前記ゲート絶縁膜と前記浮遊ゲート上に形成されて活性領域の上部を横切るセンシングラインと、
    前記センシングラインに対向して前記浮遊ゲートの側壁と前記ゲート絶縁膜上に形成されて前記活性領域の上部を横切るワードラインと、
    前記センシングラインと前記浮遊ゲートとの間に介在されたゲート層間誘電膜と、
    前記ワードラインと前記浮遊ゲートとの間に介在されたトンネル絶縁膜と、を含むことを特徴とする不揮発性記憶素子。
  17. 前記浮遊ゲートと前記センシングラインとの間のキャパシタンスは、前記浮遊ゲートと前記ワードラインとの間のキャパシタンスより大きいことを特徴とする請求項１６に記載の不揮発性記憶素子。
  18. 前記浮遊ゲートと前記センシングラインとの間のゲート層間誘電膜の面積は、前記浮遊ゲートと前記ワードラインとの間のトンネル絶縁膜の面積より広いことを特徴とする請求項１７に記載の不揮発性記憶素子。
  19. 前記ゲート層間誘電膜は前記トンネル絶縁膜より大きい誘電定数を有する物質を含むことを特徴とする請求項１７に記載の不揮発性記憶素子。
  20. 前記センシングラインは、前記浮遊ゲートの上部を横切る上部センシングラインと、前記浮遊ゲートの側壁及び前記活性領域の上部を横切る側壁センシングラインと、で構成されたことを特徴とする請求項１６に記載の不揮発性記憶素子。
  21. 前記上部センシングライン及び前記側壁センシングラインの間と、前記上部センシングライン及び前記ワードラインの間に各々介在されたスペーサ絶縁膜パターンをさらに含むことを特徴とする請求項２０に記載の不揮発性記憶素子。
  22. 前記側壁センシングラインと前記ワードラインは互いに対向する対称構造であることを特徴とする請求項２０に記載の不揮発性記憶素子。
  23. 前記上部センシングラインと前記浮遊ゲートとの間のゲート層間誘電膜は、前記トンネル絶縁膜より誘電定数が大きい物質を含むことを特徴とする請求項２０に記載の不揮発性記憶素子。
  24. 前記側壁センシングラインと前記浮遊ゲートとの間のゲート層間誘電膜は、前記トンネル絶縁膜と同一の物質であることを特徴とする請求項２３に記載の不揮発性記憶素子。
  25. 前記浮遊ゲートは前記制御ゲート電極に向かうチップを有することを特徴とする請求項２０に記載の不揮発性記憶素子。
  26. 前記センシングラインに隣接した活性領域に各々形成されたドレイン領域と、
    前記ワードラインに隣接した活性領域に形成されて前記ワードラインと平行に連結された共通ソースラインと、を含むことを特徴とする請求項２０に記載の不揮発性記憶素子。
  27. 前記活性領域上の浮遊ゲート、センシングライン及びワードラインは、記憶セルを構成し、前記センシングラインは所定個数の記憶セル単位で分離して複数個のセンシングラインが各ワードラインに対向することを特徴とする請求項２０に記載の不揮発性記憶素子。
  28. チャンネル領域を画定するソース領域及びドレイン領域、前記チャンネル領域上のゲート絶縁膜、前記ゲート絶縁膜上の浮遊ゲート、前記ゲート絶縁膜と前記浮遊ゲート上の選択ゲート電極、前記浮遊ゲートの側壁と前記ゲート絶縁膜上の前記選択ゲート電極と対向する制御ゲート電極、前記選択ゲート電極と浮遊ゲートとの間に介在されたゲート層間誘電膜及び前記制御ゲート電極と前記浮遊ゲートとの間に介在されたトンネル絶縁膜を含む不揮発性記憶セルの動作方法において、
    前記ゲート絶縁膜を通じて前記浮遊ゲートに電荷を注入する書き込み段階、前記浮遊ゲートに貯蔵された電荷による前記浮遊ゲート下部のチャンネル領域のスレッショルド電圧の変化を感知する読み出し段階、及び前記トンネル絶縁膜を通じて前記浮遊ゲートに貯蔵された電荷のトンネリングを誘導する消去段階を含むことを特徴とする不揮発性記憶素子の動作方法。
  29. 前記書き込み段階で、
    ソース領域及びドレイン領域に各々定電圧及び接地電圧を印加して、選択ゲート電極に書き込み電圧を印加して、制御ゲート電極にターンオン電圧を印加してゲート絶縁膜を通じて電荷を注入することを特徴とする請求項２８に記載の不揮発性記憶素子の動作方法。
  30. 前記書き込み段階で、
    前記制御ゲート電極に印加されるターンオン電圧は制御ゲート電極の下部のチャンネル領域にチャンネルを形成する電圧であることを特徴とする請求項２９に記載の不揮発性記憶素子の動作方法。
  31. 前記書き込み段階で、
    前記浮遊ゲートと前記チャンネル領域との間のゲート絶縁膜を通じてホットキャリアの注入が起こるように書き込み電圧を印加することを特徴とする請求項２９に記載の不揮発性記憶素子の動作方法。
  32. 前記読み出し段階で、
    ソース領域に接地電圧を印加して、ドレイン領域に読み出し電圧を印加して、選択ゲート電極にターンオン電圧を印加して、制御ゲート電極に判読電圧を印加して浮遊ゲートに貯蔵された情報を感知することを特徴とする請求項２８に記載の不揮発性記憶素子の動作方法。
  33. 前記読み出し段階で、
    前記選択ゲート電極に印加されるターンオン電圧は選択ゲート電極の下部のチャンネル領域にチャンネルを形成する電圧であることを特徴とする請求項３２に記載の不揮発性記憶素子の動作方法。
  34. 前記浮遊ゲートと前記チャンネル領域との間のゲート絶縁膜に書き込みスレッショルド電圧より高くて、消去スレッショルド電圧より低い電圧がカップリングされるように判読電圧を印加することを特徴とする請求項３２に記載の不揮発性記憶素子の動作方法。
  35. 前記消去段階で、
    ソース領域、ドレイン領域及び選択ゲート電極に各々接地電圧を印加して、制御ゲート電極に消去電圧を印加してトンネル絶縁膜を通じて電荷のトンネリングを誘導することを特徴とする請求項２８に記載の不揮発性記憶素子の動作方法。
  36. 前記浮遊ゲートと前記制御ゲート電極との間のトンネル絶縁膜を通じて電荷のトンネリングが起こるように前記消去電圧を印加することを特徴とする請求項３５に記載の不揮発性記憶素子の動作方法。
  37. 前記記憶セルが行方向及び列方向に配列され、行方向に配置された記憶セルのドレイン領域が連結されてビットラインを構成して、列方向に配置された記憶セルの選択ゲート電極が連結されてセンシングラインを構成して、列方向に配置された記憶セルの制御ゲート電極が連結されてワードラインを構成して、列方向に配置されたソース領域が連結されて共通ソースラインを構成し、
    前記書き込み段階で選択された選択共通ソースライン、選択ビットライン、選択センシングライン及び選択ワードラインに各々定電圧、接地電圧、書き込み電圧及びターンオン電圧を印加して、
    非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加することを特徴とする請求項２８に記載の不揮発性記憶素子の動作方法。
  38. 前記読み出し段階で選択された選択共通ソースライン、選択ビットライン、選択センシングライン及び選択ワードラインに各々接地電圧、読み出し電圧、ターンオン電圧及び判読電圧を印加して、
    非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加することを特徴とする請求項３７に記載の不揮発性記憶素子の動作方法。
  39. 前記消去段階で選択された選択共通ソースライン、選択ビットライン及び選択センシングラインに各々接地電圧を印加して、選択ワードラインに消去電圧を印加して、
    非選択共通ソースライン、非選択ビットライン、非選択センシングライン及び非選択ワードラインに各々接地電圧を印加することを特徴とする請求項３７に記載の不揮発性記憶素子の動作方法。
  40. 前記センシングラインは所定個数の記憶セル単位で分離して複数個のセンシングラインが各ワードラインに対向し、
    前記消去段階で選択ワードラインと対向する選択センシングラインに接地電圧を印加して、
    前記選択ワードラインと対向する非選択センシングラインには消去阻止電圧を印加して非選択センシングラインを共有する記憶セルの浮遊ゲートの電位をあげてトンネル絶縁膜を通じるトンネリングを抑制することを特徴とする請求項３９に記載の不揮発性記憶素子の動作方法。
  41. 半導体基板に活性領域を画定する段階と、
    前記活性領域上にゲート絶縁膜を介在して前記半導体基板の全面に浮遊ゲート導電膜を形成する段階と、
    前記浮遊ゲート導電膜上に前記活性領域の上部を横切る上部選択ゲート電極を形成する段階と、
    前記浮遊ゲート導電膜をパターニングして前記活性領域上に浮遊ゲートを形成する段階と、
    前記浮遊ゲートの側壁にトンネル絶縁膜を形成する段階と、
    前記浮遊ゲート両側のトンネル絶縁膜及びゲート絶縁膜上に互いに対向して活性領域を横切る側壁選択ゲート電極及び制御ゲート電極を形成する段階と，を含むことを特徴とする不揮発性記憶素子の製造方法。
  42. 前記上部選択ゲート電極を形成する段階は、
    前記浮遊ゲート導電膜上に互いに対向して前記活性領域を横切るスペーサ絶縁膜を形成する段階と、
    前記スペーサ絶縁膜パターンの間の浮遊ゲート導電膜上に誘電膜をコンフォーマルに形成する段階と、
    前記誘電膜が形成されたスペーサ絶縁膜の間に上部ゲート導電膜を満たす段階と，を含むことを特徴とする請求項４１に記載の不揮発性記憶素子の製造方法。
  43. 前記誘電膜は前記トンネル絶縁膜より誘電定数が大きい膜を少なくとも一層含むことを特徴とする請求項４２に記載の不揮発性記憶素子の製造方法。
  44. 前記スペーサ絶縁膜パターンを形成する段階は、
    前記浮遊ゲート導電膜上に前記活性領域の上部を横切るオープニングを有するハードマスク膜を形成する段階と、
    前記ハードマスク膜上にスペーサ絶縁膜をコンフォーマルに形成する段階と、
    前記スペーサ絶縁膜を異方性エッチングして前記オープニングの側壁にスペーサ絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項４２に記載の不揮発性記憶素子の製造方法。
  45. 前記スペーサ絶縁膜を形成する前に、
    前記オープニングに露出された浮遊ゲート導電膜を熱酸化させて犠牲酸化膜パターンを成長させる段階と、
    前記犠牲酸化膜パターンを除去して凹んだリセス領域を形成する段階と、をさらに含むことを特徴とする請求項４４に記載の不揮発性記憶素子の製造方法。
  46. 前記浮遊ゲートを形成する段階は、
    前記上部ゲート導電膜上に酸化膜を形成する段階と、
    前記ハードマスク膜を除去する段階と、
    前記酸化膜及び前記スペーサ絶縁膜パターンをエッチングマスクとして使用して前記浮遊ゲート導電膜を自己整列エッチングして浮遊ゲートを形成する段階と、を含むことを特徴とする請求項４４に記載の不揮発性記憶素子の製造方法。
  47. 前記側壁選択ゲート電極及び前記制御ゲート電極を形成する段階は、
    前記基板の全面にスペーサ導電膜を形成する段階と、
    前記スペーサ導電膜を異方性エッチングして前記スペーサ絶縁膜パターンの側壁及び前記浮遊ゲートの側壁に導電膜パターンを形成する段階と、を含むことを特徴とする請求項４６に記載の不揮発性記憶素子の製造方法。
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