JP2009177087A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009177087A
JP2009177087A JP2008016656A JP2008016656A JP2009177087A JP 2009177087 A JP2009177087 A JP 2009177087A JP 2008016656 A JP2008016656 A JP 2008016656A JP 2008016656 A JP2008016656 A JP 2008016656A JP 2009177087 A JP2009177087 A JP 2009177087A
Authority
JP
Japan
Prior art keywords
region
type
active barrier
semiconductor substrate
diffusion region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008016656A
Other languages
English (en)
Other versions
JP5205660B2 (ja
Inventor
Fumihisa Yamamoto
文寿 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008016656A priority Critical patent/JP5205660B2/ja
Priority to US12/360,357 priority patent/US7880262B2/en
Publication of JP2009177087A publication Critical patent/JP2009177087A/ja
Priority to US12/976,321 priority patent/US20110089533A1/en
Application granted granted Critical
Publication of JP5205660B2 publication Critical patent/JP5205660B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】チップサイズの縮小化を図ることが容易で、かつ出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果の高い半導体装置を提供する。
【解決手段】アクティブバリア構造は、各々がｐ型不純物領域ＰＳＲに接し、かつ互いにフローティング電位となるようにオーミック接続されたｐ型領域ＰＥ、ＰＲ２、ＰＲ３とｎ型領域ＮＥ、ＥＰ、ＮＲ１とを有する。アクティブバリア領域ＡＢＲと他の領域（出力トランジスタ形成領域ＯＥＲおよび制御回路形成領域ＣＣＲ）との間にトレンチ分離構造ＴＩが形成されている。トレンチ分離構造ＴＩは、半導体基板ＳＵＢの主表面からｎ-エピタキシャル層ＥＰを貫通してｐ型不純物領域ＰＳＲに達するトレンチＴＲを有する。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、出力用素子の形成領域と、他の素子の形成領域と、その出力用素子の形成領域および他の素子の形成領域の間に配置されたアクティブバリア領域とを有する半導体装置に関するものである。
自動車、モータ駆動、オーディオアンプなどに使用される製品において、配線などのＬ（自己インダクタンス）負荷により逆起電力が生じ、出力トランジスタのドレイン（ｎ型領域）が負電位になる場合がある。この場合、その負電位によって電子がドレインからｐ型基板に注入され、そのｐ型基板を介して出力トランジスタの形成領域から他の素子の形成領域へ移動することにより、その他の素子が誤動作する問題がある。この対策として、出力トランジスタの形成領域と他の素子の形成領域との間にアクティブバリア領域を形成する方法がある。
このアクティブバリア領域は、以下の非特許文献１に記載されているように、フローティング電位を有するｐ型領域とｎ型領域とが導電層によりオーミック接続されることにより構成されている。
つまり、ｐ型基板に注入された電子は、ｐ型基板内で再結合により消滅するか、アクティブバリア領域のｎ型領域に取り込まれる。電子がアクティブバリア領域のｎ型領域に取り込まれることにより、そのｎ型領域が＋電位となる。アクティブバリア領域ではフローティング電位を有するｐ型領域とｎ型領域とが導電層によりオーミック接続されているため、そのｎ型領域が＋電位となると、これを相殺するためにアクティブバリア領域のｐ型領域が−電位となる。アクティブバリア領域のｐ型領域が−電位となると、ｐ型基板に注入された電子は−電位のｐ型領域よりも先に進みにくくなる。これにより、アクティブバリア領域から他の素子形成領域に電子が到達しにくくなり、他の素子の誤動作が抑制される。
A. R. Stella, et al., "Novel achievements in the understanding and suppression of parasitic minority carrier currents in P-epitaxy/P++ Substrate Smart Power Technologies", Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, pp.423-426
しかしながら、従来の半導体装置においては、アクティブバリア領域と出力トランジスタの形成領域との間およびアクティブバリア領域と他の素子の形成領域との間はｐｎ接合により電気的に分離されていた。このｐｎ接合による分離構造では分離構造を構成する不純物領域の不純物の拡散により分離構造が大きくなるため、チップサイズの縮小ができないという問題があった。
またｐｎ接合による分離構造では、出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が不十分であるという問題もあった。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、チップサイズの縮小化を図ることが容易で、かつ出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果の高い半導体装置を提供することである。
本実施の形態における半導体装置は、出力用素子の形成領域と、他の素子の形成領域と、その出力用素子の形成領域および他の素子の形成領域の間に配置されたアクティブバリア領域とを有する半導体装置であって、半導体基板と、第１導電型の第１領域と、第２導電型の第２領域と、アクティブバリア構造と、トレンチ分離構造とを備えている。半導体基板は主表面を有している。第１導電型の第１領域は、出力用素子の形成領域、他の素子の形成領域およびアクティブバリア領域の半導体基板に形成されている。第２導電型の第２領域は、第１領域とｐｎ接合を構成するように、かつ第１領域よりも半導体基板の主表面側に位置するように、出力用素子の形成領域、他の素子の形成領域およびアクティブバリア領域の半導体基板に形成されている。アクティブバリア構造は、アクティブバリア領域において、各々が第１領域に接し、かつ互いにフローティング電位となるようにオーミック接続された第１導電型の第３領域と第２導電型の第４領域とを有している。トレンチ分離構造は、アクティブバリア領域と出力用素子の形成領域との間およびアクティブバリア領域と他の素子の形成領域との間の少なくともいずれかに形成され、かつ半導体基板の主表面から第２領域を貫通して第１領域に達するように形成されたトレンチを有している。
本実施の形態における半導体装置によれば、アクティブバリア領域と出力用素子の形成領域との間およびアクティブバリア領域と他の素子の形成領域との間の少なくともいずれかにトレンチ分離構造が形成されている。このようにトレンチで分離することにより、ｐｎ接合で分離する場合よりも分離構造の平面占有面積を小さくすることができる。このため、チップサイズの縮小化を図ることが容易となる。
またトレンチが半導体基板の主表面から第２領域を貫通して第１領域に達するように形成されている。このため、出力用素子から注入された逆起電力に基づくキャリアはこのトレンチを迂回しなければ他の素子形成領域に達することはできない。これにより、出力用素子の形成領域から他の素子の形成領域に達するまでのキャリアの移動経路が長くなり、その間にキャリアが第１領域内で再結合により消滅する可能性が高まる。よって、出力用素子の形成領域から他の素子の形成領域への逆起電力に基づくキャリアの移動を抑制することができ、他の素子の誤動作を防止することができる。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置において出力用素子が誘導性負荷に接続された様子を示す回路図である。図１を参照して、たとえば半導体チップ内に形成された出力用素子には高耐圧のHigh side ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ｎＭＯＳトランジスタと称する）ＨＴＲと、高耐圧のLow side ｎＭＯＳトランジスタＬＴＲとが含まれている。
このｎＭＯＳトランジスタＨＴＲとｎＭＯＳトランジスタＬＴＲとの各々のバックゲートとドレインとの間にはダイオードＤ１が形成されている。またｎＭＯＳトランジスタＨＴＲとｎＭＯＳトランジスタＬＴＲとの各々のｐ型半導体基板とドレインとの間にはダイオードＤ２が形成されている。
ｎＭＯＳトランジスタＨＴＲのソースとｎＭＯＳトランジスタＬＴＲのドレインとは互いに電気的に接続されており、かつ半導体チップの外部に配置された誘導性負荷（たとえばコイル）ＩＬに電気的に接続されている。
なお出力用素子とは、半導体チップの外部に配置された電子デバイスに電気的に接続される素子のことである。
図２は、図１に示す出力用素子を有する本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。図２を参照して、半導体チップＣＰは、平面視においてたとえば矩形状を有している。この半導体チップＣＰには、複数の出力トランジスタ形成領域ＯＥＲと、制御回路形成領域ＣＣＲと、複数のアクティブバリア領域ＡＢＲとを有している。
出力トランジスタ形成領域ＯＥＲは、図１に示す出力用素子を有している。制御回路形成領域ＣＣＲは、出力トランジスタ形成領域ＯＥＲに形成された出力用素子を制御するための他の素子を有している。
アクティブバリア領域ＡＢＲは、出力トランジスタ形成領域ＯＥＲと制御回路形成領域ＣＣＲとの間および出力トランジスタ形成領域ＯＥＲと出力トランジスタ形成領域ＯＥＲとの間に形成されている。
またアクティブバリア領域ＡＢＲは、制御回路形成領域ＣＣＲの特定の回路ＣＣの周囲を取り囲むように制御回路形成領域ＣＣＲ内に形成されていてもよい。このアクティブバリア領域ＡＢＲに取り囲まれる特定の回路ＣＣは、たとえばアナログ検出回路（コンパレータ、検波回路）、サンプルホールド回路、出力トランジスタの電圧・電流制御回路、バンドギャップ回路、ＤＣ−ＤＣコンバータ回路、発振器、位相同期回路（Phase Locked Loop：ＰＬＬ）、チャージポンプ回路などである。
図３は図２の領域Ｒを拡大して示す概略平面図であり、図４は図３のＩＶ−ＩＶ線に沿う概略断面図である。図３および図４を参照して、半導体基板ＳＵＢはたとえばｐ型のシリコン基板よりなっている。出力トランジスタ形成領域ＯＥＲ、制御回路形成領域ＣＣＲおよびアクティブバリア領域ＡＢＲにおいて、半導体基板ＳＵＢにはｐ型不純物領域（第１領域）ＰＳＲが形成されている。
このｐ型不純物領域ＰＳＲとｐｎ接合を構成するように、かつｐ型不純物領域ＰＳＲよりも半導体基板ＳＵＢの主表面側に位置するように、ｎ型エピタキシャル層（第２領域）ＥＰが形成されている。このｎ型エピタキシャル層ＥＰは、出力トランジスタ形成領域ＯＥＲ、制御回路形成領域ＣＣＲおよびアクティブバリア領域ＡＢＲにおいて、半導体基板ＳＵＢ内に形成されている。ｎ型エピタキシャル層ＥＰは、たとえば２．６×１０15ｃｍ-3〜３．４×１０13ｃｍ-3の濃度を有している。
この半導体基板ＳＵＢの主表面には、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜よりなるフィールド絶縁層ＦＩが選択的に形成されている。
出力トランジスタ形成領域ＯＥＲにおいては、ｐ型不純物領域ＰＳＲとｎ型エピタキシャル層ＥＰとの間には、埋め込みｎ+拡散領域ＮＥが形成されている。また出力トランジスタ形成領域ＯＥＲにおいては、半導体基板ＳＵＢの主表面に、出力用素子として、たとえば図１に示す高耐圧のｎＭＯＳトランジスタＨＴＲ、ＬＴＲなどが形成されている。
この高耐圧のｎＭＯＳトランジスタは、ｎ+ドレイン領域ＤＲと、ｎ-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＲと、ｎ+ソース領域ＳＲと、ゲート絶縁層ＧＩと、ゲート電極層ＧＥとを主に有している。
ｎ+ドレイン領域ＤＲは、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されている。ｐ型バックゲート領域ＢＲは、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されており、かつｎ+ドレイン領域ＤＲとの間でフィールド絶縁層ＦＩを挟んでいる。ｎ+ソース領域ＳＲは、ｐ型バックゲート領域ＢＲ内の半導体基板ＳＵＢの主表面に形成されている。ゲート電極層ＧＥは、ｎ+ソース領域ＳＲとｎ-エピタキシャル層ＥＰとに挟まれるｐ型バックゲート領域ＢＲ上にゲート絶縁層ＧＩを介して形成されており、かつフィールド絶縁層ＦＩ上に一部乗り上げている。
出力トランジスタ形成領域ＯＥＲにおいては、この高耐圧のｎＭＯＳトランジスタを覆うように層間絶縁層ＩＩが形成されている。この層間絶縁層ＩＩには、ｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとの各々に達するコンタクトホールＣＨが形成されており、これらのコンタクトホールＣＨ内にはプラグ導電層ＰＬが形成されている。このプラグ導電層ＰＬを介してｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとの各々に電気的に接続するように、層間絶縁層ＩＩ上に配線層ＣＬが形成されている。
制御回路形成領域ＣＣＲにおいては、ｐ型不純物領域ＰＳＲとｎ型エピタキシャル層ＥＰとの間には、埋め込みｎ+拡散領域ＮＥが形成されている。また制御回路形成領域ＣＣＲにおいては、出力用素子などを制御するための各種の素子が半導体基板ＳＵＢの主表面に形成されている。
また制御回路形成領域ＣＣＲにおいては、出力用素子などを制御するための各種の素子を覆うように上記の層間絶縁層ＩＩが形成されている。この層間絶縁層ＩＩには、ｎ+拡散領域ＮＲ３に達するコンタクトホールＣＨが形成されており、このコンタクトホールＣＨ内にはプラグ導電層ＰＬが形成されている。このプラグ導電層ＰＬを介してｎ+拡散領域ＮＲ３に電気的に接続するように、層間絶縁層ＩＩ上に配線層ＣＬが形成されている。
アクティブバリア領域ＡＢＲには、アクティブバリア構造が形成されている。このアクティブバリア構造は、各々がｐ型不純物領域ＰＳＲに接し、かつ互いにフローティング電位となるように導電層によりオーミック接続されたｐ型領域（第３領域）とｎ型領域（第４領域）とを有している。
このアクティブバリア構造を構成するｐ型領域は、埋め込みｐ型拡散領域ＰＥと、ｐ型拡散領域ＰＲ２と、ｐ+拡散領域ＰＲ３とを有している。埋め込みｐ型拡散領域ＰＥはｐ型不純物領域ＰＳＲに接してその上に形成されている。この埋め込みｐ型拡散領域ＰＥは、たとえば１．０×１０16ｃｍ-3〜６．０×１０16ｃｍ-3の濃度を有している。ｐ型拡散領域ＰＲ２は埋め込みｐ型拡散領域ＰＥに接してその上に形成されている。ｐ+拡散領域ＰＲ３は、ｐ型拡散領域ＰＲ２内の半導体基板ＳＵＢの主表面に形成されている。
またアクティブバリア構造を構成するｎ型領域は、埋め込みｎ+拡散領域ＮＥと、ｎ-エピタキシャル層ＥＰと、ｎ+拡散領域ＮＲ１とを有している。埋め込みｎ+拡散領域ＮＥはｐ型不純物領域ＰＳＲとｎ-エピタキシャル層ＥＰとの間に形成されている。ｎ+拡散領域ＮＲ１はｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されている。
アクティブバリア構造を構成するｐ型領域とｎ型領域とをオーミック接続する導電層は、１対のプラグ導電層ＰＬと、導電層ＦＣＬとを有している。１対のプラグ導電層ＰＬの各々は上記の層間絶縁層ＩＩに形成されたコンタクトホールＣＨ内に形成されている。１対のプラグ導電層ＰＬの一方はｐ+拡散領域ＰＲ３にオーミック接続されており、かつ１対のプラグ導電層ＰＬの他方はｎ+拡散領域ＮＲ１にオーミック接続されている。導電層ＦＣＬは、層間絶縁層ＩＩの上に形成されており、上記１対のプラグ導電層ＰＬの各々に電気的に接続されている。
本実施の形態においては、アクティブバリア領域ＡＢＲと出力トランジスタ形成領域ＯＥＲとの間およびアクティブバリア領域ＡＢＲと制御回路形成領域ＣＣＲとの間の少なくともいずれかにトレンチ分離構造ＴＩが形成されている。このトレンチ分離構造ＴＩは、トレンチＴＲと、埋め込み絶縁層ＥＩと、ｐ+拡散領域（第５領域）ＰＲ１とを有している。
トレンチＴＲは、半導体基板ＳＵＢの主表面に形成されたフィールド絶縁層ＦＩの上面からフィールド絶縁層ＦＩおよびｎ-エピタキシャル層ＥＰを貫通してｐ型不純物領域ＰＳＲに達するように形成されている。またこのトレンチＴＲは、半導体基板ＳＵＢの主表面を基準として、埋め込みｐ型拡散領域ＰＥおよび埋め込みｎ+拡散領域ＮＥの各々の最下部よりも深い位置に延びていることが好ましい。埋め込み絶縁層ＥＩは、トレンチＴＲ内を埋め込んでいる。ｐ+拡散領域ＰＲ１はトレンチＴＲの下端部を取り囲むようにｐ型不純物領域ＰＳＲ内に形成されている。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図７は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図５を参照して、ｐ型不純物領域ＰＳＲよりなる半導体基板ＳＵＢの表面が酸化されて、その表面にたとえば３００ｎｍ〜１０００ｎｍの厚みのシリコン酸化膜（図示せず）が形成される。通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン（図示せず）が形成される。このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。
パターニングされたシリコン酸化膜をマスクとしてｐ型の半導体基板ＳＵＢの主表面に、たとえばアンチモンがイオン注入される。この後、たとえば１２４０℃の温度で熱処理を行なうことにより、半導体基板ＳＵＢの主表面にｎ+拡散領域ＮＥが形成される。この後、半導体基板ＳＵＢの主表面のシリコン酸化膜が除去される。
ｐ型の半導体基板ＳＵＢの表面が酸化されて、その表面にたとえば２０ｎｍ〜３０ｎｍの厚みのシリコン酸化膜（図示せず）が形成される。通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン（図示せず）が形成される。このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。
パターニングされたシリコン酸化膜をマスクとしてｐ型の半導体基板ＳＵＢの主表面に、たとえばボロンがイオン注入される。この後、レジストパターンがたとえばアッシングなどにより除去される。次に、たとえば１１５０℃の温度でアニールを行なうことにより、半導体基板ＳＵＢの主表面にｐ型拡散領域ＰＥが形成される。この後、半導体基板ＳＵＢの主表面のシリコン酸化膜が除去される。
次に、ｎ+拡散領域ＮＥとｐ型拡散領域ＰＥとが形成された半導体基板ＳＵＢの主表面にエピタキシャル成長が行なわれて、その半導体基板ＳＵＢの主表面にｎ-エピタキシャル層ＥＰが形成される。
図６を参照して、ｎ-エピタキシャル層ＥＰの表面（半導体基板ＳＵＢの主表面）が酸化されて、その表面にたとえば２０ｎｍ〜３０ｎｍの厚みのシリコン酸化膜（図示せず）が形成される。通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン（図示せず）が形成される。このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。
パターニングされたシリコン酸化膜をマスクとしてｎ-エピタキシャル層ＥＰの表面に、たとえばボロンがイオン注入されて、ｐ型拡散領域ＰＲ２が形成される。この後、レジストパターンがたとえばアッシングなどにより除去される。次に、半導体基板ＳＵＢの主表面にＬＯＣＯＳ法によりフィールド絶縁層ＦＩが選択的に形成される。
図７を参照して、３００ｎｍ〜１０００ｎｍの酸化が行なわれた後、写真製版技術によりレジストパターンが形成され、そのレジストパターンをマスクとしてフィールド絶縁層ＦＩが選択的にエッチング除去される。この後、レジストパターンがたとえばアッシングなどにより除去される。
次に、選択的にエッチング除去されたフィールド絶縁層ＦＩをマスクとして半導体基板ＳＵＢがエッチングされて、半導体基板ＳＵＢにトレンチＴＲが形成される。酸化が行なわれて、トレンチＴＲの壁面にたとえば２０ｎｍ〜３０ｎｍの厚みのシリコン酸化膜が形成される。この後、ボロンがイオン注入されることによって、トレンチＴＲの下端部を取り囲むように半導体基板ＳＵＢ中にｐ+拡散領域ＰＲ１が形成される。この後、シリコン酸化膜が堆積されて、トレンチＴＲ内を埋め込む埋め込み絶縁層ＥＩが形成される。
図４を参照して、シリコン酸化膜が数十ｎｍエッチングされ、フィールド絶縁層ＦＩが形成されていない領域の半導体基板ＳＵＢの主表面が露出する。この後、熱酸化されることにより、露出した半導体基板ＳＵＢの主表面にたとえば数十ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁層ＧＩが形成される。
この後、不純物がドープされた多結晶シリコン膜（以下、ドープトポリシリコン膜と称する）とタングステンシリサイド（ＷＳi2）層とが表面全面に順に積層される。通常の写真製版技術およびエッチング技術により、積層されたドープトポリシリコン膜とタングステンシリサイド層とがパターニングされて、ゲート電極層ＧＥが形成される。
次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＵＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＵＢの主表面に、ｐ型バックゲート領域ＢＲが形成される。この後、そのレジストパターンは除去される。
次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＵＢの主表面にたとえば砒素がイオン注入される。これにより、半導体基板ＳＵＢの主表面に、ｎ+拡散領域ＤＲ、ＳＲ、ＮＲ１、ＮＲ３が形成される。この後、そのレジストパターンは除去される。
次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＵＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＵＢの主表面に、ｐ+拡散領域ＰＲ３が形成される。この後、そのレジストパターンは除去される。
次に、たとえばシリコン酸化膜よりなる層間絶縁層ＩＩが厚み５００ｎｍ〜１０００ｎｍで形成される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩに、ｎ+拡散領域ＤＲ、ＳＲ、ＮＲ１、ＮＲ３およびｐ+拡散領域ＰＲ３の各々に達するコンタクトホールＣＨが形成される。
このコンタクトホールＣＨ内を埋め込むように、たとえばチタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層との積層膜およびタングステン（Ｗ）膜が形成された後にコンタクトホールＣＨ内のみに残存させるようにエッチングが施される。これによりコンタクトホールＣＨ内を埋め込むプラグ導電層ＰＬが形成される。
次に、層間絶縁層ＩＩ上に、たとえばＡｌＣｕまたはＡｌＳｉＣｕよりなる導電層が堆積された後に、通常の写真製版技術およびエッチング技術によりこの導電層がパターニングされて配線層ＣＬおよび導電層ＦＣＬが形成される。
以上により、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について説明する。
図８は、アクティブバリア領域と出力トランジスタ形成領域とがｐ型拡散領域により分離された構成を概略的に示す断面図である。図８を参照して、この構造は、図４に示す実施の形態１の構成と比較して、アクティブバリア領域と出力トランジスタ形成領域とがｐ型拡散領域により分離されている点において異なっている。
このアクティブバリア領域ＡＢＲと出力トランジスタ形成領域ＯＥＲとを分離するｐ型拡散領域は、埋め込みｐ型拡散領域ＰＥと、ｐ型拡散領域ＰＲ２とを有している。この分離用のｐ型拡散領域の埋め込みｐ型拡散領域ＰＥはアクティブバリア構造を構成する埋め込みｐ型拡散領域ＰＥと同一の製造工程にて製造されるものである。また分離用のｐ型拡散領域のｐ型拡散領域ＰＲ２はアクティブバリア構造を構成するｐ型拡散領域ＰＲ２と同一の製造工程にて製造されるものである。
またアクティブバリア構造を構成する埋め込みｐ型拡散領域ＰＥおよびｐ型拡散領域ＰＲ２は、アクティブバリア領域ＡＢＲと制御回路形成領域ＣＣＲとを分離するｐ型拡散領域を兼ねている。
なお、図８の構造のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
この図８の出力トランジスタが図１に示すように誘導性負荷ＩＬに接続された場合であって、図１に示すＭＯＳトランジスタＨＴＲがＯＮ状態で、ＭＯＳトランジスタＬＴＲがＯＦＦ状態の場合、電流はＭＯＳトランジスタＨＴＲから誘導性負荷ＩＬに流れ込む。この状態から、ＭＯＳトランジスタＨＴＲがＯＦＦ状態で、ＭＯＳトランジスタＬＴＲがＯＮ状態へ切り替わった場合、誘導性負荷ＩＬは電流を引き続き流そうとする。これにより起電力が生じるため、ＭＯＳトランジスタＬＴＲの寄生ダイオードＤ１、Ｄ２に電流が流れる。
つまり図８において、出力トランジスタ形成領域の高耐圧のｎＭＯＳトランジスタのｎ+ドレイン領域ＤＲが負電位になり、図９の矢印で示すように電子がｎ+ドレイン領域ＤＲから半導体基板ＳＵＢのｐ型不純物領域ＰＳＲに注入される。このｐ型不純物領域ＰＳＲに注入された電子は、ｐ型不純物領域ＰＳＲ内で再結合により消滅するか、アクティブバリア領域ＡＢＲの埋め込みｎ+拡散領域ＮＥに取り込まれる。
電子がアクティブバリア領域ＡＢＲの埋め込みｎ+拡散領域ＮＥに取り込まれることにより、埋め込みｎ+拡散領域ＮＥが＋電位となる。アクティブバリア領域ＡＢＲではフローティング電位を有するｎ型領域とｐ型領域とが導電層によりオーミック接続されているため、そのｎ型領域が＋電位となると、これを相殺するためにアクティブバリア領域ＡＢＲのｐ型領域（埋め込みｐ型拡散領域ＰＥとｐ型拡散領域ＰＲ２）が−電位となる。
アクティブバリア領域ＡＢＲのｐ型領域が−電位となると、ｐ型不純物領域ＰＳＲに注入された電子は−電位のｐ型領域（埋め込みｐ型拡散領域ＰＥとｐ型拡散領域ＰＲ２）よりも先に進みにくくなり、電子が再結合により消滅する確率が高くなる。これにより、アクティブバリア領域ＡＢＲから制御回路形成領域ＣＣＲに電子が到達しにくくなり、制御回路形成領域ＣＣＲにおける他の素子の誤動作が抑制される。
このようにアクティブバリア領域ＡＢＲは、出力トランジスタ形成領域ＯＥＲの高耐圧ｎＭＯＳトランジスタのｎ+ドレイン領域ＤＲから電子が半導体基板ＳＵＢに注入された場合に、その電子が制御回路形成領域ＣＣＲに到達することを抑制する機能を有している。
図１０は、アクティブバリア領域の有無による電子受け側（制御回路形成領域ＣＣＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）に到達する電子の割合を示す図である。図１０の横軸は、電子注入側（出力トランジスタ形成領域ＯＥＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）と電子受け側（制御回路形成領域ＣＣＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）との間の距離を示している。また縦軸は電子注入側の電流Ｉｉｎに対する電子受け側の電流Ｉｅｐｉの比（｜Ｉｅｐｉ／Ｉｉｎ｜）を示している。
この図１０の結果からも、ｎ型拡散領域間の距離が同じ場合にはアクティブバリア領域の有る構造の方が無い構造よりも、電子受け側への電子が到達しにくいことがわかる。
しかし、図８に示す構成では、アクティブバリア領域ＡＢＲと他の領域との分離がｐ型拡散領域（埋め込みｐ型拡散領域ＰＥとｐ型拡散領域ＰＲ２）によりなされているため、そのｐ型拡散領域内の不純物の拡散により分離領域の平面占有面積が大きくなるという問題がある。
またｐ型拡散領域による分離構造では、出力トランジスタ形成領域ＯＥＲから制御回路形成領域ＣＣＲへの電子の移動を抑制する効果が不十分であることもわかった。
本発明者がこの問題について鋭意検討した結果、本実施の形態のようにアクティブバリア領域ＡＢＲと他の領域との分離をトレンチ分離とすることにより、平面占有面積を小さくできるとともに、出力トランジスタ形成領域ＯＥＲから制御回路形成領域ＣＣＲへの電子の移動を抑制する効果を高められることを見出した。
これに関して本発明者は、図４に示す本実施の形態の構造と図８に示す構造とについて電子注入側の電流Ｉｉｎに対して電流比（Ｉｅｐｉ／Ｉｉｎ）がどのように変化するかについて調べた。その結果を図１１に示す。なお図１１の結果は、電子注入側（出力トランジスタ形成領域ＯＥＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）と電子受け側（制御回路形成領域ＣＣＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）との間の距離を３００μｍとした場合の結果である。
この図１１の結果から、電子注入側に同じ電流Ｉｉｎが流れた場合、図４の構造の方が図８の構造よりも電流比（｜Ｉｅｐｉ／Ｉｉｎ｜）が小さくなり、電子受け側へ電子が到達しにくいことがわかった。この効果は以下のメカニズムにより得られていると考えられる。
図８に示すｐｎ接合による分離では、ｎ-エピタキシャル層ＥＰと分離用のｐ型拡散領域ＰＥ、ＰＲ２とは同じ単結晶基板に形成されているため、電子はこのｐｎ接合を通過しやすい。よって、電子がこのｐｎ接合を通過して出力トランジスタ形成領域ＯＥＲからアクティブバリア領域ＡＢＲを通って制御回路形成領域ＣＣＲに到達しやすい。
これに対して、図４の本実施の形態の構造では、トレンチ分離が形成されることにより、アクティブバリア領域ＡＢＲのｎ-エピタキシャル層ＥＰと他の領域のｎ-エピタキシャル層ＥＰとの間の結晶の連続性がトレンチＴＲにより断たれている。またトレンチＴＲ内に埋め込み絶縁層ＥＩが充填されることにより、アクティブバリア領域ＡＢＲのｎ-エピタキシャル層ＥＰと他の領域のｎ-エピタキシャル層ＥＰとの間に異なる材質が存在している。
これにより図４の本実施の形態の構造では、電子がトレンチ分離内を通過することはｐｎ接合部を通過するよりも困難となり、電子はトレンチ分離を迂回しなければトレンチの反対側の領域へ到達できなくなる。これにより、電子が再結合により消滅する確率が高くなって、電子注入側から電子受け側への電子の到達割合が小さくなるものと考えられる。
また図１１に示す結果は、図８に示すｐ型領域ＰＥ、ＰＲ２による分離と図４に示すトレンチＴＲによる分離との平面寸法を同じにした場合の結果である。このため、図４に示すトレンチＴＲによる分離の平面寸法を図８に示すｐ型領域ＰＥ、ＰＲ２による分離の平面寸法よりも小さくしても同等以上の効果が得られることがわかる。よって、図４に示す本実施の形態の構成では、分離構造を縮小化しやすくチップサイズの縮小が容易である。
なお図１２に示すようにアクティブバリア構造を構成するｎ型領域は、埋め込みｎ+拡散領域ＮＥ、ｎ-エピタキシャル層ＥＰおよびｎ+拡散領域ＮＲ１以外に、ｎ型拡散領域ＮＲ４を有していてもよい。このｎ型拡散領域ＮＲ４は、埋め込みｎ+拡散領域ＮＥ上において埋め込みｎ+拡散領域Ｎ上に接するように形成されている。またｎ+拡散領域ＮＲ１は、ｎ型拡散領域ＮＲ４内の半導体基板の主表面に形成されている。
この図１２に示す構造のこれ以外の構成については、図４に示す構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
図１２の構造における製造方法は、まず図５に示す工程を経る。この後、図１３を参照して、ｎ-エピタキシャル層ＥＰの最表面が酸化されて、たとえば３００ｎｍ〜１０００ｎｍの厚みのシリコン酸化膜が形成される。このシリコン酸化膜が通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされたシリコン酸化膜上に、リンガラスが堆積された後、１１００℃の温度で熱処理が行なわれる。これにより、マスクとなるシリコン酸化膜から露出したｎ-エピタキシャル層ＥＰの表面にリンガラスからリンが拡散してｎ型拡散領域ＮＲ４が形成される。この後、マスクとして用いたシリコン酸化膜が除去される。
なお、この後の工程については図４に示す構造の製造方法とほぼ同じであるため、その説明を繰り返さない。
（実施の形態２）
図１４は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図１４を参照して、本実施の形態の構成は、図４に示す実施の形態１の構成と比較して、トレンチ構造が追加された点において異なっている。
本実施の形態においては、半導体基板ＳＵＢの主表面からアクティブバリア領域ＡＢＲの埋め込みｐ型拡散領域ＰＥと埋め込みｎ+拡散領域ＮＥとの間に延びるようにトレンチＴＲが形成されている。このトレンチＴＲ内には、埋め込み絶縁層ＥＩが形成されている。またトレンチＴＲの下端部を取り囲むようにｐ+拡散領域ＰＲ１が形成されている。
このトレンチＴＲは、ｎ-エピタキシャル層ＥＰを貫通してｐ型不純物領域ＰＳＲに達している。またこのトレンチＴＲは、半導体基板ＳＵＢの主表面を基準として、埋め込みｐ型拡散領域ＰＥおよび埋め込みｎ+拡散領域ＮＥの最下部よりも深い位置に延びていることが好ましい。
なお、本実施の形態の構造のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
図１５は、図１４に示す構造と図４に示す構造とについてｎ型拡散領域間の距離の変化に対する電流比（｜Ｉｅｐｉ／Ｉｉｎ｜）の変化を示す図である。図１５を参照して、図１４に示すようにトレンチ分離を追加することにより、電子注入側から電子受け側への電子の到達割合がさらに小さくなっていることがわかる。
上記より本実施の形態では、チップサイズの縮小化を図ることが容易になるとともに、電子注入側から電子受け側への電子の到達割合をさらに小さくでき電子受け側の素子の誤動作をさらに防止することができる。
なお図１６に示すようにアクティブバリア構造を構成するｎ型領域は、埋め込みｎ+拡散領域ＮＥ、ｎ-エピタキシャル層ＥＰおよびｎ+拡散領域ＮＲ１以外に、ｎ型拡散領域ＮＲ４を有していてもよい。このｎ型拡散領域ＮＲ４は、埋め込みｎ+拡散領域ＮＥ上において埋め込みｎ+拡散領域Ｎ上に接するように形成されている。またｎ+拡散領域ＮＲ１は、ｎ型拡散領域ＮＲ４内の半導体基板の主表面に形成されている。
（実施の形態３）
図１７は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図１７を参照して、本実施の形態の構成は、図４に示す実施の形態１の構成と比較して、アクティブバリア構造を構成するｐ型拡散領域とｎ型拡散領域との配置が逆になっている点において異なっている。
本実施の形態においては、アクティブバリア構造を構成するｐ型拡散領域（埋め込みｐ型拡散領域ＰＥ、ｐ型拡散領域ＰＲ２、ｐ+拡散領域ＰＲ３）が出力トランジスタ形成領域ＯＥＲ側に位置しており、ｎ型拡散領域（埋め込みｎ+拡散領域ＮＥ、ｎ+拡散領域ＮＲ１）が制御回路形成領域ＣＣＲ側に位置している。
なお、本実施の形態の構造のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
図１８は、図１７に示す構造と図８に示す構造とについてｎ型拡散領域間の距離の変化に対する電流比（｜Ｉｅｐｉ／Ｉｉｎ｜）の変化を示す図である。図１８を参照して、図１７に示すようにアクティブバリア構造を構成するｐ型拡散領域とｎ型拡散領域との配置を逆にした場合でも、図８の構成に比べて、電子注入側から電子受け側への電子の到達割合が小さくなっていることがわかる。
上記より本実施の形態では、チップサイズの縮小化を図ることが容易になるとともに、電子注入側から電子受け側への電子の到達割合を小さくでき電子受け側の素子の誤動作を防止することができる。
なお図１９に示すようにアクティブバリア構造を構成するｎ型領域は、埋め込みｎ+拡散領域ＮＥ、ｎ-エピタキシャル層ＥＰおよびｎ+拡散領域ＮＲ１以外に、ｎ型拡散領域ＮＲ４を有していてもよい。このｎ型拡散領域ＮＲ４は、埋め込みｎ+拡散領域ＮＥ上において埋め込みｎ+拡散領域Ｎ上に接するように形成されている。またｎ+拡散領域ＮＲ１は、ｎ型拡散領域ＮＲ４内の半導体基板の主表面に形成されている。
上記の実施の形態１〜３においては、出力トランジスタ形成領域ＯＥＲに形成される出力用素子として高耐圧のＭＯＳトランジスタについて説明したが、出力用素子はこれに限定されず、ＩＧＢＴ（Insulate Gate Bipolar Transistor）、ダイオードなどであってもよい。
図２０は、出力用素子としてＩＧＢＴが適用された場合の構成を概略的に示す断面図である。図２０を参照して、出力トランジスタ形成領域ＯＥＲに出力用素子としてＩＧＢＴが形成されている。このＩＧＢＴは、ｐ+コレクタ領域ＣＲと、ｎ-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＲと、ｎ+ソース領域（エミッタ領域）ＳＲと、ゲート絶縁層ＧＩと、ゲート電極層ＧＥとを有している。
ｐ+コレクタ領域ＣＲは、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されている。ｐ型バックゲート領域ＢＲは、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されており、かつｐ+コレクタ領域ＣＲとの間にフィールド絶縁層ＦＩを介在して形成されている。ｎ+ソース領域ＳＲは、ｐ型バックゲート領域ＢＲ内の半導体基板ＳＵＢの主表面に形成されている。ゲート電極層ＧＥは、ｎ+ソース領域ＳＲとｎ-エピタキシャル層ＥＰとに挟まれるｐ型バックゲート領域ＢＲ上にゲート絶縁層ＧＩを介して形成されており、かつフィールド絶縁層ＦＩ上に一部乗り上げている。
なお、図２０のこれ以外の構成については上述した図４に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
また図２１は、出力用素子としてダイオードが適用された場合の構成を概略的に示す断面図である。図２１を参照して、出力トランジスタ形成領域ＯＥＲに出力用素子としてダイオードが形成されている。このダイオードは、ｎ+拡散領域ＮＲ５と、ｎ-エピタキシャル層ＥＰと、ｐ型拡散領域ＰＲ４と、ｐ+拡散領域ＰＲ５とを有している。
ｎ+拡散領域ＮＲ５は、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されている。ｐ型拡散領域ＰＲ４は、ｎ-エピタキシャル層ＥＰ内の半導体基板ＳＵＢの主表面に形成されている。ｐ+拡散領域ＰＲ５は、ｐ型拡散領域ＰＲ４内の半導体基板ＳＵＢの主表面に形成されている。
なお、図２１のこれ以外の構成については上述した図４に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
また上記の実施の形態１〜３においては、出力トランジスタ形成領域ＯＥＲと制御回路形成領域ＣＣＲとの間に１つのアクティブバリア構造を設けた場合について説明したが、図２２に示すように出力トランジスタ形成領域ＯＥＲと制御回路形成領域ＣＣＲとの間にアクティブバリア構造が複数個形成されていてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、アクティブバリア領域を有する半導体装置に特に有利に適用され得る。
本発明の実施の形態１における半導体装置において出力用素子が誘導性負荷に接続された様子を示す回路図である。 図１に示す出力用素子を有する本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図２の領域Ｒを拡大して示す概略平面図である。 図３のＩＶ−ＩＶ線に沿う概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 アクティブバリア領域と出力トランジスタ形成領域とがｐ型拡散領域により分離された構成を概略的に示す断面図である。 図８の構造において出力用素子のＭＯＳトランジスタから注入された電子の様子を示す概略断面図である。 アクティブバリア領域の有無による電子受け側（制御回路形成領域ＣＣＲ側）のｎ型拡散領域（ｎ-エピタキシャル層ＥＰ）に到達する電子の割合を示す図である。 図４の構造と図８の構造とについて電子注入側の電流Ｉｉｎに対して電流比（Ｉｅｐｉ／Ｉｉｎ）がどのように変化するかを示す図である。 図４のアクティブバリア構造にｎ型拡散領域ＮＲ４を追加した構成を概略的に示す断面図である。 図１２の構成の製造方法を説明するための図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。 図１４に示す構造と図４に示す構造とについてｎ型拡散領域間の距離に変化に対する電流比（｜Ｉｅｐｉ／Ｉｉｎ｜）の変化を示す図である。 図１４のアクティブバリア構造にｎ型拡散領域ＮＲ４を追加した構成を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。 図１７に示す構造と図８に示す構造とについてｎ型拡散領域間の距離に変化に対する電流比（｜Ｉｅｐｉ／Ｉｉｎ｜）の変化を示す図である。 図１７のアクティブバリア構造にｎ型拡散領域ＮＲ４を追加した構成を概略的に示す断面図である。 出力用素子としてＩＧＢＴが適用された場合の構成を概略的に示す断面図である。 出力用素子としてダイオードが適用された場合の構成を概略的に示す断面図である。 出力トランジスタ形成領域ＯＥＲと制御回路形成領域ＣＣＲとの間に複数個のアクティブバリア構造が形成された様子を示す概略断面図である。
符号の説明
ＡＢＲ アクティブバリア領域、ＢＲ ｐ型バックゲート領域、ＣＣＲ 制御回路形成領域、ＣＨ コンタクトホール、ＣＬ 配線層、ＣＰ 半導体チップ、ＣＲ ｐ+コレクタ領域、ＣＣ 特定の回路、Ｄ１，Ｄ２ ダイオード、ＤＲ ドレイン領域、ＥＩ 埋め込み絶縁層、ＥＰ ｎ-エピタキシャル層、ＦＣＬ 導電層、ＦＩ フィールド絶縁層、ＧＥ ゲート電極層、ＧＩ ゲート絶縁層、ＨＴＲ，ＬＴＲ ＭＯＳトランジスタ、ＩＩ 層間絶縁層、ＮＲ１，ＮＲ３，ＮＲ５ ｎ+拡散領域、ＮＲ４ ｎ型拡散領域、ＯＥＲ 出力トランジスタ形成領域、ＰＥ 埋め込みｐ型拡散領域、ＰＬ プラグ導電層、ＰＲ１，ＰＲ３，ＰＲ５ ｐ+拡散領域、ＰＲ２，ＰＲ４ ｐ型拡散領域、ＰＳＲ ｐ型不純物領域、ＳＲ ソース領域、ＳＵＢ 半導体基板、ＴＲ トレンチ。

Claims (4)

  1. 出力用素子の形成領域と、他の素子の形成領域と、前記出力用素子の形成領域および前記他の素子の形成領域の間に配置されたアクティブバリア領域とを有する半導体装置であって、
    主表面を有する半導体基板と、
    前記出力用素子の形成領域、前記他の素子の形成領域および前記アクティブバリア領域の前記半導体基板に形成された第１導電型の第１領域と、
    前記第１領域とｐｎ接合を構成するように、かつ前記第１領域よりも前記半導体基板の主表面側に位置するように、前記出力用素子の形成領域、前記他の素子の形成領域および前記アクティブバリア領域の前記半導体基板に形成された第２導電型の第２領域と、
    前記アクティブバリア領域において、各々が前記第１領域に接し、かつ互いにフローティング電位となるようにオーミック接続された第１導電型の第３領域と第２導電型の第４領域とを有するアクティブバリア構造と、
    前記アクティブバリア領域と前記出力用素子の形成領域との間および前記アクティブバリア領域と前記他の素子の形成領域との間の少なくともいずれかに形成され、かつ前記半導体基板の主表面から前記第２領域を貫通して前記第１領域に達するように形成されたトレンチを有するトレンチ分離構造とを備えた、半導体装置。
  2. 前記トレンチは、前記半導体基板の主表面を基準として前記第３領域および前記第４領域よりも深い位置に延びている、請求項１に記載の半導体装置。
  3. 前記第３領域および前記第４領域の間に形成され、かつ前記半導体基板の主表面から前記第２領域を貫通して前記第１領域に達するように形成された他のトレンチをさらに備えた、請求項１または２に記載の半導体装置。
  4. 前記トレンチの下部に形成され、かつ前記第１領域よりも不純物濃度の高い第１導電型の第５領域をさらに備えた、請求項１〜３のいずれかに記載の半導体装置。
JP2008016656A 2008-01-28 2008-01-28 半導体装置 Expired - Fee Related JP5205660B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008016656A JP5205660B2 (ja) 2008-01-28 2008-01-28 半導体装置
US12/360,357 US7880262B2 (en) 2008-01-28 2009-01-27 Semiconductor device
US12/976,321 US20110089533A1 (en) 2008-01-28 2010-12-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008016656A JP5205660B2 (ja) 2008-01-28 2008-01-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2009177087A true JP2009177087A (ja) 2009-08-06
JP5205660B2 JP5205660B2 (ja) 2013-06-05

Family

ID=40898354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008016656A Expired - Fee Related JP5205660B2 (ja) 2008-01-28 2008-01-28 半導体装置

Country Status (2)

Country Link
US (2) US7880262B2 (ja)
JP (1) JP5205660B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2463907A2 (en) 2010-12-07 2012-06-13 Renesas Electronics Corporation Semiconductor device
US8344458B2 (en) 2010-05-19 2013-01-01 Renesas Electronics Corporation Semiconductor device
JP2013102071A (ja) * 2011-11-09 2013-05-23 Renesas Electronics Corp 半導体装置
JP2013247120A (ja) * 2012-05-23 2013-12-09 Renesas Electronics Corp 半導体装置
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2017120823A (ja) * 2015-12-28 2017-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2017126793A (ja) * 2017-04-13 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5218497B2 (ja) * 2009-12-04 2013-06-26 株式会社デンソー 半導体装置およびその製造方法
JP6130755B2 (ja) * 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109346466B (zh) * 2018-08-17 2020-10-16 矽力杰半导体技术(杭州)有限公司 半导体结构和驱动芯片
CN110518056B (zh) * 2019-08-02 2021-06-01 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198767A (ja) * 1984-03-23 1985-10-08 Hitachi Ltd 半導体集積回路装置
US5493133A (en) * 1994-06-30 1996-02-20 Texas Instruments Incorporated PNP punchthrough-assisted protection device for special applications in CMOS technologies
JPH08162521A (ja) * 1994-12-08 1996-06-21 Nippondenso Co Ltd 半導体装置
JPH10150150A (ja) * 1996-11-15 1998-06-02 Nec Corp 半導体装置
JP2001135719A (ja) * 1999-11-01 2001-05-18 Denso Corp 半導体装置の素子分離構造
JP2004349296A (ja) * 2003-05-20 2004-12-09 Mitsubishi Electric Corp 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
JP2005183610A (ja) * 2003-12-18 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置
WO2007142969A1 (en) * 2006-05-31 2007-12-13 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198767A (ja) * 1984-03-23 1985-10-08 Hitachi Ltd 半導体集積回路装置
US5493133A (en) * 1994-06-30 1996-02-20 Texas Instruments Incorporated PNP punchthrough-assisted protection device for special applications in CMOS technologies
JPH08162521A (ja) * 1994-12-08 1996-06-21 Nippondenso Co Ltd 半導体装置
JPH10150150A (ja) * 1996-11-15 1998-06-02 Nec Corp 半導体装置
JP2001135719A (ja) * 1999-11-01 2001-05-18 Denso Corp 半導体装置の素子分離構造
JP2004349296A (ja) * 2003-05-20 2004-12-09 Mitsubishi Electric Corp 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
JP2005183610A (ja) * 2003-12-18 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置
WO2007142969A1 (en) * 2006-05-31 2007-12-13 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344458B2 (en) 2010-05-19 2013-01-01 Renesas Electronics Corporation Semiconductor device
EP2463907A2 (en) 2010-12-07 2012-06-13 Renesas Electronics Corporation Semiconductor device
US8704330B2 (en) 2010-12-07 2014-04-22 Renesas Electronics Corporation Semiconductor device
JP2013102071A (ja) * 2011-11-09 2013-05-23 Renesas Electronics Corp 半導体装置
JP2013247120A (ja) * 2012-05-23 2013-12-09 Renesas Electronics Corp 半導体装置
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2017120823A (ja) * 2015-12-28 2017-07-06 ルネサスエレクトロニクス株式会社 半導体装置
US10340379B2 (en) 2015-12-28 2019-07-02 Renesas Electronics Corporation Semiconductor device with plurality of active barrier sections
JP2017126793A (ja) * 2017-04-13 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20110089533A1 (en) 2011-04-21
US7880262B2 (en) 2011-02-01
JP5205660B2 (ja) 2013-06-05
US20090189247A1 (en) 2009-07-30

Similar Documents

Publication Publication Date Title
JP5205660B2 (ja) 半導体装置
US20050218472A1 (en) Semiconductor device manufacturing method thereof
WO2016080269A1 (ja) 半導体装置および半導体装置の製造方法
JP3943932B2 (ja) 半導体装置の製造方法
US10043876B2 (en) Semiconductor device and method for manufacturing the same
CN102694009A (zh) 半导体器件及其制造方法
JP2017022311A (ja) 半導体装置
TW201133719A (en) Semiconductor device and method for manufacturing the same
US6674123B2 (en) MOS control diode and method for manufacturing the same
US8957494B2 (en) High-voltage Schottky diode and manufacturing method thereof
JP2017041573A (ja) 半導体装置およびその製造方法
US11276690B2 (en) Integrated semiconductor device and electronic apparatus
JP6295444B2 (ja) 半導体装置
JP5616720B2 (ja) 半導体装置およびその製造方法
US9576881B2 (en) Semiconductor device
JP2012216577A (ja) 絶縁ゲート型半導体装置
JP2012204563A (ja) 半導体素子及び半導体素子の製造方法
JP6056243B2 (ja) 半導体装置およびその製造方法
US20080087969A1 (en) Planar-type semiconductor device and method of manufacturing the same
JP2004273647A (ja) 半導体素子及びその製造方法
JP2008251757A (ja) 半導体装置
JP7140349B2 (ja) 半導体装置及びその製造方法
JP6555284B2 (ja) 半導体装置
JP2009021308A (ja) トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2012009645A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100602

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130131

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5205660

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees