JP2009021308A - トレンチ型mosfet及びその製造方法 - Google Patents
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Abstract
【課題】遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能なトレンチ型MOSFET及びその製造方法を実現する。
【解決手段】本発明のトレンチ型MOSFET10は、P型の高ドープドレイン部1、P型の低ドープドレイン部2、N型のチャネルボディ部3、P型のソース拡散部4がこの順で積層され、トレンチゲート電極6が基板表面から低ドープドレイン部2に達するトレンチに形成される。ここで、トレンチゲート電極6から電位をとるためのゲート電極引き出し部7・17が、トレンチゲート電極6と略直交してトレンチゲート電極6の長手方向に沿って複数配列されているので、トレンチゲート電極6により生じる寄生抵抗を分割することができる。したがって、遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能である。
【選択図】図1
【解決手段】本発明のトレンチ型MOSFET10は、P型の高ドープドレイン部1、P型の低ドープドレイン部2、N型のチャネルボディ部3、P型のソース拡散部4がこの順で積層され、トレンチゲート電極6が基板表面から低ドープドレイン部2に達するトレンチに形成される。ここで、トレンチゲート電極6から電位をとるためのゲート電極引き出し部7・17が、トレンチゲート電極6と略直交してトレンチゲート電極6の長手方向に沿って複数配列されているので、トレンチゲート電極6により生じる寄生抵抗を分割することができる。したがって、遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能である。
【選択図】図1
Description
本発明は、MOS型FET(電界効果トランジスタ)の構造及びその製造方法に関し、特にDC−DCコンバータや、ハイサイド・ロードドライブのような電源装置への応用に有用な、トレンチ型MOSFET及びその製造方法に関するものである。
トレンチ型MOSFETは、基板の縦方向に大電流を流すことができるように、基板表面にソース、基板底面にドレイン、埋め込み(トレンチ)ゲート電極に沿った方向にチャネルを持つ垂直型のMOSFETである。従来から、トレンチ型MOSFETは、その構造的な効率が良く、オン抵抗が低いという利点があるため、電源制御用の電子装置として広く用いられている。このトレンチ型MOSFETのゲート電極を形成する際のパターンとしては、大きく分けて2種類ある。1つは個々のセルがゲート電極によって囲まれているSquare Type、もう1つは複数のゲート電極が並列に形成されたStripe Typeである。
図7は、Square Typeのトレンチ型MOSFET60を示している。図7(a)は、MOSFET60の平面図であり、図7(b)は、MOSFET60を破線A−Aで切った場合の断面図である。MOSFET60は、高ドープドレイン部61、低ドープドレイン部62、チャネルボディ部63、ソース拡散部64、ゲート絶縁膜65、トレンチゲート電極66、ゲート電極引き出し部67、素子分離絶縁膜68および高濃度ボディ部69を有している。トレンチゲート電極66は、基板表面から低ドープドレイン部62まで達するトレンチに形成される。これにより、基板の縦方向に電流を流すためのチャネルが形成される。
さらに、Square TypeのMOSFET60は、トレンチゲート電極66をメッシュ状に形成するので、トレンチゲート電極66により生じる寄生抵抗を小さくすることができるという長所を有する。一方、集積回路の高密度化およびオン抵抗の低減の為には、セルの微細化が必須であるが、トレンチゲート電極66によって囲まれている個々のセル内にチャネルボディ部63とソース拡散部64とを形成しなければならないため、セルの縮小によるオン抵抗の低減が難しいという短所を有する。
図8(a)は、Stripe Typeのトレンチ型MOSFET70を示している。MOSFET70は、高ドープドレイン部71、低ドープドレイン部72、チャネルボディ部73、ソース拡散部74、ゲート絶縁膜75、トレンチゲート電極76、ゲート電極引き出し部77および素子分離絶縁膜78を有しており、ゲート電極引き出し部77にはコンタクト部79が形成されている。このように、MOSFET70では、トレンチゲート電極76が複数のストライプパターンに形成されている。
MOSFET70に流される電流の大部分は、チャネルボディ部73とゲート絶縁膜75との界面に形成されるチャネルに流れるため、その他の部分は、電流に対しては無駄な領域である。基板表面側から見て、単位面積あたりの電流を出来るだけ多く流すためには、トレンチゲート電極76の幅(トレンチ幅)およびトレンチゲート電極76の間隔(トレンチピッチ)を縮小する必要がある。
ここで、MOSFET70の扱う電流は、数十アンペア以上の大きな値になるため、チップサイズも数ミリ平方以上の大きな物となり、しかもそのチップの表面の大部分をFETが占めることとなる。FETの部分以外には、FETを制御する回路や温度センサー等があるが、それらのサイズは相対的にFETの部分に比べれば、無視できる程度に小さい。したがって、MOSFET70は、複数のセルのボディ領域を共通化できる他に、トレンチ間の距離を限界まで縮小できるので、個々のセルの縮小に有効であり、オン抵抗の低減が容易であるという長所を有する。
一方、MOSFET70は、Square Typeに比べ、各トレンチゲート電極76が長くなるので、以下のような短所を有する。すなわち、トレンチ幅の縮小により、トレンチゲート電極76により生じる単位面積あたりの寄生抵抗がさらに増加する。その結果、トレンチゲート電極76自身の高抵抗化や接触抵抗の増大、寄生抵抗の付加等の影響によって、遅延時間の延長による動作速度の劣化等のトランジスタ特性の劣化を生ずる。
図8(b)は、MOSFET70の等価回路図である。MOSFET70では、トレンチゲート電極76が長いため、破線で示すように、トレンチゲート電極76は、多数の抵抗Res1〜ResNが直列に接続されている状態と等しく、単位面積あたりの寄生抵抗が大きい。
また、現在では、Stripe Typeのトレンチ型MOSFETにおいて、トレンチ幅が約0.5um、トレンチピッチが約1.0umまで微細化されたデバイスも実用化されている。このようなデバイスでは、ゲート電極に直接コンタクトを形成するのは難しい。
これに対し、MOSFET70において、トレンチゲート電極76の材料を表面一面に敷きつめるように形成することも考えられる。しかしながら、実際には、チャネルボディ部73やソース拡散部74に対してコンタクトをとる部分を確保する必要があるため、トレンチゲート電極76の材料を表面一面に敷きつめることはできない。そこで、トレンチ部とコンタクト部とをストライプパターンで交互に形成する技術が提案されている。
図9は、トレンチ部とコンタクト部とをストライプパターンで交互に形成した一般的なトレンチ型MOSFET80を示す平面図である。MOSFET80では、ゲート電極に相当するトレンチ部81とボディ部またはソース拡散部に対応するコンタクト部82とが交互に形成される。
しかしながら、MOSFET80では、ゲート電極の電位は素子部の外周からしか取ることができない。したがって、素子中心部においては、ゲート電極が大きな抵抗を介して繋がっているのと同じ状況となるという不都合を生ずる。
そこで、図10に示すように、トレンチゲート電極を分割することにより、トレンチゲート電極の寄生抵抗の低減を図ることも考えられる。図10(a)は、MOSFET90の平面図であり、図10(b)は、MOSFET90の断面図である。
図10(a)に示すように、MOSFET90では、トレンチゲート電極96のパターンを所々切断して、メタルとコンタクトを取ることで抵抗低減化を行っている。また、図10(b)に示すように、トレンチゲート電極96は、高ドープドレイン部91上に形成される低ドープドレイン部92上に、ゲート絶縁膜95または素子分離絶縁膜98を介して形成されている。
しかしながら、MOSFET90では、トレンチゲート電極96はフィールド領域上に形成されており、さらに、ゲート配線をアクディブ領域とは別の領域で形成する必要がある。したがって、ある一定間隔ごとにトレンチゲート電極96のコンタクト領域を形成する必要があるため、Chip面積の増加およびコスト増加が生じてしまう。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能なトレンチ型MOSFET及びその製造方法を実現することにある。
本発明に係るトレンチ型MOSFETは、上記課題を解決するために、第1の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第1の導電型とは反対の導電型の第2の導電型のチャネル層と、該チャネル層の表面層に形成された前記第1の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型MOSFETであって、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴としている。
また、本発明に係るトレンチ型MOSFETの製造方法は、上記課題を解決するために、第1の導電型の半導体基板上に、該半導体基板よりもドーピング濃度の低いエピタキシャル層を形成する第1工程と、該エピタキシャル層上に、前記第1の導電型とは反対の導電型の第2の導電型のチャネル層を形成する第2工程と、該チャネル層の表面層に、前記第1の導電型のソース拡散層を形成する第3工程と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチを形成する第4工程と、該トレンチ内にゲート絶縁膜を形成する第5工程と、該トレンチ内にゲート電極材料を埋め込むことによりゲート電極を形成する第6工程と、前記ゲート電極上および前記ソース拡散層上に、該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部を形成する第7工程とを有し、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴としている。
上記の構成によれば、第1の導電型の半導体基板、第1の導電型のエピタキシャル層、第2の導電型のチャネル層、第1の導電型のソース拡散層がこの順に積層され、ゲート電極が、基板表面からエピタキシャル層に達するトレンチに形成されることにより、基板の縦方向に電流を流すためのチャネルが形成される。ここで、ゲート電極から電位をとるためのゲート電極引き出し部が、ゲート電極と略直交してゲート電極の長手方向に沿って複数配列されているので、ゲート電極により生じる寄生抵抗を分割することができる。さらに、ゲート電極引き出し部はソース及びボディーのコンタクトを可能にするように形成する必要があるため、MOS領域のソース拡散層上に形成している。このような構造及びレイアウトを行なうことで、遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能なトレンチ型MOSFET及びその製造方法を実現できるという効果を奏する。
本発明に係るトレンチ型MOSFETでは、前記ゲート電極引き出し部が半導体材料である場合、該ゲート電極引き出し部の表面にシリサイドが形成されていることが好ましい。
上記の構成によれば、ゲート引き出し配線抵抗を減らすことができる。
本発明に係るトレンチ型MOSFETでは、前記ゲート電極引き出し部がポリシリコンを材料とする場合、該ゲート電極引き出し部の表面にタングステンが積層されていることが好ましい。
上記の構成によれば、ゲート電極引き出し部の抵抗をさらに下げることができる。
本発明に係るトレンチ型MOSFETでは、前記ゲート電極と前記ゲート電極引き出し部とは、同一の材料で形成されていることが好ましい。
また、本発明に係るトレンチ型MOSFETの製造方法では、前記ゲート電極の材料と前記ゲート電極引き出し部の材料とが同一であることにより、前記第6工程と前記第7工程とを同時に行うことが好ましい。
上記の構成によれば、ゲート電極の形成とゲート電極引き出し部の形成とを同一工程にて行うことができ、ゲート電極とゲート電極引き出し部とが一体的に得られる。
本発明に係るトレンチ型MOSFETは、以上のように、第1の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第1の導電型とは反対の導電型の第2の導電型のチャネル層と、該チャネル層の表面層に形成された前記第1の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型MOSFETであって、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されているので、、遅延時間を短縮し高速化が可能であり、Chip面積の縮小が可能であるという効果を奏する。
本発明の一実施形態について図1ないし図6に基づいて説明すると以下の通りである。
図1は、本実施の形態のトレンチ型MOSFET10の概略構造を示している。MOSFET10は、半導体基板に形成されたトレンチ型MOSFETであって、P型の高ドープドレイン部1、P型の低ドープドレイン部2、N型のチャネルボディ部3、P型のソース拡散部4、ゲート絶縁膜5、トレンチゲート電極6、ゲート電極引き出し部7、素子分離絶縁膜8およびコンタクト部9を有している。高ドープドレイン部1、低ドープドレイン部2、チャネルボディ部3、およびソース拡散部4は、それぞれ導電型が上記と逆であってもよい。
高ドープドレイン部1は、半導体基板の裏側をドープすることにより形成される。低ドープドレイン部2はエピタキシャル層とも呼ばれ、高ドープドレイン部1と接するように形成される。ソース拡散部4は、半導体基板の最上面に形成され、チャネルボディ部3は、低ドープドレイン部2とソース拡散部4との間に形成される。
ゲート絶縁膜5は、基板表面および、基板表面から低ドープドレイン部2まで貫通するトレンチの内壁に形成される。トレンチゲート電極6は、半導体または金属を材料としており、上記トレンチを埋めるように複数のストライプパターンを形成している。なお、トレンチゲート電極6が半導体の場合、ポリシリコンであってもよく、ドーピング濃度は、1×1019〜5×1019〔atoms/cm3〕である。
ゲート電極引き出し部7は、トレンチゲート電極6から電位をとるため複数のトレンチゲート電極6の端部に形成され、さらにコンタクト部9と接続されている。さらに、トレンチゲート電極6の端部以外の部分に、トレンチゲート電極6の長手方向と略直交する少なくとも1つのゲート電極引き出し部17が形成されている。ゲート電極引き出し部17は、トレンチゲート電極6から電位をとるためのライン状のパターンである。各ゲート電極引き出し部17は、コンタクト部19を介して外部と接続されている。なお、ゲート電極引き出し部8・17とソース拡散部4との間には、絶縁膜15が形成されている。ゲート電極引き出し部7・17も、トレンチゲート電極6と同様、半導体または金属を材料としている。
図2は、MOSFET10の等価回路図であり、MOSFET10では、ゲート電極引き出し部7・17を設けることにより、トレンチゲート電極6により生じる寄生抵抗を分割することができる。すなわち、寄生抵抗Res1〜ResNを介することなく、トレンチゲート電極6の電位をとることができるため、トレンチゲート電極6により生じる寄生抵抗の低減が可能である。したがって、遅延時間を短縮し、高速化が可能となる。
また、MOSFET10では、図10に示すMOSFET90と異なり、ゲート電極引き出し部17がMOS領域上に形成されており、ゲート配線をアクディブ領域上に形成することができる。したがって、Chip面積を縮小させ、コストを抑えることが可能となる。
なお、ゲート電極引き出し部17は、トレンチゲート電極6と同一材料であるのが好ましい。この場合、トレンチにトレンチゲート電極6の材料を埋め込む工程と、ゲート電極引き出し部7・17を形成する工程とを同時に行うことができるので、トレンチゲート電極6とゲート電極引き出し部17とが一体的に得られる。
また、ゲート電極引き出し部7・17が半導体を材料とする場合、ゲート電極引き出し部7・17の表面にシリサイドを形成し、シリサイドを介してコンタクト部9・19と接続してもよい。これにより、ゲート引き出し配線抵抗を減らすことができる。
さらに、ゲート電極引き出し部7・17がポリシリコンを材料とする場合、ゲート電極引き出し部7・17の表面にタングステンを形成してもよい。これにより、ゲート電極引き出し部7・17の抵抗を減らすことができる。
以下、MOSFET10の断面構造について説明する。
図3は、MOSFET10の概略構造を示している。なお、MOSFET10は、図1に示すMOSFET10と同一であり、MOSFET10を再度図示したのは、図面の煩雑を避けるためである。
図4は、MOSFET10の断面図である。図4(a)は、図3に示すように、ゲート電極引き出し部17に沿って(破線B−B)切った場合の断面図であり、図4(b)は、図3に示すように、トレンチゲート電極6のトレンチに沿って(破線C−C)切った場合の断面図である。
図4(a)に示すように、トレンチゲート電極6とゲート電極引き出し部17とが同一材料であることにより、両者を一体的に形成することができる。同様に、図4(b)に示すように、ゲート電極引き出し部7もトレンチゲート電極6と同一材料であることが好ましく、これにより、トレンチゲート電極6とゲート電極引き出し部7・17とを一体的に形成することができる。
以下、図5に基づいて、MOSFET10の製造工程を段階的に説明する。
図5(a)〜(g)は、製造工程の各段階におけるトレンチ型MOSFET10の概略構成を示す断面図である。まず、厚さ約500μm〜650μmのシリコン基板を、抵抗率が0.01Ω.cm〜0.005Ω.cmの範囲内となるようにP型ドープして高ドープドレイン部1を形成する。さらに、高ドープドレイン部1上に、高ドープドレイン部1よりも低くドープされたP層をエピタキシャル成長させることにより、低ドープドレイン部2(エピタキシャル層)を形成する(第1工程)。その後、シリコン表面において、5×1016〜7×1017〔atoms/cm3〕の範囲のドーピング濃度となるように、リン原子を打ち込み、かつ熱処理により活性化してN型のチャネルボディ部3を形成する(第2工程)。
このようにして、図5(a)に示すように、高ドープドレイン部1、P型の低ドープドレイン部2、N型のチャネルボディ部3が形成される。なお、高ドープドレイン部1および低ドープドレイン部2のドーピング濃度は、それぞれ約5×1015〔atoms/cm3〕、約1×1019〔atoms/cm3〕である。
ここで、低ドープドレイン部2の厚みXepi、及び抵抗値ρepiは、MOSFET10に求められる最終的な電気的特性によって設定すればよい。一般的には、トレンチ型MOSFETのオン抵抗を低減するためには、低ドープドレイン部の抵抗を低くするべきであるが、ブレークダウン電圧との間にトレードオフの関係がある。なお、高ドープドレイン部1は、MOSFET10が作製された後に、裏面研磨により厚みが約100μm〜150μmに減少する。
次に、図5(b)に示すように、チャネルボディ部3上に素子分離絶縁膜8を形成する。具体的には、まず100nm〜200nm程度のナイトライド膜を、ウエハ表面に形成する。その後、フォトレジストでレジストパターンを形成し、ナイトライド膜のエッチングを行なう。そして、レジストパターンの除去後、酸化工程により500nm〜700nm程度の素子分離絶縁膜8が形成される。
次に、図5(c)に示すように、チャネルボディ部3上にP型のソース拡散部4を形成する(第3工程)。具体的には、フォトレジストでレジストパターンを形成し、N型のチャネルボディ部3の表面に、5×1019〜5×1020〔atoms/cm3〕の範囲のドーピング濃度となるように、ボロン原子を打ち込み、かつ熱処理により活性化してソース拡散部4が形成される。
次に、図5(d)に示すように、フォトレジストでレジストパターンを形成し、シリコンエッチングを行い、ソース拡散部4およびチャネルボディ部3を貫通し、低ドープドレイン部2に達するトレンチ部11を形成する(第4工程)。
次に、図5(e)に示すように、トレンチ部11の内壁に、熱酸化またはプラズマ酸化等によりゲート絶縁膜5を形成する(第5工程)。また、ソース拡散部4上にも絶縁膜15を形成する。
次に、トレンチ部11の内部に半導体または金属を埋設してトレンチゲート電極6を形成する(第6工程)。さらに、フォトレジストでトレンチゲート電極6と垂直なラインパターンをレジストにより形成し(第7工程)、埋設した半導体または金属のエッチバックを行う。これにより、図5(f)および(g)に示すように、トレンチゲート電極6およびゲート電極引き出し部7・17が形成される。ここで、トレンチゲート電極6およびゲート電極引き出し部7・17がともに同一材料である場合、トレンチゲート電極6の形成とゲート電極引き出し部7・17の形成とを同一工程で行うことができる。
次に、層間絶縁膜12をCVD法によりウエハ表面に堆積させた後、コンタクト領域をフォトレジストでレジストパターンを形成し、層間絶縁膜12をエッチングし、コンタクト領域を開口する。その後、金属配線層13(Alなど)をスパッタ法により形成し、フォトレジストでレジストパターンを形成し、金属配線層13をエッチングし、ソースやゲートなどの金属配線を形成する。これにより、図5(h)示すように、MOSFET10が形成される。
なお、チャネルボディ部3の電位をとるためにチャネルボディ部3上にコンタクトを形成する際に、チャネルボディ部3の濃度が低い場合、金属で形成されたコンタクトとチャネルボディ部3とがショットキー接触(整流性)となる。したがって、半導体と金属とをオーミック接触(非整流性)にするためには、コンタクトを形成する領域の濃度を上げる必要がある。そこで、チャネルボディ部3の表面に、フォトレジストでレジストパターンを形成し、5×1019〜5×1020〔atoms/cm3〕の範囲のドーピング濃度となるように、ヒ素原子またはリン原子を打ち込み、かつ熱処理により活性化してN型の高濃度ボディ部14を形成してもよい。
図6は、MOSFET10をトレンチゲート電極6が延びる方向にトレンチ以外の領域に沿って(図3に示す破線D−D)切った場合の断面図である。図6(a)に示すように、ゲート電極引き出し部7の間隔と略同一の間隔ごとに高濃度ボディ部14を形成すると、高濃度ボディ部14の面積が大きくなるため、実効ゲート幅の減少によるオン抵抗の増加が生じる。また、図6(b)に示すように、高濃度ボディ部14がトレンチゲート電極6の両端付近にしか形成されていない場合、チャネルボディ部3の抵抗が大きくなり、アバランシェ耐性などの低下が生じる。よって、高濃度ボディ部14は、目的に合わせて形成する必要がある。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明のトレンチ型MOSFETは、スイッチング等の用途に適用することができる。
1 高ドープドレイン部(半導体基板)
2 低ドープドレイン部(エピタキシャル層)
3 チャネルボディ部(チャネル層)
4 ソース拡散部(ソース拡散層)
5 ゲート絶縁膜
6 トレンチゲート電極(ゲート電極)
7、17 ゲート電極引き出し部
10 MOSFET(トレンチ型MOSFET)
11 トレンチ部(トレンチ)
15 絶縁膜
2 低ドープドレイン部(エピタキシャル層)
3 チャネルボディ部(チャネル層)
4 ソース拡散部(ソース拡散層)
5 ゲート絶縁膜
6 トレンチゲート電極(ゲート電極)
7、17 ゲート電極引き出し部
10 MOSFET(トレンチ型MOSFET)
11 トレンチ部(トレンチ)
15 絶縁膜
Claims (6)
- 第1の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第1の導電型とは反対の導電型の第2の導電型のチャネル層と、該チャネル層の表面層に形成された前記第1の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型MOSFETであって、
前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴とするトレンチ型MOSFET。 - 前記ゲート電極引き出し部が半導体材料である場合、該ゲート電極引き出し部の表面にシリサイドが形成されていることを特徴とする請求項1に記載のトレンチ型MOSFET。
- 前記ゲート電極引き出し部がポリシリコンを材料とする場合、該ゲート電極引き出し部の表面にタングステンが積層されていることを特徴とする請求項1に記載のトレンチ型MOSFET。
- 前記ゲート電極と前記ゲート電極引き出し部とは、同一の材料で形成されていることを特徴とする請求項1〜3のいずれか1項に記載のトレンチ型MOSFET。
- 第1の導電型の半導体基板上に、該半導体基板よりもドーピング濃度の低いエピタキシャル層を形成する第1工程と、
該エピタキシャル層上に、前記第1の導電型とは反対の導電型の第2の導電型のチャネル層を形成する第2工程と、
該チャネル層の表面層に、前記第1の導電型のソース拡散層を形成する第3工程と、
該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチを形成する第4工程と、
該トレンチ内にゲート絶縁膜を形成する第5工程と、
該トレンチ内にゲート電極材料を埋め込むことによりゲート電極を形成する第6工程と、
前記ゲート電極上および前記ソース拡散層上に、該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部を形成する第7工程とを有し、
前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴とするトレンチ型MOSFETの製造方法。 - 前記ゲート電極の材料と前記ゲート電極引き出し部の材料とが同一であることにより、前記第6工程と前記第7工程とを同時に行うことを特徴とする請求項5に記載のトレンチ型MOSFETの製造方法
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ID=40360720
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007181430A Pending JP2009021308A (ja) | 2007-07-10 | 2007-07-10 | トレンチ型mosfet及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009021308A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9029953B2 (en) | 2012-11-16 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP7490995B2 (ja) | 2020-03-17 | 2024-05-28 | 富士電機株式会社 | 炭化珪素半導体装置 |
-
2007
- 2007-07-10 JP JP2007181430A patent/JP2009021308A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9029953B2 (en) | 2012-11-16 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP7490995B2 (ja) | 2020-03-17 | 2024-05-28 | 富士電機株式会社 | 炭化珪素半導体装置 |
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