JP2009021308A - トレンチ型ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Abstract

【課題】遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能なトレンチ型ＭＯＳＦＥＴ及びその製造方法を実現する。
【解決手段】本発明のトレンチ型ＭＯＳＦＥＴ１０は、Ｐ型の高ドープドレイン部１、Ｐ型の低ドープドレイン部２、Ｎ型のチャネルボディ部３、Ｐ型のソース拡散部４がこの順で積層され、トレンチゲート電極６が基板表面から低ドープドレイン部２に達するトレンチに形成される。ここで、トレンチゲート電極６から電位をとるためのゲート電極引き出し部７・１７が、トレンチゲート電極６と略直交してトレンチゲート電極６の長手方向に沿って複数配列されているので、トレンチゲート電極６により生じる寄生抵抗を分割することができる。したがって、遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能である。
【選択図】図１

Description

本発明は、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）の構造及びその製造方法に関し、特にＤＣ−ＤＣコンバータや、ハイサイド・ロードドライブのような電源装置への応用に有用な、トレンチ型ＭＯＳＦＥＴ及びその製造方法に関するものである。

トレンチ型ＭＯＳＦＥＴは、基板の縦方向に大電流を流すことができるように、基板表面にソース、基板底面にドレイン、埋め込み（トレンチ）ゲート電極に沿った方向にチャネルを持つ垂直型のＭＯＳＦＥＴである。従来から、トレンチ型ＭＯＳＦＥＴは、その構造的な効率が良く、オン抵抗が低いという利点があるため、電源制御用の電子装置として広く用いられている。このトレンチ型ＭＯＳＦＥＴのゲート電極を形成する際のパターンとしては、大きく分けて２種類ある。１つは個々のセルがゲート電極によって囲まれているＳｑｕａｒｅ Ｔｙｐｅ、もう１つは複数のゲート電極が並列に形成されたＳｔｒｉｐｅ Ｔｙｐｅである。

図７は、Ｓｑｕａｒｅ Ｔｙｐｅのトレンチ型ＭＯＳＦＥＴ６０を示している。図７（ａ）は、ＭＯＳＦＥＴ６０の平面図であり、図７（ｂ）は、ＭＯＳＦＥＴ６０を破線Ａ−Ａで切った場合の断面図である。ＭＯＳＦＥＴ６０は、高ドープドレイン部６１、低ドープドレイン部６２、チャネルボディ部６３、ソース拡散部６４、ゲート絶縁膜６５、トレンチゲート電極６６、ゲート電極引き出し部６７、素子分離絶縁膜６８および高濃度ボディ部６９を有している。トレンチゲート電極６６は、基板表面から低ドープドレイン部６２まで達するトレンチに形成される。これにより、基板の縦方向に電流を流すためのチャネルが形成される。

さらに、Ｓｑｕａｒｅ ＴｙｐｅのＭＯＳＦＥＴ６０は、トレンチゲート電極６６をメッシュ状に形成するので、トレンチゲート電極６６により生じる寄生抵抗を小さくすることができるという長所を有する。一方、集積回路の高密度化およびオン抵抗の低減の為には、セルの微細化が必須であるが、トレンチゲート電極６６によって囲まれている個々のセル内にチャネルボディ部６３とソース拡散部６４とを形成しなければならないため、セルの縮小によるオン抵抗の低減が難しいという短所を有する。

図８（ａ）は、Ｓｔｒｉｐｅ Ｔｙｐｅのトレンチ型ＭＯＳＦＥＴ７０を示している。ＭＯＳＦＥＴ７０は、高ドープドレイン部７１、低ドープドレイン部７２、チャネルボディ部７３、ソース拡散部７４、ゲート絶縁膜７５、トレンチゲート電極７６、ゲート電極引き出し部７７および素子分離絶縁膜７８を有しており、ゲート電極引き出し部７７にはコンタクト部７９が形成されている。このように、ＭＯＳＦＥＴ７０では、トレンチゲート電極７６が複数のストライプパターンに形成されている。

ＭＯＳＦＥＴ７０に流される電流の大部分は、チャネルボディ部７３とゲート絶縁膜７５との界面に形成されるチャネルに流れるため、その他の部分は、電流に対しては無駄な領域である。基板表面側から見て、単位面積あたりの電流を出来るだけ多く流すためには、トレンチゲート電極７６の幅（トレンチ幅）およびトレンチゲート電極７６の間隔（トレンチピッチ）を縮小する必要がある。

ここで、ＭＯＳＦＥＴ７０の扱う電流は、数十アンペア以上の大きな値になるため、チップサイズも数ミリ平方以上の大きな物となり、しかもそのチップの表面の大部分をＦＥＴが占めることとなる。ＦＥＴの部分以外には、ＦＥＴを制御する回路や温度センサー等があるが、それらのサイズは相対的にＦＥＴの部分に比べれば、無視できる程度に小さい。したがって、ＭＯＳＦＥＴ７０は、複数のセルのボディ領域を共通化できる他に、トレンチ間の距離を限界まで縮小できるので、個々のセルの縮小に有効であり、オン抵抗の低減が容易であるという長所を有する。

一方、ＭＯＳＦＥＴ７０は、Ｓｑｕａｒｅ Ｔｙｐｅに比べ、各トレンチゲート電極７６が長くなるので、以下のような短所を有する。すなわち、トレンチ幅の縮小により、トレンチゲート電極７６により生じる単位面積あたりの寄生抵抗がさらに増加する。その結果、トレンチゲート電極７６自身の高抵抗化や接触抵抗の増大、寄生抵抗の付加等の影響によって、遅延時間の延長による動作速度の劣化等のトランジスタ特性の劣化を生ずる。

図８（ｂ）は、ＭＯＳＦＥＴ７０の等価回路図である。ＭＯＳＦＥＴ７０では、トレンチゲート電極７６が長いため、破線で示すように、トレンチゲート電極７６は、多数の抵抗Ｒｅｓ１〜ＲｅｓＮが直列に接続されている状態と等しく、単位面積あたりの寄生抵抗が大きい。

また、現在では、Ｓｔｒｉｐｅ Ｔｙｐｅのトレンチ型ＭＯＳＦＥＴにおいて、トレンチ幅が約０.５ｕｍ、トレンチピッチが約１.０ｕｍまで微細化されたデバイスも実用化されている。このようなデバイスでは、ゲート電極に直接コンタクトを形成するのは難しい。

これに対し、ＭＯＳＦＥＴ７０において、トレンチゲート電極７６の材料を表面一面に敷きつめるように形成することも考えられる。しかしながら、実際には、チャネルボディ部７３やソース拡散部７４に対してコンタクトをとる部分を確保する必要があるため、トレンチゲート電極７６の材料を表面一面に敷きつめることはできない。そこで、トレンチ部とコンタクト部とをストライプパターンで交互に形成する技術が提案されている。

図９は、トレンチ部とコンタクト部とをストライプパターンで交互に形成した一般的なトレンチ型ＭＯＳＦＥＴ８０を示す平面図である。ＭＯＳＦＥＴ８０では、ゲート電極に相当するトレンチ部８１とボディ部またはソース拡散部に対応するコンタクト部８２とが交互に形成される。

しかしながら、ＭＯＳＦＥＴ８０では、ゲート電極の電位は素子部の外周からしか取ることができない。したがって、素子中心部においては、ゲート電極が大きな抵抗を介して繋がっているのと同じ状況となるという不都合を生ずる。

そこで、図１０に示すように、トレンチゲート電極を分割することにより、トレンチゲート電極の寄生抵抗の低減を図ることも考えられる。図１０（ａ）は、ＭＯＳＦＥＴ９０の平面図であり、図１０（ｂ）は、ＭＯＳＦＥＴ９０の断面図である。

図１０（ａ）に示すように、ＭＯＳＦＥＴ９０では、トレンチゲート電極９６のパターンを所々切断して、メタルとコンタクトを取ることで抵抗低減化を行っている。また、図１０（ｂ）に示すように、トレンチゲート電極９６は、高ドープドレイン部９１上に形成される低ドープドレイン部９２上に、ゲート絶縁膜９５または素子分離絶縁膜９８を介して形成されている。

しかしながら、ＭＯＳＦＥＴ９０では、トレンチゲート電極９６はフィールド領域上に形成されており、さらに、ゲート配線をアクディブ領域とは別の領域で形成する必要がある。したがって、ある一定間隔ごとにトレンチゲート電極９６のコンタクト領域を形成する必要があるため、Ｃｈｉｐ面積の増加およびコスト増加が生じてしまう。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能なトレンチ型ＭＯＳＦＥＴ及びその製造方法を実現することにある。

本発明に係るトレンチ型ＭＯＳＦＥＴは、上記課題を解決するために、第１の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第１の導電型とは反対の導電型の第２の導電型のチャネル層と、該チャネル層の表面層に形成された前記第１の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型ＭＯＳＦＥＴであって、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴としている。

また、本発明に係るトレンチ型ＭＯＳＦＥＴの製造方法は、上記課題を解決するために、第１の導電型の半導体基板上に、該半導体基板よりもドーピング濃度の低いエピタキシャル層を形成する第１工程と、該エピタキシャル層上に、前記第１の導電型とは反対の導電型の第２の導電型のチャネル層を形成する第２工程と、該チャネル層の表面層に、前記第１の導電型のソース拡散層を形成する第３工程と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチを形成する第４工程と、該トレンチ内にゲート絶縁膜を形成する第５工程と、該トレンチ内にゲート電極材料を埋め込むことによりゲート電極を形成する第６工程と、前記ゲート電極上および前記ソース拡散層上に、該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部を形成する第７工程とを有し、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴としている。

上記の構成によれば、第１の導電型の半導体基板、第１の導電型のエピタキシャル層、第２の導電型のチャネル層、第１の導電型のソース拡散層がこの順に積層され、ゲート電極が、基板表面からエピタキシャル層に達するトレンチに形成されることにより、基板の縦方向に電流を流すためのチャネルが形成される。ここで、ゲート電極から電位をとるためのゲート電極引き出し部が、ゲート電極と略直交してゲート電極の長手方向に沿って複数配列されているので、ゲート電極により生じる寄生抵抗を分割することができる。さらに、ゲート電極引き出し部はソース及びボディーのコンタクトを可能にするように形成する必要があるため、ＭＯＳ領域のソース拡散層上に形成している。このような構造及びレイアウトを行なうことで、遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能なトレンチ型ＭＯＳＦＥＴ及びその製造方法を実現できるという効果を奏する。

本発明に係るトレンチ型ＭＯＳＦＥＴでは、前記ゲート電極引き出し部が半導体材料である場合、該ゲート電極引き出し部の表面にシリサイドが形成されていることが好ましい。

上記の構成によれば、ゲート引き出し配線抵抗を減らすことができる。

本発明に係るトレンチ型ＭＯＳＦＥＴでは、前記ゲート電極引き出し部がポリシリコンを材料とする場合、該ゲート電極引き出し部の表面にタングステンが積層されていることが好ましい。

上記の構成によれば、ゲート電極引き出し部の抵抗をさらに下げることができる。

本発明に係るトレンチ型ＭＯＳＦＥＴでは、前記ゲート電極と前記ゲート電極引き出し部とは、同一の材料で形成されていることが好ましい。

また、本発明に係るトレンチ型ＭＯＳＦＥＴの製造方法では、前記ゲート電極の材料と前記ゲート電極引き出し部の材料とが同一であることにより、前記第６工程と前記第７工程とを同時に行うことが好ましい。

上記の構成によれば、ゲート電極の形成とゲート電極引き出し部の形成とを同一工程にて行うことができ、ゲート電極とゲート電極引き出し部とが一体的に得られる。

本発明に係るトレンチ型ＭＯＳＦＥＴは、以上のように、第１の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第１の導電型とは反対の導電型の第２の導電型のチャネル層と、該チャネル層の表面層に形成された前記第１の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型ＭＯＳＦＥＴであって、前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されているので、、遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能であるという効果を奏する。

本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。

図１は、本実施の形態のトレンチ型ＭＯＳＦＥＴ１０の概略構造を示している。ＭＯＳＦＥＴ１０は、半導体基板に形成されたトレンチ型ＭＯＳＦＥＴであって、Ｐ型の高ドープドレイン部１、Ｐ型の低ドープドレイン部２、Ｎ型のチャネルボディ部３、Ｐ型のソース拡散部４、ゲート絶縁膜５、トレンチゲート電極６、ゲート電極引き出し部７、素子分離絶縁膜８およびコンタクト部９を有している。高ドープドレイン部１、低ドープドレイン部２、チャネルボディ部３、およびソース拡散部４は、それぞれ導電型が上記と逆であってもよい。

高ドープドレイン部１は、半導体基板の裏側をドープすることにより形成される。低ドープドレイン部２はエピタキシャル層とも呼ばれ、高ドープドレイン部１と接するように形成される。ソース拡散部４は、半導体基板の最上面に形成され、チャネルボディ部３は、低ドープドレイン部２とソース拡散部４との間に形成される。

ゲート絶縁膜５は、基板表面および、基板表面から低ドープドレイン部２まで貫通するトレンチの内壁に形成される。トレンチゲート電極６は、半導体または金属を材料としており、上記トレンチを埋めるように複数のストライプパターンを形成している。なお、トレンチゲート電極６が半導体の場合、ポリシリコンであってもよく、ドーピング濃度は、１×１０^１９〜５×１０^１９〔ａｔｏｍｓ／ｃｍ^３〕である。

ゲート電極引き出し部７は、トレンチゲート電極６から電位をとるため複数のトレンチゲート電極６の端部に形成され、さらにコンタクト部９と接続されている。さらに、トレンチゲート電極６の端部以外の部分に、トレンチゲート電極６の長手方向と略直交する少なくとも１つのゲート電極引き出し部１７が形成されている。ゲート電極引き出し部１７は、トレンチゲート電極６から電位をとるためのライン状のパターンである。各ゲート電極引き出し部１７は、コンタクト部１９を介して外部と接続されている。なお、ゲート電極引き出し部８・１７とソース拡散部４との間には、絶縁膜１５が形成されている。ゲート電極引き出し部７・１７も、トレンチゲート電極６と同様、半導体または金属を材料としている。

図２は、ＭＯＳＦＥＴ１０の等価回路図であり、ＭＯＳＦＥＴ１０では、ゲート電極引き出し部７・１７を設けることにより、トレンチゲート電極６により生じる寄生抵抗を分割することができる。すなわち、寄生抵抗Ｒｅｓ１〜ＲｅｓＮを介することなく、トレンチゲート電極６の電位をとることができるため、トレンチゲート電極６により生じる寄生抵抗の低減が可能である。したがって、遅延時間を短縮し、高速化が可能となる。

また、ＭＯＳＦＥＴ１０では、図１０に示すＭＯＳＦＥＴ９０と異なり、ゲート電極引き出し部１７がＭＯＳ領域上に形成されており、ゲート配線をアクディブ領域上に形成することができる。したがって、Ｃｈｉｐ面積を縮小させ、コストを抑えることが可能となる。

なお、ゲート電極引き出し部１７は、トレンチゲート電極６と同一材料であるのが好ましい。この場合、トレンチにトレンチゲート電極６の材料を埋め込む工程と、ゲート電極引き出し部７・１７を形成する工程とを同時に行うことができるので、トレンチゲート電極６とゲート電極引き出し部１７とが一体的に得られる。

また、ゲート電極引き出し部７・１７が半導体を材料とする場合、ゲート電極引き出し部７・１７の表面にシリサイドを形成し、シリサイドを介してコンタクト部９・１９と接続してもよい。これにより、ゲート引き出し配線抵抗を減らすことができる。

さらに、ゲート電極引き出し部７・１７がポリシリコンを材料とする場合、ゲート電極引き出し部７・１７の表面にタングステンを形成してもよい。これにより、ゲート電極引き出し部７・１７の抵抗を減らすことができる。

以下、ＭＯＳＦＥＴ１０の断面構造について説明する。

図３は、ＭＯＳＦＥＴ１０の概略構造を示している。なお、ＭＯＳＦＥＴ１０は、図１に示すＭＯＳＦＥＴ１０と同一であり、ＭＯＳＦＥＴ１０を再度図示したのは、図面の煩雑を避けるためである。

図４は、ＭＯＳＦＥＴ１０の断面図である。図４（ａ）は、図３に示すように、ゲート電極引き出し部１７に沿って（破線Ｂ−Ｂ）切った場合の断面図であり、図４（ｂ）は、図３に示すように、トレンチゲート電極６のトレンチに沿って（破線Ｃ−Ｃ）切った場合の断面図である。

図４（ａ）に示すように、トレンチゲート電極６とゲート電極引き出し部１７とが同一材料であることにより、両者を一体的に形成することができる。同様に、図４（ｂ）に示すように、ゲート電極引き出し部７もトレンチゲート電極６と同一材料であることが好ましく、これにより、トレンチゲート電極６とゲート電極引き出し部７・１７とを一体的に形成することができる。

以下、図５に基づいて、ＭＯＳＦＥＴ１０の製造工程を段階的に説明する。

図５（ａ）〜（ｇ）は、製造工程の各段階におけるトレンチ型ＭＯＳＦＥＴ１０の概略構成を示す断面図である。まず、厚さ約５００μｍ〜６５０μｍのシリコン基板を、抵抗率が０．０１Ω．ｃｍ〜０．００５Ω．ｃｍの範囲内となるようにＰ型ドープして高ドープドレイン部１を形成する。さらに、高ドープドレイン部１上に、高ドープドレイン部１よりも低くドープされたＰ層をエピタキシャル成長させることにより、低ドープドレイン部２（エピタキシャル層）を形成する（第１工程）。その後、シリコン表面において、５×１０^１６〜７×１０^１７〔ａｔｏｍｓ／ｃｍ^３〕の範囲のドーピング濃度となるように、リン原子を打ち込み、かつ熱処理により活性化してＮ型のチャネルボディ部３を形成する（第２工程）。

このようにして、図５（ａ）に示すように、高ドープドレイン部１、Ｐ型の低ドープドレイン部２、Ｎ型のチャネルボディ部３が形成される。なお、高ドープドレイン部１および低ドープドレイン部２のドーピング濃度は、それぞれ約５×１０^１５〔ａｔｏｍｓ／ｃｍ^３〕、約１×１０^１９〔ａｔｏｍｓ／ｃｍ^３〕である。

ここで、低ドープドレイン部２の厚みＸepi、及び抵抗値ρepiは、ＭＯＳＦＥＴ１０に求められる最終的な電気的特性によって設定すればよい。一般的には、トレンチ型ＭＯＳＦＥＴのオン抵抗を低減するためには、低ドープドレイン部の抵抗を低くするべきであるが、ブレークダウン電圧との間にトレードオフの関係がある。なお、高ドープドレイン部１は、ＭＯＳＦＥＴ１０が作製された後に、裏面研磨により厚みが約１００μｍ〜１５０μｍに減少する。

次に、図５（ｂ）に示すように、チャネルボディ部３上に素子分離絶縁膜８を形成する。具体的には、まず１００ｎｍ〜２００ｎｍ程度のナイトライド膜を、ウエハ表面に形成する。その後、フォトレジストでレジストパターンを形成し、ナイトライド膜のエッチングを行なう。そして、レジストパターンの除去後、酸化工程により５００ｎｍ〜７００ｎｍ程度の素子分離絶縁膜８が形成される。

次に、図５（ｃ）に示すように、チャネルボディ部３上にＰ型のソース拡散部４を形成する（第３工程）。具体的には、フォトレジストでレジストパターンを形成し、Ｎ型のチャネルボディ部３の表面に、５×１０^１９〜５×１０^２０〔ａｔｏｍｓ／ｃｍ^３〕の範囲のドーピング濃度となるように、ボロン原子を打ち込み、かつ熱処理により活性化してソース拡散部４が形成される。

次に、図５（ｄ）に示すように、フォトレジストでレジストパターンを形成し、シリコンエッチングを行い、ソース拡散部４およびチャネルボディ部３を貫通し、低ドープドレイン部２に達するトレンチ部１１を形成する（第４工程）。

次に、図５（ｅ）に示すように、トレンチ部１１の内壁に、熱酸化またはプラズマ酸化等によりゲート絶縁膜５を形成する（第５工程）。また、ソース拡散部４上にも絶縁膜１５を形成する。

次に、トレンチ部１１の内部に半導体または金属を埋設してトレンチゲート電極６を形成する（第６工程）。さらに、フォトレジストでトレンチゲート電極６と垂直なラインパターンをレジストにより形成し（第７工程）、埋設した半導体または金属のエッチバックを行う。これにより、図５（ｆ）および（ｇ）に示すように、トレンチゲート電極６およびゲート電極引き出し部７・１７が形成される。ここで、トレンチゲート電極６およびゲート電極引き出し部７・１７がともに同一材料である場合、トレンチゲート電極６の形成とゲート電極引き出し部７・１７の形成とを同一工程で行うことができる。

次に、層間絶縁膜１２をＣＶＤ法によりウエハ表面に堆積させた後、コンタクト領域をフォトレジストでレジストパターンを形成し、層間絶縁膜１２をエッチングし、コンタクト領域を開口する。その後、金属配線層１３（Ａｌなど）をスパッタ法により形成し、フォトレジストでレジストパターンを形成し、金属配線層１３をエッチングし、ソースやゲートなどの金属配線を形成する。これにより、図５（ｈ）示すように、ＭＯＳＦＥＴ１０が形成される。

なお、チャネルボディ部３の電位をとるためにチャネルボディ部３上にコンタクトを形成する際に、チャネルボディ部３の濃度が低い場合、金属で形成されたコンタクトとチャネルボディ部３とがショットキー接触（整流性）となる。したがって、半導体と金属とをオーミック接触（非整流性）にするためには、コンタクトを形成する領域の濃度を上げる必要がある。そこで、チャネルボディ部３の表面に、フォトレジストでレジストパターンを形成し、５×１０^１９〜５×１０^２０〔ａｔｏｍｓ／ｃｍ^３〕の範囲のドーピング濃度となるように、ヒ素原子またはリン原子を打ち込み、かつ熱処理により活性化してＮ型の高濃度ボディ部１４を形成してもよい。

図６は、ＭＯＳＦＥＴ１０をトレンチゲート電極６が延びる方向にトレンチ以外の領域に沿って（図３に示す破線Ｄ−Ｄ）切った場合の断面図である。図６（ａ）に示すように、ゲート電極引き出し部７の間隔と略同一の間隔ごとに高濃度ボディ部１４を形成すると、高濃度ボディ部１４の面積が大きくなるため、実効ゲート幅の減少によるオン抵抗の増加が生じる。また、図６（ｂ）に示すように、高濃度ボディ部１４がトレンチゲート電極６の両端付近にしか形成されていない場合、チャネルボディ部３の抵抗が大きくなり、アバランシェ耐性などの低下が生じる。よって、高濃度ボディ部１４は、目的に合わせて形成する必要がある。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明のトレンチ型ＭＯＳＦＥＴは、スイッチング等の用途に適用することができる。

本発明に係るトレンチ型ＭＯＳＦＥＴの構造を示す斜視図である。 上記トレンチ型ＭＯＳＦＥＴの等価回路図である。 上記トレンチ型ＭＯＳＦＥＴの構造を示す斜視図である。 （ａ）は、上記トレンチ型ＭＯＳＦＥＴをゲート電極引き出し部に沿って切った場合の断面図であり、（ｂ）は、上記トレンチ型ＭＯＳＦＥＴをトレンチゲート電極のトレンチに沿って切った場合の断面図である。 （ａ）〜（ｈ）は、上記トレンチ型ＭＯＳＦＥＴの製造工程の各段階における概略構成を示す断面図である。 （ａ）（ｂ）ともに、上記トレンチ型ＭＯＳＦＥＴをトレンチゲート電極が延びる方向にトレンチ以外の領域に沿って切った場合の断面図であり、（ａ）は、ゲート電極引き出し部の間隔と略同一の間隔ごとに高濃度ボディ部を形成した構成であり、（ｂ）は、高濃度ボディ部をトレンチゲート電極の両端付近にのみ形成した構成である。 （ａ）は、Ｓｑｕａｒｅ Ｔｙｐｅのトレンチ型ＭＯＳＦＥＴを示す平面図であり、（ｂ）は、当該トレンチ型ＭＯＳＦＥＴの断面図である。 （ａ）は、一般的なＳｔｒｉｐｅ Ｔｙｐｅのトレンチ型ＭＯＳＦＥＴの構造を示す斜視図であり、（ｂ）は、当該トレンチ型ＭＯＳＦＥＴの等価回路図である。 従来のトレンチ型ＭＯＳＦＥＴを示す平面図である。 （ａ）は、従来の他のトレンチ型ＭＯＳＦＥＴを示す平面図であり、（ｂ）は、当該トレンチ型ＭＯＳＦＥＴの断面図である。

符号の説明

１ 高ドープドレイン部（半導体基板）
２ 低ドープドレイン部（エピタキシャル層）
３ チャネルボディ部（チャネル層）
４ ソース拡散部（ソース拡散層）
５ ゲート絶縁膜
６ トレンチゲート電極（ゲート電極）
７、１７ ゲート電極引き出し部
１０ ＭＯＳＦＥＴ（トレンチ型ＭＯＳＦＥＴ）
１１ トレンチ部（トレンチ）
１５ 絶縁膜

Claims (6)

1. 第１の導電型の半導体基板と、該半導体基板上に設けられ該半導体基板よりもドーピング濃度の低いエピタキシャル層と、該エピタキシャル層上に設けられた前記第１の導電型とは反対の導電型の第２の導電型のチャネル層と、該チャネル層の表面層に形成された前記第１の導電型のソース拡散層と、該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチと、該トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上および前記ソース拡散層上に設けられ該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部とを有するトレンチ型ＭＯＳＦＥＴであって、
   前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴とするトレンチ型ＭＯＳＦＥＴ。
2. 前記ゲート電極引き出し部が半導体材料である場合、該ゲート電極引き出し部の表面にシリサイドが形成されていることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
3. 前記ゲート電極引き出し部がポリシリコンを材料とする場合、該ゲート電極引き出し部の表面にタングステンが積層されていることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
4. 前記ゲート電極と前記ゲート電極引き出し部とは、同一の材料で形成されていることを特徴とする請求項１〜３のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
5. 第１の導電型の半導体基板上に、該半導体基板よりもドーピング濃度の低いエピタキシャル層を形成する第１工程と、
   該エピタキシャル層上に、前記第１の導電型とは反対の導電型の第２の導電型のチャネル層を形成する第２工程と、
   該チャネル層の表面層に、前記第１の導電型のソース拡散層を形成する第３工程と、
   該ソース拡散層の表面から前記チャネル層を貫通し前記エピタキシャル層に達するトレンチを形成する第４工程と、
   該トレンチ内にゲート絶縁膜を形成する第５工程と、
   該トレンチ内にゲート電極材料を埋め込むことによりゲート電極を形成する第６工程と、
   前記ゲート電極上および前記ソース拡散層上に、該ゲート電極から電位をとるためのライン状のパターンであるゲート電極引き出し部を形成する第７工程とを有し、
   前記ゲート電極の長手方向と前記ゲート電極引き出し部の長手方向とは互いに略直交し、前記ゲート電極引き出し部は、前記ゲート電極の長手方向に沿って複数配列されていることを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
6. 前記ゲート電極の材料と前記ゲート電極引き出し部の材料とが同一であることにより、前記第６工程と前記第７工程とを同時に行うことを特徴とする請求項５に記載のトレンチ型ＭＯＳＦＥＴの製造方法

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