JP2009165109A - 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000010355 oscillation Effects 0.000 claims abstract description 169
- 238000002347 injection Methods 0.000 claims abstract description 146
- 239000007924 injection Substances 0.000 claims abstract description 146
- 238000001514 detection method Methods 0.000 claims abstract description 63
- 230000001360 synchronised effect Effects 0.000 claims abstract description 25
- 238000001914 filtration Methods 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 5
- 239000000243 solution Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 21
- 230000007423 decrease Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H03L7/08—Details of the phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
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- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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Abstract
【解決手段】クロック同期化回路は、基準クロック信号とフィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段332と、検出信号に応答してチャージポンプ動作を行うチャージポンプ手段334と、チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段336と、発振制御電圧に対応してフィードバッククロック信号を生成する電圧制御発振手段338と、発振制御電圧に応答して自由発振周波数が設定され、基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段310とを具備する。
【選択図】図3
Description
330 位相固定ループ
332 位相・周波数検出部
334 チャージポンプ部
336 制御電圧生成部
338 電圧制御発振部
410 レベルシフト部
430 インジェクションロッキング電圧制御発振部
450 フィルタリング部
Claims (30)
- 基準クロック信号とフィードバッククロック信号との位相・周波数差を検出して、これに対応する発振制御電圧を生成し、前記発振制御電圧に対応してフィードバッククロック信号を生成する位相固定ループと、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とする半導体素子。 - 前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングして、フィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項1に記載の半導体素子。 - 前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項2に記載の半導体素子。
- 前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号を生成するノーマル遅延セルと、
を備えることを特徴とする請求項2に記載の半導体素子。 - 前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項4に記載の半導体素子。
- 前記インジェクションロッキング遅延セルが、
前記基準クロック信号および前記内部クロック信号の入力を受けて前記基準クロック信号に同期された出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項4に記載の半導体素子。 - 前記入・出力部が、
差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記基準クロック信号の入力を受ける第1入力部と、
前記差動出力端と前記バイアス部との間に挿入されて、差動に入力される前記内部クロック信号の入力を受ける第2入力部と、
を備えることを特徴とする請求項6に記載の半導体素子。 - 前記基準クロック信号の電圧レベルを予定された電圧レベルにシフトするシフト手段をさらに備えることを特徴とする請求項1に記載の半導体素子。
- 基準クロック信号と、フィードバックされるフィードバッククロック信号の位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応して前記フィードバッククロック信号を生成する電圧制御発振手段と、
前記発振制御電圧に応答して自由発振周波数が設定され、前記基準クロック信号に同期化した内部クロック信号を生成するインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。 - 前記フィードバッククロック信号を分周して前記位相・周波数検出手段に提供する第1分周手段と、
前記基準クロック信号を分周して前記位相・周波数検出手段に提供する第2分周手段と、
をさらに含むことを特徴とする請求項9に記載のクロック同期化回路。 - 前記内部クロック信号と前記基準クロック信号とが、同一の周波数を有することを特徴とする請求項9に記載のクロック同期化回路。
- 前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記基準クロック信号に対応する周波数の前記内部クロック信号を生成するインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項9に記載のクロック同期化回路。 - 前記フィルタリング部が、低域通過フィルタを備えることを特徴とする請求項12に記載のクロック同期化回路。
- 前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と、前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するインジェクションロッキング遅延セルと、
前記出力クロック信号を前記フィルタリングされた制御電圧に対応する予定された遅延時間の分だけ遅延させ、前記内部クロック信号として出力するノーマル遅延セルと、
を備えることを特徴とする請求項12に記載のクロック同期化回路。 - 前記基準クロック信号と前記出力クロック信号とが、同一の周波数を有することを特徴とする請求項14に記載のクロック同期化回路。
- 前記インジェクションロッキング遅延セルが、
前記基準クロック信号と前記内部クロック信号との入力を受けて前記基準クロック信号に同期した出力クロック信号を出力する入・出力部と、
前記フィルタリングされた制御電圧に対応するロード値を有するロード部と、
バイアス電圧に応答して前記インジェクションロッキング遅延セルに予定された動作電流を流すようにするバイアス部と、
を備えることを特徴とする請求項14に記載のクロック同期化回路。 - 前記入・出力部が、
差動出力端と前記バイアス部の間に挿入され差動に入力される前記基準クロック信号の入力を受ける第1入力部と、
前記差動出力端と前記バイアス部の間に挿入され差動に入力される前記内部クロック信号の入力を受ける第2入力部と、
を備えることを特徴とする請求項16に記載のクロック同期化回路。 - 前記基準クロック信号の電圧レベルを予定された電圧レベルでシフトするシフト手段をさらに具備することを特徴とする請求項9に記載のクロック同期化回路。
- 基準クロック信号とフィードバッククロック信号との位相・周波数ロッキング動作を行うステップと、
前記位相・周波数ロッキング動作時に生成される発振制御電圧に応答して自由発振周波数を設定し、前記基準クロック信号に同期化した内部クロック信号を生成するためのインジェクションロッキング動作を行うステップと、
を含むクロック同期化回路の駆動方法。 - 前記位相・周波数ロッキング動作を行うステップが、
前記基準クロック信号と、フィードバックされる前記フィードバッククロック信号との位相・周波数差を検出信号として出力するステップと、
前記検出信号に応答してチャージポンプ動作を行うステップと、
前記チャージポンプ動作に応答して前記発振制御電圧を生成するステップと、
前記発振制御電圧に対応する周波数の前記フィードバッククロック信号を生成するステップと、
を含むことを特徴とする請求項19に記載のクロック同期化回路の駆動方法。 - 前記基準クロック信号を予定された分周率で分周するステップと、
前記フィードバッククロック信号を前記予定された分周率で分周するステップと、
をさらに含むことを特徴とする請求項19に記載のクロック同期化回路の駆動方法。 - 前記インジェクションロッキング動作を行うステップが、
前記発振制御電圧を低域通過フィルタリングするステップと、
フィルタリングされた発振制御電圧の入力を受け、前記基準クロック信号を注入してこれに対応する周波数の前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項19に記載のクロック同期化回路の駆動方法。 - 前記内部クロック信号を生成するステップが、
前記基準クロック信号と、フィードバックされる前記内部クロック信号との入力を受けて前記基準クロック信号に対応する出力クロック信号を生成するステップと、
前記出力クロック信号を前記フィルタリングされた発振制御電圧に対応する予定された遅延時間の分だけ遅延させ前記内部クロック信号を生成するステップと、
を含むことを特徴とする請求項22に記載のクロック同期化回路の駆動方法。 - 前記出力クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項23に記載のクロック同期化回路の駆動方法。
- 前記内部クロック信号が、前記基準クロック信号と同一の周波数を有することを特徴とする請求項19に記載のクロック同期化回路の駆動方法。
- 基準クロック信号と、フィードバックされるフィードバッククロック信号との位相・周波数差を検出信号として出力する位相・周波数検出手段と、
前記検出信号に応答してチャージポンプ動作を行うチャージポンプ手段と、
前記チャージポンプ動作に応答して発振制御電圧を生成する制御電圧生成手段と、
前記発振制御電圧に対応する周波数のソース内部クロック信号を生成する電圧制御発振手段と、
前記ソース内部クロック信号を分周して前記フィードバッククロック信号を生成する分周手段と、
前記発振制御電圧に応答して自由発振周波数が設定され前記ソース内部クロック信号の入力を受けて内部クロック信号を生成するためのインジェクションロッキング発振手段と、
を備えることを特徴とするクロック同期化回路。 - 前記電圧制御発振手段が、
互いに予定された位相差を有する多数のソース内部クロック信号を生成する多数の遅延セルを備えることを特徴とする請求項26に記載のクロック同期化回路。 - 前記インジェクションロッキング発振手段が、
前記発振制御電圧をフィルタリングしてフィルタリングされた制御電圧を出力するためのフィルタリング部と、
前記フィルタリングされた制御電圧の入力を受けて前記多数のソース内部クロック信号に対応する前記内部クロック信号を生成するためのインジェクションロッキング電圧制御発振部と、
を備えることを特徴とする請求項27に記載のクロック同期化回路。 - 前記インジェクションロッキング電圧制御発振部が、
前記多数のソース内部クロック信号に対応して内部クロック信号を生成する多数のインジェクションロッキング遅延セルを備えることを特徴とする請求項28に記載のクロック同期化回路。 - 前記インジェクションロッキング電圧制御発振部が、
前記フィルタリングされた制御電圧と第1ソース内部クロック信号と前記内部クロック信号の入力を受けて前記第1ソース内部クロック信号に対応する第1内部クロック信号を生成する第1インジェクションロッキング遅延セルと、
前記フィルタリングされた制御電圧と第2ソース内部クロック信号と前記第1内部クロック信号との入力を受けて前記第2ソース内部クロック信号に対応する前記内部クロック信号を生成する第2インジェクションロッキング遅延セルと、
を備えることを特徴とする請求項28に記載のクロック同期化回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080002042A KR100905440B1 (ko) | 2008-01-08 | 2008-01-08 | 클럭 동기화 회로와 그의 구동 방법 |
KR1020080030293A KR100929825B1 (ko) | 2008-04-01 | 2008-04-01 | 클럭 동기화 회로와 그의 구동 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009165109A true JP2009165109A (ja) | 2009-07-23 |
Family
ID=40844446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008301997A Ceased JP2009165109A (ja) | 2008-01-08 | 2008-11-27 | 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7855933B2 (ja) |
JP (1) | JP2009165109A (ja) |
TW (1) | TWI361570B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2846468A1 (en) | 2013-09-10 | 2015-03-11 | Fujitsu Limited | High-frequency signal generation circuit, transmitter, receiver, and transmitter-receiver systems which use a plurality of injection-locked oscillators |
JP2015514967A (ja) * | 2012-02-21 | 2015-05-21 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 時間/デジタル変換器を使用して電圧変化を検出するための回路 |
JP2015154486A (ja) * | 2014-02-13 | 2015-08-24 | 富士通株式会社 | 信号生成システム及び方法 |
JP2015181238A (ja) * | 2011-04-07 | 2015-10-15 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 供給調整されたvcoアーキテクチャ |
JP2016012825A (ja) * | 2014-06-30 | 2016-01-21 | 富士通株式会社 | 発振回路 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI380597B (en) * | 2009-04-08 | 2012-12-21 | Univ Nat Taiwan | Signal generating circuits |
KR101544971B1 (ko) | 2009-12-15 | 2015-08-18 | 한국전자통신연구원 | 다중 클럭 동기화 방법 및 그 장치 |
TWI416920B (zh) * | 2010-07-21 | 2013-11-21 | Global Unichip Corp | 一種資料恢復系統中電位門檻及取樣時機決定之隨機最佳化電路 |
US8432198B2 (en) * | 2010-09-10 | 2013-04-30 | Mediatek Inc. | Injection-locked phase-locked loop with a self-aligned injection window |
GB2483898B (en) | 2010-09-24 | 2015-07-22 | Cambridge Silicon Radio Ltd | Injection-locked oscillator |
WO2012082274A2 (en) | 2010-11-19 | 2012-06-21 | Rambus Inc. | Timing-drift calibration |
WO2012074711A2 (en) | 2010-12-03 | 2012-06-07 | Rambus Inc. | Integrated circuit device having an injection-locked oscillator |
US9379540B2 (en) * | 2010-12-23 | 2016-06-28 | Texas Instruments Incorporated | Controllable circuits, processes and systems for functional ESD tolerance |
US8804397B2 (en) | 2011-03-03 | 2014-08-12 | Rambus Inc. | Integrated circuit having a clock deskew circuit that includes an injection-locked oscillator |
JPWO2012132847A1 (ja) * | 2011-03-31 | 2014-07-28 | 株式会社半導体理工学研究センター | 注入同期型周波数同期発振器 |
US9154145B2 (en) | 2011-05-02 | 2015-10-06 | Rambus Inc. | Integrated circuit having a multiplying injection-locked oscillator |
US8941420B2 (en) | 2011-07-01 | 2015-01-27 | Rambus Inc. | Low-latency, frequency-agile clock multiplier |
US8643409B2 (en) | 2011-07-01 | 2014-02-04 | Rambus Inc. | Wide-range clock multiplier |
US9160350B2 (en) | 2011-11-15 | 2015-10-13 | Rambus Inc. | Integrated circuit comprising a delay-locked loop |
US8854091B2 (en) | 2011-11-28 | 2014-10-07 | Rambus Inc. | Integrated circuit comprising fractional clock multiplication circuitry |
FR2983370B1 (fr) * | 2011-11-30 | 2014-07-04 | Commissariat Energie Atomique | Dispositif et procede de synthese de frequence |
TWI516018B (zh) * | 2012-09-21 | 2016-01-01 | 國立交通大學 | 倍頻裝置及其操作方法 |
US9164134B2 (en) | 2012-11-13 | 2015-10-20 | Nvidia Corporation | High-resolution phase detector |
US9471091B2 (en) * | 2012-11-28 | 2016-10-18 | Nvidia Corporation | Periodic synchronizer using a reduced timing margin to generate a speculative synchronized output signal that is either validated or recalled |
DE102012024560B3 (de) * | 2012-12-17 | 2014-03-27 | B2 Electronic Gmbh | Schaltungsanordnung und Verfahren zur Erzeugung einer Prüfspannung und Prüfgerät zur Ermittlung eines Verlustfaktors, welches die Schaltungsanordnung enthält |
WO2014109964A1 (en) | 2013-01-08 | 2014-07-17 | Rambus Inc. | Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator |
US9564880B2 (en) * | 2014-12-23 | 2017-02-07 | Motorola Solutions, Inc. | Systems and methods for generating injection-locked, frequency-multiplied output signals |
DE102018210089A1 (de) * | 2018-06-21 | 2019-12-24 | Infineon Technologies Ag | Frequenzvervielfacher und Verfahren zur Frequenzvervielfachung |
US11424676B2 (en) | 2020-01-24 | 2022-08-23 | Stmicroelectronics International N.V. | Positive and negative charge pump control |
CN113179099B (zh) * | 2020-09-18 | 2022-04-01 | 上海司南卫星导航技术股份有限公司 | 一种锁相环电路和其控制方法、半导体器件及电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05227145A (ja) * | 1992-02-10 | 1993-09-03 | Oki Electric Ind Co Ltd | クロック発振回路及びクロック抽出回路 |
JPH0918525A (ja) * | 1995-06-29 | 1997-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 識別・タイミング抽出回路 |
JP2006042197A (ja) * | 2004-07-29 | 2006-02-09 | Ricoh Co Ltd | フィルタ回路及びd/a変換器 |
US20060214742A1 (en) * | 2001-02-20 | 2006-09-28 | Dally William J | Phase controlled oscillator circuit with input signal coupler |
WO2007104131A1 (en) * | 2006-03-13 | 2007-09-20 | Kleer Semiconductor Corporation | Rf-to-baseband receiver architecture |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000232356A (ja) | 1999-02-09 | 2000-08-22 | Nec Corp | Pll回路、電圧制御発振器及び半導体集積回路 |
JP2000349626A (ja) | 1999-06-03 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置 |
CN1167199C (zh) * | 2000-06-08 | 2004-09-15 | 华为技术有限公司 | 注入型同步窄带再生锁相环 |
KR100574980B1 (ko) | 2004-04-26 | 2006-05-02 | 삼성전자주식회사 | 빠른 주파수 락을 위한 위상 동기 루프 |
KR100594297B1 (ko) | 2004-10-12 | 2006-06-30 | 삼성전자주식회사 | 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법 |
KR100744069B1 (ko) | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 |
KR100806585B1 (ko) | 2006-08-11 | 2008-02-28 | (주)카이로넷 | 위상고정 주파수 합성회로 및 방법 |
KR20080024032A (ko) | 2006-09-12 | 2008-03-17 | 엘지전자 주식회사 | 위상 고정 루프 |
KR100830898B1 (ko) | 2006-09-15 | 2008-05-22 | 한국과학기술원 | 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 |
US20090322389A1 (en) * | 2008-06-25 | 2009-12-31 | Guneet Singh | Jitter attenuating delay locked loop (dll) using a regenerative delay line |
US8412290B2 (en) * | 2008-10-16 | 2013-04-02 | Atif SHAMIM | Miniaturized, low power, wireless transmitter and receiver with on-chip antenna, and wireless coupling of on-chip and off-chip antenna |
-
2008
- 2008-06-30 US US12/165,045 patent/US7855933B2/en not_active Expired - Fee Related
- 2008-07-24 TW TW097128169A patent/TWI361570B/zh not_active IP Right Cessation
- 2008-11-27 JP JP2008301997A patent/JP2009165109A/ja not_active Ceased
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05227145A (ja) * | 1992-02-10 | 1993-09-03 | Oki Electric Ind Co Ltd | クロック発振回路及びクロック抽出回路 |
JPH0918525A (ja) * | 1995-06-29 | 1997-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 識別・タイミング抽出回路 |
US20060214742A1 (en) * | 2001-02-20 | 2006-09-28 | Dally William J | Phase controlled oscillator circuit with input signal coupler |
JP2006042197A (ja) * | 2004-07-29 | 2006-02-09 | Ricoh Co Ltd | フィルタ回路及びd/a変換器 |
WO2007104131A1 (en) * | 2006-03-13 | 2007-09-20 | Kleer Semiconductor Corporation | Rf-to-baseband receiver architecture |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015181238A (ja) * | 2011-04-07 | 2015-10-15 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 供給調整されたvcoアーキテクチャ |
JP2015514967A (ja) * | 2012-02-21 | 2015-05-21 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 時間/デジタル変換器を使用して電圧変化を検出するための回路 |
EP2846468A1 (en) | 2013-09-10 | 2015-03-11 | Fujitsu Limited | High-frequency signal generation circuit, transmitter, receiver, and transmitter-receiver systems which use a plurality of injection-locked oscillators |
US9362961B2 (en) | 2013-09-10 | 2016-06-07 | Fujitsu Limited | High-frequency signal generation circuit, transmitter, and receiver |
JP2015154486A (ja) * | 2014-02-13 | 2015-08-24 | 富士通株式会社 | 信号生成システム及び方法 |
JP2016012825A (ja) * | 2014-06-30 | 2016-01-21 | 富士通株式会社 | 発振回路 |
Also Published As
Publication number | Publication date |
---|---|
US20090175116A1 (en) | 2009-07-09 |
TW200931811A (en) | 2009-07-16 |
US7855933B2 (en) | 2010-12-21 |
TWI361570B (en) | 2012-04-01 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20130528 |