CN1167199C - 注入型同步窄带再生锁相环 - Google Patents

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Abstract

注入型同步窄带再生锁相环(ISNRPLL)，包括：由注入同步窄带再生压控振荡器(ISNRVCO)和异或倍频电路组成的同步振荡环路，由数字鉴相器、电荷泵及环路滤波器组成的锁相环路，以及输出数据的D触发器。其ISNRVCO电路对谐振回路本身的要求不高，可以通过在芯片上集成电感来实现，适合用深亚微米数字CMOS工艺完全集成，外接元件少。根据***仿真结果显示，其在捕获范围、捕获时间和相位噪声等性能上比常规的锁相环结构大大改进，可以作为GHz的高速时钟恢复集成电路使用。

Description

注入型同步窄带再生锁相环
技术领域
本发明涉及高速时钟恢复电路结构，具体是一种注入型同步窄带再生锁相环(ISNRPLL)。
背景技术
在高速时钟恢复的集成电路设计中，根据采用的工艺和电路工作条件的不同，通常采取了无源滤波结构、锁相环结构及同步振荡结构。无源滤波器结构的优点是结构简单，频率相位稳定性好，缺点是不能集成，工作频率范围很窄，不能在片内调节。
同步振荡结构的优点是噪声带宽可以与捕获范围无关，有更高的输入灵敏度，比二阶PLL捕获速度更快，对载频远端的噪声有较好的抑制能力。其不足之处是无法消除相位差，而且相位差与频偏有关，载频近端的噪声性能较差。
锁相环结构可以完全集成在芯片上，可以跟踪输入数据波特率的变化，在一定条件下可以消除相位差。但其电路结构比较复杂，本身的捕获范围很小，较难解决噪声带宽和捕获范围的矛盾，且捕获速度较慢。这种电路结构在与其它电路结合后，在性能上可以有很大改善，成为目前高速时钟恢复设计的一个主要方向。
ILPLL(注入型锁相环)结构是对PLL结构和同步振荡(SO)结构的一种综合改进。如图1所示的传统的ILPLL原理框图，它由IL和PLL电路两部分组成，在一定程度上结合了两者的优点，弥补了各自的缺点。但目前有两点不足影响它在芯片实现上的应用：1)、频率特别高时，IL振荡器在芯片上实现有一定难度；2)、现有的电路结构不能很好地调节输入数据和输出时钟的相位差。另外这种电路结构往往需要在后端增加一个倍频电路来产生所需的时钟，因此带来了不易控制的相位偏差。
发明内容
本发明的目的在于克服现有技术的上述不足，提供一种基于注入同步窄带再生压控振荡器(ISNRVCO)的注入型同步窄带再生锁相环(ISNRPLL)电路，它具有传统1LPLL结构的全部优点，适合用深亚微米数字CMOS工艺完全集成，同时可快速调节输入数据和输出时钟的相位关系，实现再生的时钟和输入数据的自对准。
本发明的一种注入型同步窄带再生锁相环，包括注入锁定环路、锁相环路，其特征在于：
所述的注入锁定环路含：注入同步窄带再生压控振荡器；用于产生时钟频率分量的异或倍频电路，其输入端、输出端分别连接输入数据和所述注入同步窄带再生压控振荡器的输入端；
所述的锁相环路含：二值数字鉴相器，用于检出输入数据和所述注入同步窄带再生压控振荡器的输出时钟信号的相位差信号；电荷泵，用于接收二值数字鉴相器的输出相位差信号；环路滤波器，其输入端、输出端分别连接所述电荷泵和注入同步窄带再生压控振荡器的电压控制端；
所述注入型同步窄带再生锁相环还包括一个输出数据的D触发器，D触发器的数据端、时钟输入端分别连接输入数据和所述注入同步窄带再生压控振荡器的输出时钟信号。
所述的注入同步窄带再生压控振荡器，是由一级相加放大器和三级调谐放大器构成的，每一级放大器的输出端均连接下级放大器的数据输入端；最后一级调谐放大器的两个输出端连接到相加放大器的两个反馈输入端，每一级放大器的控制端均通过第一及第二控制端口输入调谐控制信号。
所述的相加放大器包括：
第一、第二MOS管构成的注入信号差分对；第三、第四MOS管构成的反馈信号差分对；分别为所述两个差分对提供电流源的第一、第二电流管，所述第一、第二电流管通过第三电流管与低电源电压(Vss)连接；第五、第六、第七、第八MOS管构成的差动源极跟随器；分别串联在所述两个差分对的输出端S1、S2的第一、第二集成电感；及第一至四四个等效变容二极管，一端接第一控制端口的第一、第二等效变容二极管的另一端分别连接所述的输出端S2、S1，一端接第二控制端口的第三、第四等效变容二极管的另一端分别连接所述的输出端S2、S1。
每一级所述的调谐放大器包括：
第九、第十MOS管构成的输入信号差分对，分别串联在所述差分对两个输出端的第三、第四集成电感，为所述差分对提供电流源的第四电流管，第五至八四个等效变容二极管，及第十一至第十四四个MOS管构成的用于信号输出的差动源极跟随器；一端接第一控制端口的第五、第六等效变容二极管的另一端分别连接所述的差分对的相应输出端，一端接第二控制端口的第七、第八等效变容二极管的另一端分别连接所述的差分对的相应输出端。
本发明的ISNRPLL电路以注入同步窄带再生压控振荡器(ISNRVCO)为核心，由二值模式工作的数字鉴相器来产生相差和频差的信息，通过由电荷泵和环路滤波器构成的低通环节来对ISNRVCO进行控制。注入同步窄带再生压控振荡器对谐振回路本身的要求不高，可以通过在芯片上集成电感来实现，因此工艺适用面广，外接元件少，不需要外部提供参考时钟。同步振荡环路和锁相环路两部分的交叉作用使电路的总体性能得到了较大提高，在捕获范围，捕获时间，相位噪声等性能上比常规的锁相环结构大大改进，可以作为GHz的高速时钟恢复集成电路使用。
根据***仿真结果，ISNRPLL电路的频率捕获范围可以比常规的二阶锁相环大数十倍，因此在某些时钟恢复应用中，可以不需要专门的频率捕获电路。仿真结果也表明，ISNRPLL电路的频率捕获时间也有较大程度的减少；在噪声性能分析上，ISNRPLL电路在载频远端和近端的噪声性能都比较好。
附图说明：
图1是传统的ILPLL原理框图；
图2是本发明的ISNRPLL原理框图；
图3是其bang-bang二值模式鉴相器的工作原理示意图；
图4是ISNRPLL电路中的1SNRVCO原理图；
图5是ISNRVCO中相加放大器的典型电路示意图：
图6是ISNRVCO中调谐放大器的典型电路示意图。
具体实施方式
ISNRPLL电路原理如图2所示，它包括：异或倍频电路1，同步注入窄带再生压控振荡器(ISNRVCO)2，bang-bang二值模式工作的数字鉴相器5，电荷泵4，环路滤波器3及D触发器6。其中异或倍频电路和ISNRVCO构成注入锁定环路，ban-bang数字鉴相器，电荷泵及环路滤波器构成PLL环路，D触发器6用于数据判决输出。由bang-bang模式工作的数字鉴相器来产生相差和频差的信息，通过由电荷泵和环路滤波器构成的低通环节来对ISNRVCO进行控制。
图3示出了bang-bang二值模式鉴相器的工作原理。在时钟(CLOCK)的上升沿和下降沿对数据(DATA)进行采样，根据对采样数据的判断，来决定数据和时钟相位的关系。比如，在A、T、B时刻采样得到的数据分别定义为DA、DT、DB，则有如下的判断逻辑：1)DA＝DT，时钟的相位超前：2)DT＝DB，时钟的相位滞后；3)DA＝DB数据末发生变化，该周期相位判断无效。当时钟相位超前时，鉴相器输出一个时钟周期的负脉冲；当时钟相位滞后时，鉴相器输出一个时钟周期的正脉冲。当相位判断无效时，鉴相器输出为0。电荷泵由鉴相器的正负脉冲输出控制，给电容充放电，这个过程是bang-bang(节拍)工作的。
图4为ISNRVCO的原理图。它包括一级相加放大器9，三级调谐放大器12、15、16，四者构成一个正反馈环路，相邻两级的前级的两个输出端分别连接后级的两个数据输入端，调谐放大器16的输出端17、18反馈到相加放大器9的两个反馈输入端，每一级放大器的控制端均连接控制端口20、21，控制端口20和21用于输入调谐控制信号，端口20接环路滤波器3的输出，端口21为外接控制端口。
相加放大器的典型电路如图5所示。相加放大器包括：MOS管22、23构成的注入信号差分对；MOS管25、26构成的反馈信号差分对；分别为所述两个差分对提供电流源的电流源管24、27，所述电流管24、27通过电流管28与低电源电压(VSS)连接；MOS管36～39构成的差动源极跟随器；所述两个差分对的输出端S1、S2分别串联集成电感29、30，一端接控制端口20的等效变容二极管33，32的另一端分别连接所述的输出端S1、S2，一端接控制端口21的等效变容二极管35、34的另一端分别连接所述的输出端S1、S2。MOS管24栅极的端子19、MOS管27栅极的端子40分别控制两个差分对的工作电流，从而决定信号注入的强度。串联在差分对输出回路的MOS管31用来调节其静态工作点。
调谐放大器的典型电路如图6所示。调谐放大器包括：MO5管50、51构成的输入信号差分对，分别串联在所述差分对两个输出端的集成电感53、54，为所述差分对提供电流源的电流源管52，四个等效变容二极管56～59，及MOS管60～63构成的用于信号输出的差动源极跟随器；一端接控制端口20的等效变容二极管56、57的另一端分别连接所述的差分对的相应输出端，一端接控制端口21的等效变容二极管58、59的另一端分别连接所述的差分对的相应输出端。所述的差分对、两个片上集成电感、四个等效变容二极管以及相关的寄生电容构成了调谐回路。串联于差分对输出回路的MOS管55用于调节其静态工作点。
上述ISNRVCO电路中的调谐放大器12、15、16的电路结构是相同的。

Claims (4)

1、一种注入型同步窄带再生锁相环，包括注入锁定环路、锁相环路，其特征在于：
所述的注入锁定环路含：注入同步窄带再生压控振荡器；用于产生时钟频率分量的异或倍频电路，其输入端、输出端分别连接输入数据和所述注入同步窄带再生压控振荡器的输入端；
所述的锁相环路含：二值数字鉴相器，用于检出输入数据和所述注入同步窄带再生压控振荡器的输出时钟信号的相位差信号；电荷泵，用于接收二值数字鉴相器的输出相位差信号；环路滤波器，其输入端、输出端分别连接所述电荷泵和注入同步窄带再生压控振荡器的电压控制端；
所述注入型同步窄带再生锁相环还包括一个输出数据的D触发器，D触发器的数据端、时钟输入端分别连接输入数据和所述注入同步窄带再生压控振荡器的输出时钟信号。
2、根据权利要求1所述的注入型同步窄带再生锁相环，其特征在于：所述的注入同步窄带再生压控振荡器，是由一级相加放大器(9)和三级调谐放大器(12、15、16)构成的，每一级放大器的输出端均连接下级放大器的数据输入端；最后一级调谐放大器(16)的两个输出端(17、18)连接到相加放大器(9)的两个反馈输入端，每一级放大器的控制端均通过第一及第二控制端口(20、21)输入调谐控制信号。
3、根据权利要求2所述的注入型同步窄带再生锁相环，其特征在于所述的相加放大器包括：
第一、第二MOS管(22、23)构成的注入信号差分对；第三、第四MOS管(25、26)构成的反馈信号差分对；分别为所述两个差分对提供电流源的第一、第二电流管(24、27)，所述第一、第二电流管(24、27)通过第三电流管(28)与低电源电压(Vss)连接；第五、第六、第七、第八MOS管(36～39)构成的差动源极跟随器；分别串联在所述两个差分对的输出端S1、S2的第一、第二集成电感(29、30)；及第一至四四个等效变容二极管(32～35)，一端接第一控制端口(20)的第一、第二等效变容二极管(32、33)的另一端分别连接所述的输出端S2、S1，一端接第二控制端口(21)的第三、第四等效变容二极管(34、35)的另一端分别连接所述的输出端S2、S1。
4、根据权利要求2所述的注入型同步窄带再生锁相环，其特征在于每一级所述的调谐放大器包括：
第九、第十MOS管(50、51)构成的输入信号差分对，分别串联在所述差分对两个输出端的第三、第四集成电感(53、54)，为所述差分对提供电流源的第四电流管(52)，第五至八四个等效变容二极管(56～59)，及第十一至第十四四个MOS管(60～63)构成的用于信号输出的差动源极跟随器；一端接第一控制端口(20)的第五、第六等效变容二极管(56、57)的另一端分别连接所述的差分对的相应输出端，一端接第二控制端口(21)的第七、第八等效变容二极管(58、59)的另一端分别连接所述的差分对的相应输出端。
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PCT/CN2001/000879 WO2001095491A1 (fr) 2000-06-08 2001-05-30 Boucle asservie en phase reproductible a bande etroite a synchronisation par injection
AT01949208T ATE324708T1 (de) 2000-06-08 2001-05-30 Reproduzierbarer injektions-sychron- schmalbandphasenregelkreis
AU2001270452A AU2001270452A1 (en) 2000-06-08 2001-05-30 Inject synchronous narrowband reproducible phase locked loop
EP01949208A EP1303046B1 (en) 2000-06-08 2001-05-30 Inject synchronous narrowband reproducible phase locked loop
US10/297,503 US6924705B2 (en) 2000-06-08 2001-05-30 Inject synchronous narrowband reproducible phase locked looped

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483060B (zh) * 2008-01-08 2012-11-14 海力士半导体有限公司 时钟同步电路及其工作方法
CN104901658A (zh) * 2009-01-16 2015-09-09 特克特朗尼克公司 多功能字识别器元件
CN108398680A (zh) * 2017-02-07 2018-08-14 中山大学 正交自我注入锁定雷达

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
CN100352166C (zh) * 2003-06-24 2007-11-28 上海博为光电科技有限公司 一种快速比特同步电路
US7573957B2 (en) * 2005-09-23 2009-08-11 Teradyne, Inc. Strobe technique for recovering a clock in a digital signal
EP1772794A1 (en) * 2005-10-10 2007-04-11 Axalto S.A. Method and circuit for local clock generation and smartcard including it thereon
FR2914808B1 (fr) * 2007-04-06 2009-06-05 Cnes Epic Dispositif d'extraction d'horloge et de donnees numeriques sans reglage externe
FR2914807B1 (fr) 2007-04-06 2012-11-16 Centre Nat Detudes Spatiales Cnes Dispositif d'extraction d'horloge a asservissement numerique de phase sans reglage externe
US7855933B2 (en) * 2008-01-08 2010-12-21 Hynix Semiconductor Inc. Clock synchronization circuit and operation method thereof
CN101753130B (zh) * 2008-12-12 2013-02-27 延世大学工业学术合作社 非归零恢复信号的比特转换点提取电路和锁相时钟恢复电路以及用于控制所述电路的方法
TWI380597B (en) * 2009-04-08 2012-12-21 Univ Nat Taiwan Signal generating circuits
JP5494252B2 (ja) * 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
CN103812503A (zh) * 2012-11-15 2014-05-21 安凯(广州)微电子技术有限公司 一种差分延迟单元电路及环形振荡器
US9088369B2 (en) * 2012-12-28 2015-07-21 Synergy Microwave Corporation Self injection locked phase locked looped optoelectronic oscillator
CN103115688B (zh) * 2013-01-24 2015-04-01 南京大学 频率可调谐的吉赫兹正弦门控近红外单光子探测器
CN104113342B (zh) * 2013-11-28 2017-05-24 西安电子科技大学 用于高速数模转换器的高速数据同步电路
US9432178B2 (en) * 2014-03-24 2016-08-30 Mediatek Inc. Clock and data recovery circuit using an injection locked oscillator
CN107276585B (zh) * 2017-06-15 2023-08-15 厦门亿芯源半导体科技有限公司 宽捕捉范围的鉴频器、锁相环
CN107623521B (zh) * 2017-09-29 2020-10-20 中国科学院半导体研究所 一种锁相环时钟发生器
CN109061282B (zh) * 2018-11-06 2021-06-01 叶志刚 一种微弱直流电压信号的超高精度测量方法
CN113395069B (zh) * 2021-06-15 2023-03-03 郑州轻大产业技术研究院有限公司 一种基于模糊区脉冲检测的高精度异频数字锁相环***

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4347484A (en) * 1980-06-02 1982-08-31 General Electric Company Synthesizer having an injection synchronized divider
JPS58209232A (ja) * 1982-05-31 1983-12-06 Nec Corp 発振回路
US4918406A (en) * 1986-12-31 1990-04-17 Raytheon Company Timing recovery scheme for burst communication systems having a VCO with injection locking circuitry
DE69031201T2 (de) * 1989-09-29 1998-02-19 Toshiba Kawasaki Kk Phasensynchrone Regeleinrichtung zur Herstellung eines Referenztaktsignals in einem Plattenantriebssystem
KR100253153B1 (ko) * 1996-12-23 2000-04-15 윤종용 협대역전압제어발진기를이용한광대역위상동기루프회로
US5982834A (en) * 1997-05-09 1999-11-09 Sun Microsystems, Incorporated Clock recovery system for high speed small amplitude data stream
US6054903A (en) * 1997-11-13 2000-04-25 Lsi Logic Corporation Dual-loop PLL with adaptive time constant reduction on first loop

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483060B (zh) * 2008-01-08 2012-11-14 海力士半导体有限公司 时钟同步电路及其工作方法
CN104901658A (zh) * 2009-01-16 2015-09-09 特克特朗尼克公司 多功能字识别器元件
CN108398680A (zh) * 2017-02-07 2018-08-14 中山大学 正交自我注入锁定雷达

Also Published As

Publication number Publication date
ATE324708T1 (de) 2006-05-15
EP1303046A1 (en) 2003-04-16
WO2001095491A1 (fr) 2001-12-13
US6924705B2 (en) 2005-08-02
US20030184389A1 (en) 2003-10-02
EP1303046B1 (en) 2006-04-26
CN1328383A (zh) 2001-12-26
EP1303046A4 (en) 2004-11-17
AU2001270452A1 (en) 2001-12-17

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