KR100929825B1 - 클럭 동기화 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 기준클럭신호와 피드백클럭신호의 위상/주파수 차이를 검출하여 이에 대응하는 발진제어전압을 생성하고, 상기 발진제어전압에 대응하는 소오스 내부클럭신호를 생성하기 위한 위상고정루프와, 상기 발진제어전압에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 상기 소오스 내부클럭신호를 입력받아 내부클럭신호를 생성하기 위한 인젝션 락킹 발진수단을 구비하는 클럭 동기화 회로를 제공한다.
Figure R1020080030293
인젝션 락킹, 위상 고정 루프, 위상/주파수 락킹

Description

클럭 동기화 회로와 그의 구동 방법{CLOCK SYNCHRONIZATION CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 인젝션 락킹(injection locking) 방식을 사용한 클럭 동기화 회로 및 클럭 동기화 회로의 구동 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자의 경우 외부클럭신호를 입력받아 내부클럭신호를 생성하고 이를 반도체 소자 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)으로 사용하고 있다. 그래서, 반도체 소자 내에는 외부클럭신호와 내부클럭신호의 동작 타이밍을 동기화시키기 위한 클럭 동기화 회로가 구비되어야 한다. 이러한 클럭 동기화 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)가 있다.
위상 고정 루프(PLL)의 경우 내부클럭신호을 생성하는데 있어서, 전압 제어 발진기(Voltage Controlled Oscillator : VCO)를 사용하며, 이를 제어하는 방식에 따라 아날로그 방식과 디지털 방식으로 나뉠 수 있다.
도 1은 종래의 아날로그 방식의 위상 고정 루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 아날로그 방식의 위상 고정 루프는 위상/주파수 검출부(110)와, 차지펌핑부(130)와, 제어전압 생성부(150), 전압제어 발진부(170), 및 분주부(190)를 구비한다.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 피드백(feedback)되는 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응하는 신호이고, 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 관계에 따라 활성화되는 펄스 신호로 뒤에서 이야기할 동작설명에서 다시 설명하기로 한다.
차지펌핑부(130)는 업 검출신호(DET_UP)에 응답하여 포지티브(positive) 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 네가티브(negative) 차지 펌핑 동작을 수행한다. 즉, 차지펌핑부(130)는 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(150)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(150)에 충전된 전하를 빼준다.
제어전압 생성부(150)는 차지펌핑부(130)의 포지티브 차지 펌핑 동작에 의해 공급된 전하만큼 충전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 빠져나간 전하만큼 방전하여 그에 대응하는 발진 제어 전압(V_CTR)을 생성한다. 다시 말하면, 발진 제어전압(V_CTR)은 차지펌핑부(130)의 충전 동작에 의해 전압레벨이 높아지고 방전 동작에 의해 전압레벨이 낮아지게 된다.
전압제어 발진부(170)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 참고로, 전압제어 발진부(170)는 다수의 지연 셀(도시되지 않음)을 구비하여, 내부적으로 차동으로 입력되는 신호를 발진 제어전압(V_CTR)에 대응하는 지연 시간만큼 지연시키고 이를 다시 피드백시키는 오실레이터(oscillator)로 설계된다.
클럭 분주부(190)는 PLL 클럭신호(CLK_PLL)를 예정된 분주율로 분주하여 피드백클럭신호(CLK_FED)로써 출력한다. 여기서, 클럭 분주부(190)의 분주율은 PLL 클럭신호(CLK_PLL)의 주파수를 결정하는 중요한 요인이 된다. 예컨대, 기준클럭신호(CLK_REF)의 주파수가 2GHz이고 분주율이 1인 경우 PLL 클럭신호(CLK_PLL)의 주파수도 2GHz가 된다. 만약, 분주율이 2인 경우 PLL 클럭신호(CLK_PLL)의 주파수는 4GHz가 되고, 분주율이 ½인 경우 PLL 클럭신호(CLK_PLL)는 1GHz가 된다.
이렇게 생성된 피드백클럭신호(CLK_FED)는 위상/주파수 검출부(110)로 다시 피드백되며, 위상/주파수 검출부(110)는 피드백클럭신호(CLK_FED)와 기준클럭신호(CLK_REF)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
여기서, 위상 고정 루프를 구성하는 위상/주파수 검출부(110)와, 차지펌핑부(130)와, 제어전압 생성부(150), 전압제어 발진부(170), 및 클럭 분주부(190)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 이하, 구체적으로 설명하지 않기로 한다.
이어서, 간단한 위상 고정 루프의 동작을 알아보기로 하자.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 검출하여 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이고, 다운 검출신호(DET_DN)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이다.
차지펌핑부(130)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 차지 펌핑 동작을 통해 제어전압 생성부(150)를 충전 또는 방전시키며, 이에 따라 제어전압 생성부(150)에서 출력되는 발진 제어전압(V_CTR)의 전압레벨이 달라지게 된다. 다시 말하면, 업 검출신호(DET_UP)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 높아지고 다운 검출신호(DET_DN)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 낮아진다.
전압제어 발진부(170)는 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하고 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 발진 제어전압(V_CTR)의 전압레벨과 PLL 클럭신호(CLK_PLL)의 주파수 관계는 설계에 따라 달라질 수 있다. 즉, 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하고, 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하는 것도 가능하다.
클럭 분주부(190)는 PLL 클럭신호(CLK_PLL)를 예정된 분주율로 분주하여 피드백클럭신호(CLK_FED)로서 출력하고, 위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 주파수가 바뀐 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 다시 검출한다.
위상 고정 루프는 위와 같은 동작을 반복적으로 수행하면서 기준클럭신호(CLK_REF)와 동기화된 PLL 클럭신호(CLK_PLL)를 출력한다. 이렇게 기준클럭신호(CLK_REF)와 PLL 클럭신호(CLK_PLL)가 동기화되는 것을 "위상/주파수 락킹"이라 한다.
한편, 요즈음에는 반도체 소자의 빠른 동작 속도를 위하여 외부클럭신호의 주파수를 기가 헤르츠(GHz) 대역까지 높여주고 있으며, 이에 따라 외부클럭신호에 섞여 들어오는 지터(jitter) 성분을 무시할 수 없게 되었다. 그래서, 위상 고정 루프는 기본적인 동작인 위상/주파수 락킹 동작, 주파수 합성(frequency synthesis) 동작 뿐 아니라 지터에 대한 필터링(filtering) 동작 즉, 로우 지터(low jitter)의 PLL 클럭신호(CLK_PLL)를 출력하게끔 설계되고 있다.
도 2는 도 1의 위상 고정 루프의 지터 전달 함수(jitter transfer function) 특성 곡선을 설명하기 위한 그래프이다.
도 2를 참조하면, 'A'의 경우는 이상적인 저대역 통과 필터의 지터 전달 함수 특성 곡선을 도시한 것이고, 'B'의 경우는 일반적인 위상 고정 루프의 지터 전달 함수 특성 곡선을 도시한 것이다.
위상 고정 루프의 이러한 저대역 필터링 동작 특성으로 인하여 고 주파수의 지터 성분이 필터링되기 때문에, 전압제어 발진부(170)의 출력신호인 PLL 클럭신호(CLK_PLL)에는 고 주파수의 지터 성분이 나타나지 않는다. 하지만, 그래프에서 볼 수 있듯이, 대역폭(bandwidth) 부근에서의 입력 지터는 오히려 증폭되는 현상이 발생한다. 이러한 지터 피킹(peaking) 현상은 입력되는 신호의 지터를 증폭할 뿐만 아니라 파워 노이즈(power noise)에 의한 지터 역시 크게 증폭하여 PLL 클럭신호(CLK_PLL)의 지터를 크게 악화시킨다.
지터 피킹 현상이 발생하는 이유는 위상 고정 루프가 주파수 영역(s-domain) 상의 원점에 두 개의 극점(pole)을 가지는 폐쇄형 루프 시스템(closed-loop system)으로써, 위상/주파수 락킹 과정에서 원하는 위상 마진(phase margin)을 확보하지 못하기 때문이다.
여기서, 극점은 어떤 시스템의 전달함수의 분모를 '0'으로 만들어 주는 값이다. 이어서, 극점과 반대 개념인 영점(zero)은 전달함수의 분자를 '0'으로 만들어 주는 값이다. 극점과 영점은 그 시스템의 위상 마진을 결정하는 요소가 되며, 이는 곧 그 시스템의 안정한(stable) 정도 또는 불안정한(unstable) 정도를 측정하는 척도가 된다.
다음으로, 위상 마진에 대하여 알아보기로 하자.
어떤 시스템의 위상 마진이 60˚인 경우 시간 영역(time-domain)에서 발진하는 신호가 정상 상태(steady state)로 돌아오는데 걸리는 시간이 최소화될 수 있다. 그 시스템의 위상 마진이 60˚보다 작은 경우 응답 속도(response time)는 빠를 수 있으나 불안정한 정도가 높아져 발진하는 신호가 정상 상태로 되는데 오랜 시간이 걸릴 수 있다. 이와 반대로, 그 시스템의 위상 마진이 60˚보다 큰 경우 안정도는 높으나 응답 속도가 느려 마찬가지로 발진하는 신호가 정상 상태로 되는데 오랜 시간이 걸릴 수 있다.
한편, 위상 고정 루프는 제어전압 생성부(150)의 저항(R)과 커패시터(C) 값을 조절하여 영점을 생성함으로써 원하는 위상 마진 값을 가지게 하는 것이 가능할 수 있다. 하지만, 원하는 위상 마진을 가지는 위상 고정 루프의 설계는 아래와 같은 이유로 어렵다.
우선, 일반적인 위상 고정 루프는 위에서 설명한 바와 같이 두 개의 극점을 가지는 폐쇄형 루프 시스템으로, 위상 마진이 적고 이에 따른 지터 피킹 현상이 발생하기 때문에 입력되는 신호의 지터를 증폭할 뿐만 아니라 파워 노이즈에 의한 지터 역시 크게 증폭하여 PLL 클럭신호(CLK_PLL)의 지터를 크게 악화시키게 된다.
이를 방지하기 위해 저항(R)의 저항 값을 크게 설계(영점을 생성함)하면 위상 고정 루프의 위상 마진을 크게 할 수 있으나, 이 경우 발진 제어전압(V_CTR)에 리플(ripple)이 발생하게 되어 주기적으로 발생하는 패턴 지터(pattern jitter)가 커지게 되는 또 다른 문제점이 발생하게 된다.
다시 설명하면, 위상 고정 루프는 지터 피킹 현상을 없애기 위하여 저항(R) 의 저항 값을 크게 하면 발진 제어전압(V_CTR)의 패턴 지터가 커지는 현상이 발생하게 되고, 패턴 지터를 없애기 위하여 저항(R)의 저항 값을 작게 하면 지터 피킹 현상이 발생하게 된다. 즉, 지터 피킹 현상과 발진 제어전압(V_CTR)의 패턴 지터가 커지는 현상은 트레이드 오프(trade off) 관계를 가진다.
전술한 바와 같이, 위상 고정 루프는 지터 성분을 필터링하여 로우 지터의 PLL 클럭신호(CLK_PLL)를 출력하게끔 설계되고 있지만, 위상 고정 루프의 지터 전달 함수에 지터 피킹 현상이 발생하여 원하는 필터링 동작을 수행할 수 없다. 또한, 지터 피킹 현상을 없애기 위하여 저항(R)의 저항 값을 조절하는 경우 발진 제어전압(V_CTR)에 패턴 지터가 커지는 현상이 발생하여 정확한 위상/주파수 락킹 동작을 수행하지 못하는 문제점을 가진다.
본 발명은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 인젝션 락킹(injection locking) 방식을 사용하여 지터 피킹 현상과 제어전압에 패턴 지터가 커지는 현상 없이 원하는 위상/주파수 락킹 동작을 수행할 수 있는 클럭 동기화 회로와 클럭 동기화 회로의 구동 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 클럭 동기화 회로는 기준클럭신호와 피드백클럭신호의 위상/주파수 차이를 검출하여 이에 대응하는 발진제어전압을 생성하고, 상기 발진제어전압에 대응하는 소오스 내부클럭신호를 생성하기 위한 위상고정루프와, 상기 발진제어전압에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 상기 소오스 내부클럭신호를 입력받아 내부클럭신호를 생성하기 위한 인젝션 락킹 발진수단을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 클럭 동기화 회로는 기준클럭신호와 피드백되는 피드백클럭신호의 위상/주파수 차이를 검출신호로서 출력하는 위상/주파수 검출수단; 상기 검출신호에 응답하여 차지 펌핑 동작을 수행하는 차지펌핑수단; 상기 차지 펌핑 동작에 응답하여 발진 제어전압을 생성하는 제어전압 생성수단; 상기 발진 제어전압에 대응하는 주파수의 소오스 내부클럭신호를 생성하는 전압제어 발진수단; 상기 소오스 내부클럭신호를 분주하여 상기 피드백클럭신호를 생성하는 분주수단; 및 상기 발진 제어전압에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 상기 소오스 내부클럭신호를 입력받아 내부클럭신호를 생성하기 위한 인젝션 락킹 발진수단을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 클럭 동기화 회로의 구동 방법은 기준클럭신호와 피드백클럭신호의 위상/주파수 락킹 동작을 통해 소오스 내부클럭신호를 생성하는 단계와, 상기 위상/주파수 락킹 동작시 생성되는 발진 제어전압에 응답하여 자유 발진 주파수(free running frequency)를 설정하고, 상기 소오스 내부클럭신호를 주입하여 내부클럭신호를 생성하기 위한 인젝션 락킹 동작을 수행하는 단계를 포함할 수 있다.
요즈음 외부클럭신호의 주파수가 높아지면서 외부클럭신호에 섞여 들어오는 지터 성분을 무시할 수 없게 되었다. 그래서, 위상 고정 루프도 위상/주파수 락킹 동작 및 주파수 합성 동작뿐 아니라 지터 성분을 필터링하여 로우 지터의 PLL 클럭신호를 출력하게끔 설계되고 있으나, 위상 고정 루프의 지터 피킹 현상에 대한 문제점과 제어전압의 패턴 지터에 대한 문제점을 모두 해결하기는 어렵다. 본 발명에서는 일반적인 위상 고정 루프와 인젝션 락킹(injection locking) 방식을 적용한 인젝션 락킹 발진부를 구비함으로써, 위와 같은 문제점을 모두 해결할 수 있다. 여기서, 위상 고정 루프는 일반적인 구성으로 위상/주파수 락킹 동작, 주파수 합성(frequency synthesis) 동작을 수행할 수 할 수 있으며 소오스 내부클럭신호를 생성한다. 그리고 본 발명의 핵심인 인젝션 락킹 발진부는 위상 고정 루프에서 생 성되는 발진 제어전압을 이용하여 자유 발진 주파수가 설정되며, 소오스 내부클럭신호를 입력받아 실질적인 내부클럭신호인 PLL 클럭신호를 생성할 수 있다. 본 발명에 따르면 이러한 구성을 통해 위상 고정 루프의 일반적인 동작 특성을 확보할 수 있으며, 문제가 발생했던 지터 피킹 현상을 제거해 줄 수 있다. 또한 발진 제어전압을 필터링한 필터링된 제어전압을 사용함으로써, 발진 제어전압의 패턴 지터가 PLL 클럭신호에 반영되지 않게 된다. 결국, 본 발명에 따른 클럭 동기화 회로는 지터에 대한 필터링(filtering) 동작 즉, 로우 지터(low jitter)의 PLL 클럭신호를 출력할 수 있으며, 인젝션 락킹 방식의 고유한 특성인 소모되는 전력을 줄일 수 있으고 지터에 대한 동작 특성을 향상시킬 수 있다.
전술한 본 발명은 인젝션 락킹(injection locking) 방식의 클럭 동기화 회로를 구성함으로써, 지터 피킹 현상을 제거할 수 있는 효과를 가지고 있다.
또한, 전술한 본 발명은 필터링된 제어전압을 사용함으로써, 내부클럭신호를 생성하는데 있어서 제어전압의 패턴 지터가 반영되지 않는 원하는 위상/주파수 락킹 동작을 수행할 수 있는 효과를 가지고 있다.
또한, 전술한 본 발명은 인젝션 락킹 방식을 사용함으로써, 전력 소모를 줄이고 지터에 대한 동작 성능을 향상시킬 수 있는 효과를 가지고 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 클럭 동기화 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 클럭 동기화 회로는 위상 고정 루프(310)와 인젝션 락킹 발진부(330)를 구비할 수 있다.
위상 고정 루프(310)는 일반적인 구성으로 위상/주파수 검출부(311)와, 차지펌핑부(312)와, 제어전압 생성부(313), 전압제어 발진부(314), 및 클럭 분주부(315)를 구비할 수 있다. 위상 고정 루프(310)의 이와 같은 구성은 이미 널리 공지된 것으로 구체적인 회로 구성은 설명하지 않기로 하며 이하 각 구성요소의 간단한 역할 및 동작에 대하여 설명하기로 한다.
우선, 위상/주파수 검출부(311)는 기준클럭신호(CLK_REF)와 피드백(feedback)되는 피드백클럭신호(CLK_FED)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 관계에 따라 활성화되는 펄스 신호이다.
차지펌핑부(312)는 업 검출신호(DET_UP)에 응답하여 포지티브 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 네가티브 차지 펌핑 동작을 수행한다. 즉, 차지펑핑부(312)는 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(313)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(313)에 충전된 전하를 빼준다.
제어전압 생성부(313)는 차지펌핑부(312)의 포지티브 차지 펌핑 동작에 의해 공급된 전하만큼 충전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 빠져나간 전하만큼 방전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성한다. 다시 말하면, 발진 제어전압(V_CTR)은 차지펌핑부(312)의 충전 동작에 의해 전압레벨이 높아지고 방전 동작에 의해 전압레벨이 낮아지게 된다.
전압제어 발진부(314)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 생성한다. 참고로, 전압제어 발진부(170)는 다수의 지연 셀(도 11 참조)을 구비하는 오실레이터(oscillator)로 설계될 수 있다. 여기서, 부 소오스 내부클럭신호(/S_CLK_INN)는 정 소오스 내부클럭신호(S_CLK_INN)와 위상이 반대인 클럭 신호이다.
클럭 분주부(315)는 정 소오스 내부클럭신호(S_CLK_INN)를 예정된 분주율로 분주하여 피드백클럭신호(CLK_FED)로써 출력한다. 클럭 분주부(315)의 분주율에 따라 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)는 기준클럭신호(CLK_REF) 대비 2N(여기서, N은 정수) 분주한 주파수를 가지게 된다.
이렇게 생성된 피드백클럭신호(CLK_FED)는 위상/주파수 검출부(311)로 다시 피드백되며, 위상/주파수 검출부(311)는 피드백클럭신호(CLK_FED)와 기준클럭신호(CLK_REF)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
본 발명에 따른 위상 고정 루프(310)는 위에서 설명한 바와 같이 일반적인 구성을 가지고 있으며, 발진 제어전압(V_CTR)과 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 인젝션 락킹 발진부(330)에 제공할 수 있다.
우선, 간단한 위상 고정 루프(310)의 동작을 알아보기로 하자.
위상/주파수 검출부(311)는 기준클럭신호(CLK_REF)와 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 검출하여 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이고, 다운 검출신호(DET_DN)는 피드백클럭신호(CLK_FED)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이만큼에 해당하는 펄스 폭을 가지는 신호이다.
차지펌핑부(312)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하여 차지 펌핑 동작을 통해 제어전압 생성부(313)를 충전 및 방전시키며, 이에 따라 제어전압 생성부(313)에서 출력되는 발진 제어전압(V_CTR)의 전압레벨이 달라지게 된다. 다시 말하면, 업 검출신호(DET_UP)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 높아지고 다운 검출신호(DET_DN)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 낮아진다.
전압제어 발진부(314)는 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 생성하고 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 생성한다. 발진 제어전압(V_CTR)의 전압레벨과 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)의 주파수 관계는 설계에 따라 달라질 수 있다. 즉, 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 생성하고, 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 생성하는 것도 가능하다.
클럭 분주부(315)는 정 소오스 내부클럭신호(S_CLK_INN)를 예정된 분주율로 분주하여 피드백클럭신호(CLK_FED)로서 출력하고, 위상/주파수 검출부(311)는 기준클럭신호(CLK_REF)와 주파수가 바뀐 피드백클럭신호(CLK_FED)의 위상/주파수 차이를 다시 검출한다.
위상 고정 루프(310)는 이와 같은 동작을 반복적으로 수행하면서 기준클럭신호(CLK_REF)와 동기화된 피드백클럭신호(CLK_FED)를 출력한다. 즉, 이와 같은 동작을 통해 위상/주파수 락킹 동작을 수행할 수 있다.
한편, 본 발명에 따른 위상 고정 루프(310) 역시 일반적인 위상 고정 루프와 마찬가지로 지터 피킹 현상 및 패턴 지터가 커지는 현상이 발생할 수 있다. 하지만, 후술 될 인젝션 락킹 발진부(330)가 발진 제어전압(V_CTR)의 패턴 지터를 막아주기 때문에 위상 고정 루프(310)는 지터 피킹 현상만을 고려하여 설계하는 것 이 가능하다. 다시 말하면, 제어전압 생성부(313)는 패턴 지터가 커지는 현상을 고려하지 않고 저항(R)과 커패시터(C) 값을 조절하여 영점을 생성함으로써 원하는 위상 마진 확보하기 위한 설계가 가능하다. 만약, 위상 고정 루프(310)에서 지터 피킹 현상을 충분히 제거하지 못하더라도 뒷 단의 인젝션 락킹 발진부(330)의 대역폭을 조절하여 전체 클럭 동기화 회로의 지터 피킹 현상을 제거해주는 것이 가능하다.
한편, 인젝션 락킹 발진부(330)는 위상 고정 루프(310)에서 생성되는 발진 제어전압(V_CTR)에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 입력받아 이에 동기화된 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성한다.
도 4는 도 3의 인젝션 락킹 발진부(330)를 설명하기 위한 블록도이다.
도 4를 참조하면, 인젝션 락킹 발진부(330)는 레벨 쉬프팅부(410)와, 인젝션 락킹 전압제어 발진부(430), 및 필터링부(450)를 구비할 수 있다.
레벨 쉬프팅부(310)는 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 스윙(swing)하며 입력되는 정/부 소오스 내부클럭신호(S_CLK_INN, /S_CLK_INN)를 CML(Current Mode Logic) 레벨로 쉬프팅(shifting)하여 정/부 입력클럭신호(CLK_IN, /CLK_IN)로서 출력하기 위한 것으로 회로 동작을 더 빠르게 하고 소모되는 전력을 더 줄이기 위하여 구비될 수 있다. 여기서, 정 입력클럭신호(CLK_IN)는 정 소오스 내부클럭신호(S_CLK_INN)에 대응되는 클럭신호이고, 부 입력클럭신호(/CLK_IN)는 부 소오스 내부클럭신호(/S_CLK_INN)에 대응되 는 클럭신호이다. 레벨 쉬프팅부(310)는 이미 널리 공지된 것으로 구체적인 회로 구성은 설명하지 않기로 한다.
인젝션 락킹 전압제어 발진부(430)는 레벨 쉬프팅부(410)에서 출력되는 정/부 입력클럭신호(CLK_IN, /CLK_IN)를 입력받아 내부클럭신호인 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성한다. 이때, 인젝션 락킹 전압제어 발진부(430)는 필터링부(450)에서 출력되는 필터링된 제어전압(FL_V_CTR)에 의하여 자유 발진 주파수가 설정되고, 이하에서 설명할 인젝션 락킹 방식을 사용하여 정/부 입력클럭신호(CLK_IN, /CLK_IN)에 동기화된 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성한다. 여기서, 정 PLL 클럭신호(CLK_PLL)는 정 입력클럭신호(CLK_IN)에 대응되는 클럭신호이고, 부 PLL 클럭신호(/CLK_PLL)는 부 입력클럭신호(/CLK_PLL)에 대응되는 클럭신호이다.
본 발명에 따른 인젝션 락킹 전압제어 발진부(430)는 인젝션 락킹(injection locking) 방식을 사용하였다. 인젝션 락킹 방식은, 예컨대 마스터(master) 발진기에서 출력되는 발진신호를 슬레이브(slave) 발진기에 주입(injection)하는 방법으로, 슬레이브 발진기에서 출력되는 발진신호가 마스터 발진기에서 출력되는 발진신호에 동기화된다. 이렇게 인젝션 락킹 방식을 채택하여 설계된 회로는 일반적으로 전력 소모를 줄일 수 있으며 지터에 대한 동작 성능이 향상된다. 참고로, 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하는 인젝션 락킹 전압제어 발진부(430)가 슬레이브 발진기라면, 인젝션 락킹 전압제어 발진부(430)에 주입되는 정/부 입력클럭신호(CLK_IN, /CLK_IN)를 생성하는 레벨 쉬프팅부(410)가 마스터 발진기라고 할 수 있다.
그래서, 인젝션 락킹 방식을 채택한 인젝션 락킹 전압제어 발진부(430)는 입력되는 정/부 입력클럭신호(CLK_IN, /CLK_IN)에 동기화된 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성한다. 이때, 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)가 동기화되는 현상을 "인젝션 락킹(injection locking)"이라고 한다. 이러한, 인젝션 락킹 현상은 인젝션 락킹 방식을 채택한 회로의 일반적인 현상임으로 이하 구체적인 설명은 생략하기로 한다.
일반적으로, 인젝션 락킹 방식을 사용한 인젝션 락킹 전압제어 발진부(430)는 전력 소모를 줄일 수 있으며 지터에 대한 동작 성능이 향상된다는 측면에서 매우 효율적인 회로이다. 하지만, 인젝션 락킹이 일어나기 위해서는 주입되는 발진신호 즉, 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수와 슬레이브 발진기 즉, 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수(free running frequency)가 조건에 만족해야 한다.
이하, 이 두 주파수의 관계를 알아보기로 하자.
우선, 인젝션 락킹이 일어나기 위해서는 즉, 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)가 동기화되기 위해서는 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수가 정/부 입력클럭신호(CLK_IN, /CLK_IN) 주파수 근방에 위치해야만 한다. 그렇지 않게 되면, 인젝션 락킹 전압제어 발진부(430)에는 인젝션 락킹이 일어나지 않아 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)의 동기화가 이루어 지지 않게 된다. 이렇게 되는 이유도 인젝션 락킹 방식의 일반적인 현상이므로 이하 구체적인 설명은 생략하기로 한다.
여기서, 인젝션 락킹이 일어날 수 있는 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수 범위를 "인젝션 락킹 범위(injection locking range)"라 하며, 일반적으로 인젝션 락킹 범위는 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수를 기준으로 매우 작은 범위를 갖는다. 설명의 편의를 위해 인젝션 락킹 범위가 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수의 1/10 정도라고 가정하기로 한다.
예컨대 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수가 4 GHz 라면, 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수도 4 GHz 근방에 위치하여야 한다. 즉, 인젝션 락킹 범위가 4 GHz의 1/10 정도를 가지므로, 인젝션 락킹이 일어날 수 있는 조건은 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수가 3.8 GHz ~ 4.2 GHz 내에 위치하는 것이다. 다시 말하면, 인젝션 락킹이 일어나기 위해서는 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수와 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수가 항상 서로 비슷한 주파수에 위치하여야만 한다.
때문에, 요즈음 클럭 동기화 회로가 동작해야하는 동작 주파수 범위(operation frequency range)가 점점 넓어지는 상황에서 회로 설계자는 넓은 동작 주파수 범위를 가지는 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수에 따라 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수도 가변할 수 있도록 설계해야 한다.
본 발명에서는 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수와 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수를 항상 비슷한 주파수에 위치시켜 주기 위하여 도 3의 위상 고정 루프(310)에서 생성되는 발진 제어전압(V_CTR)를 이용하였다. 즉, 발진 제어전압(V_CTR)가 인젝션 락킹 전압제어 발진부(430)의 자유 발진 주파수를 정/부 입력클럭신호(CLK_IN, /CLK_IN)의 주파수에 대응되게 설정해 준다. 그래서, 본 발명에 따른 클럭 동기화 회로는 인젝션 락킹이 일어나기 위한 조건을 항상 만족하며, 인젝션 락킹으로 인한 결과물로 정/부 입력클럭신호(CLK_IN, /CLK_IN)에 동기된 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하는 것이 가능하다.
한편, 필터링부(450)는 발진 제어전압(V_CTR)를 입력받아 필터링(filtering)하여 필터링된 제어전압(FL_V_CTR)을 생성하는 역할을 한다. 다시 설명하면, 위상 고정 루프(310)는 원하는 위상 마진을 확보하기 위하여 설계되어 지기 때문에 발진 제어전압(V_CTR)에는 패턴 지터가 커지게 된다. 필터링부(450)는 이렇게 커진 패턴 지터를 필터링하여 필터링된 제어전압(FL_V_CTR)을 인젝션 락킹 전압제어 발진부(430)에 제공해 줌으로써, 인젝션 락킹 전압제어 발진부(430)가 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하는데 있어서 발진 제어전압(V_CTR)의 패턴 지터에 대한 영향이 반영되지 않게 된다. 여기서, 필터링부(450)는 발진 제어전압(V_CTR)를 직렬로 입력받는 저항과 병렬로 연결된 커패시터로 구성되는 저 역 통과 필터(low pass filter : LPF)로 구성될 수 있으며, 이와 같은 구성은 이미 널리 공지된 것으로 구체적인 회로 구성은 설명하지 않기로 하겠다.
도 5는 도 3의 발진 제어전압(V_CTR)과 필터링된 제어전압(FL_V_CTR)을 설명하기 위한 파형도이다.
도 5에서 알 수 있듯이, 위상 고정 루프(310)에서 출력되는 발진 제어전압(V_CTR)에는 패턴 지터가 발생하는 것을 알 수 있다. 하지만, 도 4의 필터링부(450)를 거친 필터링된 제어전압(FL_V_CTR)에는 패턴 지터가 사라진 것을 알 수 있다. 때문에, 인젝션 락킹 전압제어 발진부(430)에서 생성되는 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)에는 발진 제어전압(V_CTR)의 패턴 지터는 반영되지 않는다.
도 6은 도 4의 인젝션 락킹 전압제어 발진부(430)를 설명하기 위한 도면이다.
도 6을 참조하면, 인젝션 락킹 전압제어 발진부(430)는 필터링된 제어전압(FL_V_CTR)을 입력받으며, 정/부 입력클럭신호(CLK_IN, /CLK_IN)에 동기화된 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하기 위한 것으로, 인젝션 락킹 지연 셀(610)와, 제1 노말 지연 셀(630)과, 제2 노말 지연 셀(650), 및 제3 노말 지연 셀(670)을 구비할 수 있다. 인젝션 락킹 전압제어 발진부(430)는 필터링된 제어전압(FL_V_CTR)에 응답하여 자유 발진 주파수가 설정되고, 이를 기반으로 인젝션 락킹 동작을 수행할 수 있다. 예컨대, 필터링된 제어전압(FL_V_CTR)의 전압레벨이 높아지면 낮은 자유 발진 주파수가 설정되고, 필터링된 제어전압(FL_V_CTR)의 전압 레벨이 낮아지면 높은 자유 발진 주파수가 설정될 수 있다. 필터링된 제어전압(FL_V_CTR)과 자유 발진 주파수의 관계는 설계에 따라 달라질 수 있다.
한편, 인젝션 락킹 지연 셀(610)은 인젝션 락킹 동작을 통해 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 동일한 주파수의 정/부 출력클럭신호(CLK_OUT, /CLK_OUT)를 생성하기 위한 것으로, 필터링된 제어전압(FL_V_CTR)을 입력받으며 정 입력클럭신호(CLK_IN)를 자신의 제1 정 입력단(IN1)으로 부 입력클럭신호(/CLK_IN)를 자신의 제1 부 입력단(/IN1)으로 입력받고, 피드백되는 정 PLL 클럭신호(CLK_PLL)를 자신의 제2 정 입력단(IN2)으로 부 PLL 클럭신호(CLK_PLL)를 자신의 제2 부 입력단(/IN2)으로 입력받는다.
제1 노말 지연 셀(630)은 인젝션 락킹 지연 셀(610)의 출력클럭신호를 필터링된 제어전압(FL_V_CTR)에 대응하는 예정된 지연 시간만큼 지연시키기 위한 것으로, 필터링된 제어전압(FL_V_CTR)을 입력받으며 인젝션 락킹 지연 셀(610)의 출력신호를 각각 자신의 정/부 입력단(+, -)으로 입력받는다.
제2 노말 지연 셀(650)은 제1 노말 지연 셀(630)의 출력클럭신호를 필터링된 제어전압(FL_V_CTR)에 대응하는 예정된 지연 시간만큼 지연시키기 위한 것으로, 필터링된 제어전압(FL_V_CTR)을 입력받으며 제1 노말 지연 셀(630)의 출력신호를 각각 자신의 정/부 입력단(+, -)으로 입력받는다.
제3 노말 지연 셀(670)은 제2 노말 지연 셀(650)의 출력클럭신호를 필터링된 제어전압(FL_V_CTR)에 대응하는 예정된 지연 시간만큼 지연시켜 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하기 위한 것으로, 필터링된 제어전압(FL_V_CTR)을 입력받으며 제2 노말 지연 셀(650)의 출력신호를 각각 자신의 정/부 입력단(+,-)을 입력받아 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성한다.
여기서, 인젝션 락킹 지연 셀(610) 및 제1 내지 제3 노말 지연 셀(630, 650, 670)을 제어하는 바이어스 전압(V_BN)은 일정한 전압 레벨을 갖는 기준 전압으로서, 밴드갭 회로(bandgap circuit) 또는 위들러 발생기(widlar generator)를 이용하여 생성할 수 있다.
이어서, 제1 내지 제3 노말 지연 셀(630, 650, 670)은 멀티 위상 클럭(multi phase clock)을 생성하기 위한 것으로, 본 발명에서는 하나의 인젝션 락킹 지연 셀(610)과 발진(oscilation) 동작을 통해 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 생성하기 위한 하나의 노말 지연 셀을 구비할 수도 있다. 참고로, 멀티 위상 클럭은 각각 예정된 위상만큼 차이를 가지는 다수의 클럭신호를 말하며, 예컨대, 인젝션 락킹 전압제어 발진부(430)에서 출력되는 다수의 클럭신호(각 지연 셀에서 출력되는 신호)는 각각 45°만큼의 위상 차이를 가질 수 있다. 멀티 위상 클럭은 여러 가지 동작 타이밍을 제공해 줄 뿐만 아니라 소모되는 전력을 줄여주는 효과가 있다.
도 7은 도 6의 인젝션 락킹 지연 셀(610)을 설명하기 위한 회로도이다.
도 6과 도 7을 참조하면, 인젝션 락킹 지연 셀(610)은 입/출력부(710)와, 로딩부(730), 및 바이어싱부(750)를 구비할 수 있다.
입/출력부(710)는 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 정/부 PLL 클럭신호(CLK_PLL, /CLK_PLL)를 입력받아 정/부 입력클럭신호(CLK_IN, /CLK_IN)에 동기화 된 정/부 출력클럭신호(CLK_OUT, /CLK_OUT)를 생성하기 위한 것으로, 부 출력클럭신호(/CLK_OUT)의 출력단과 공통노드(N) 사이에 소오스-드레인 경로가 형성되고 제1 정 입력단(IN1, 도 6 참조)을 통해 입력되는 정 입력클럭신호(CLK_IN)를 게이트로 입력받는 제1 엔모스 트랜지스터(NM1)와, 정 출력클럭신호(CLK_OUT)의 출력단과 공통노드(N) 사이에 소오스-드레인 경로가 형성되고 제1 부 입력단(/IN1)을 통해 입력되는 부 입력클럭신호(/CLK_IN)를 게이트로 입력받는 제2 엔모스 트랜지스터(NM2)와, 부 출력클럭신호(/CLK_OUT)의 출력단과 공통노드(N) 사이에 소오스-드레인 경로가 형성되고 제2 정 입력단(IN2)을 통해 입력되는 정 PLL 클럭신호(CLK_PLL)를 게이트로 입력받는 제3 엔모스 트랜지스터(NM3), 및 정 출력클럭신호(CLK_OUT)의 출력단과 공통노드(N) 사이에 소오스-드레인 경로가 형성되고 제2 부 입력단(/IN2)을 통해 입력되는 부 PLL 클럭신호(/CLK_PLL)를 게이트로 입력받는 제4 엔모스 트랜지스터(NM4)를 구비할 수 있다.
로딩부(730)는 필터링된 제어전압(FL_V_CTR)에 대응하는 로딩 값을 가지기 위한 것으로, 전원전압단(VDD)과 부 출력클럭신호(/CLK_OUT)의 출력단 사이에 소오스-드레인 경로가 형성되고 필터링된 제어전압(FL_V_CTR)을 게이트로 입력받는 제1 피모스 트랜지스터(PM1)와, 전원전압단(VDD)과 정 출력클럭신호(CLK_OUT)의 출력단 사이에 소오스-드레인 경로가 형성되고 필터링된 제어전압(FL_V_CTR)을 게이트로 입력받는 제2 피모스 트랜지스터(PM2)와, 제1 및 제2 피모스 트랜지스터(PM1, PM2)와 각각 병렬 연결되고 정/부 출력클럭신호(CLK_OUT, /CLK_OUT)의 출력단이 각각의 게이트에 연결된 제3 및 제4 피모스 트랜지스터(PM3, PM4)를 구비할 수 있다.
여기서, 필터링된 제어전압(FL_V_CTR)의 전압레벨이 높아지면 로딩부(730)의 로딩 값은 커지게 되고, 필터링된 제어전압(FL_V_CTR)의 전압레벨이 낮아지면 로딩부(730)의 로딩 값은 작아지게 된다. 필터링된 제어전압(FL_V_CTR)과 로딩 값의 관계는 설계에 따라 달라질 수 있다.
한편, 바이어싱부(750)는 바이어스 전압(V_BN)에 응답하여 인젝션 락킹 지연 셀(610)에 예정된 동작 전류를 흐르게 하기 위한 것으로, 공통노드(N)를 포함하는 전류 경로에 예정된 동작 전류를 흐르게 할 수 있다. 바이어싱부(750)는 공통노드(N)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 바이어스 전압(V_BN)을 게이트로 입력받는 제5 엔모스 트랜지스터(NM5)를 구비할 수 있다.
이러한 인젝션 락킹 지연 셀(610)은 주입되어지는 정/부 입력클럭신호(CLK_IN, /CLK_IN)와 동일한 주파수의 정/부 출력클럭신호(CLK_OUT, /CLK_OUT)를 출력한다. 이러한 인젝션 락킹 현상은 일반적인 인젝션 락킹 방식을 채택한 회로의 일반적인 동작 특성임으로 이에 관한 자세한 회로 동작은 생략하기로 한다.
참고로, 제1 엔모스 트랜지스터(NM1) 및 제3 엔모스 트랜지스터(NM3)와, 제2 엔모스 트랜지스터(NM2) 및 제4 엔모스 트랜지스터(NM4)의 사이즈(size) 비율을 조절하면 인젝션 락킹 범위를 조절하는 것도 가능하다.
도 8a 와 도 8b 각각은 제1 내지 제3 노말 지연 셀(630, 650, 670) 중 어느 하나를 설명하기 위한 회로도이다.
도 8a에는 일반적인 지연 셀로 필터링된 제어전압(FL_V_CTR)에 제어 받으며, 이전 단의 지연 셀에서 출력되는 클력신호를 각 입력단(IN, /IN)으로 입력받아 예정된 지연 시간만큼 지연시켜 해당하는 각 출력단(OUT, /OUT)으로 출력시킬 수 있다. 여기서, 입력단(IN, /IN)을 통해 입력되는 주파수와 출력단(OUT, /OUT)을 통해 출력되는 주파수는 동일하다.
도 8b 역시 필터링된 제어전압(FL_V_CTR)에 제어 받으며, 이전 단의 지연 셀에서 출력되는 클럭신호를 각 입력단(IN, /IN)으로 입력받아 예정된 지연 시간만큼 지연시켜 해당하는 각 출력단(OUT, /OUT)으로 출력시킬 수 있다. 도 8a와 도 8b의 지연 셀은 입력단(IN, /IN)을 구성하는 엔모스 트랜지스터의 개수가 다르며, 그 동작은 동일하다. 하지만 인젝션 락킹 지연 셀(610)과 노말 지연 셀(630, 650, 670)이 대칭적(symmetrical)으로 동작하기 위해서는 물리적인(physical) 레이아웃(layout)이 동일한 도 8b의 구성이 바람직할 수 있다.
전술한 바와 같이 본 발명에 따른 클럭 동기화 회로는 위상 고정 루프(310)와 인젝션 락킹 발진부(330)를 구비하여 지터 피킹 현상 및 패턴 지터 현상을 제거해 줄 수 있다. 이때, 위상 고정 루프(310)는 위상 마진만을 고려하여 설계할 수 있으며, 여기서 발생하는 패턴 지터 현상은 인젝션 락킹 발진부(330)의 필터링부(450)에서 제거할 수 있다. 또한, 안정적인 회로 동작을 위하여 인젝션 락킹 발진부(330)의 대역폭은 위상 고정 루프(310)의 대역폭보다 작게 가지고 가는 것이 바람직하다.
도 9는 본 발명의 클럭 동기화 회로의 전달 함수 특성 곡선을 설명하기 위한 시뮬레이션이다.
(a)는 위상 고정 루프(310)의 전달 함수 특선 곡선을 나타낸 것으로 본 발명에서도 종래와 마찬가지로 대역 폭 부근에 지터 피킹 현상이 발생할 수 있다.
(b)는 인젝션 락킹 발진부(330)의 전달 함수 특선 곡선을 나타낸 것으로, 인젝션 락킹 발진부(330)의 대역폭은 위상 고정 루프(310)의 대역폭보다 작게 가지고 갈 수 있다.
(c)는 본 발명의 클럭 동기화 회로의 전달 함수 특선 곡선을 나타낸 것으로, 본 발명에 따른 클럭 동기화 회로의 대역폭은 위상 고정 루프(310)의 전달 함수 특선 곡선(a)과 인젝션 락킹 발진부(330)의 전달 함수 특선 곡선(b)의 곱으로 나타난다. 도면에서 볼 수 있듯이, (a)에서 발생하는 지터 피킹 현상이 현저하게 줄어든 것을 볼 수 있다.
도 10은 본 발명에 따른 클럭 동기화 회로의 파워 노이즈 주파수에 따른 지터를 설명하기 위한 시뮬레이션이다.
도 10을 참조하면, 종래의 경우 대역폭 부근의 파워 노이즈가 인가되는 A와 같은 경우 큰 지터가 출력되는 것을 알 수 있다. 하지만 본 발명의 경우 지터가 확연하게 줄어든 것을 알 수 있다. 즉, 지터가 필터링 된 것을 알 수 있다.
전술한 바와 같이, 본 발명에 따른 클럭 동기화 회로는 일반적인 위상 고정 루프(310)를 통해 위상 고정 루프(310) 본연의 동작 특성을 확보하고, 인젝션 락킹 발진부(330)를 통해 지터 피킹 현상 및 패턴 지터 현상을 없애 줄 수 있다.
한편, 도 4의 인젝션 락킹 전압제어 발진부(430)의 다른 실시예를 알아보기 위하여 우선 도 11을 통해 도 3의 전압제어 발진부(310)의 구체적인 회로 구성을 알아보기로 한다.
도 11을 참조하면, 전압제어 발진부(310)는 4개의 노말 지연 셀(1110, 1130, 1150, 1170)을 구비할 수 있다. 일반적으로 전압제어 발진부(310)는 도 8a와 같은 노말 지연 셀을 구비할 수 있지만, 여기서는 도 12의 다른 실시예의 인젝션 락킹 전압제어 발진부(430)와 대칭적으로 구성하기 위하여 도 8b와 같은 지연 셀로 구성하였다. 도 12에서 설명하겠지만 전압제어 발진부(310)가 이러한 구성을 가지는 경우 대칭적인 동작을 위하여 인젝션 락킹 전압제어 발진부(430)의 각 지연 셀은 도 7의 인젝션 락킹 지연 셀로 구성되는 것이 바람직하다.
전압제어 발진부(310)는 인젝션 락킹 동작을 통해 제1 내지 제4 정/부 위상클럭신호(M_CLK<1>, /M_CLK<1>, M_CLK<2>, /M_CLK<2>, M_CLK<3>, /M_CLK<3>, M_CLK<4>, /M_CLK<4>)를 생성한다. 여기서, 제1 내지 제4 부 위상클럭신호(/M_CLK<1>, /M_CLK<2>, /M_CLK<3>, /M_CLK<4>)는 각각 제1 내지 제4 정 위상클럭신호(M_CLK<1>, M_CLK<2>, M_CLK<3>, M_CLK<4>)의 반전된 클럭신호이고, 제1 내지 제2 정 위상클럭신호(M_CLK<1>, M_CLK<2>, M_CLK<3>, M_CLK<4>)는 각각 예정된 위상만큼 차이(예컨대, 45°)를 가지는 멀티 위상 클럭 신호이다.
도 12는 도 4의 인젝션 락킹 전압제어 발진부(430)의 다른 실시예를 설명하기 위한 도면이다.
도 12의 인젝션 락킹 전압제어 발진부(430)는 도 11의 제1 내지 제4 정/부 위상클럭신호(M_CLK<1>, /M_CLK<1>, M_CLK<2>, /M_CLK<2>, M_CLK<3>, /M_CLK<3>, M_CLK<4>, /M_CLK<4>)에 대응하여 4개의 인젝션 락킹 지연 셀(1210, 1230, 1250, 1270)를 구비할 수 있다. 여기서, 4개의 인젝션 락킹 지연 셀(1210, 1230, 1250, 1270)은 도 7의 인젝션 락킹 지연 셀로 구성될 수 있으며, 각각의 인젝션 락킹 지연 셀은 대응하는 각 출력신호(M_CLK<1>, /M_CLK<1>, M_CLK<2>, /M_CLK<2>, M_CLK<3>, /M_CLK<3>, M_CLK<4>, /M_CLK<4>)를 주입받아 인젝션 락킹 동작을 수행할 수 있다. 여기서, 각 인젝션 락킹 지연 셀의 인젝션 락킹 동작은 이미 설명했으므로 생략하기로 한다.
한편, 도 12의 실시예에서는 4개의 인젝션 락킹 지연 셀(1210, 1230, 1250, 1270)에 대응하는 각 클럭 신호가 주입되는 경우를 일례로 들어 설명하였지만, 본 발명에 따르면 이중 적어도 어느 하나에만 신호가 주입될 수 있으며 이때 주입되는 클럭 신호는 기준클럭신호(CLK_REF)에 대응하는 위상을 가지는 클럭 신호이기만 하면 된다.
전술한 바와 같이, 본 발명에 따른 클럭 동기화 회로는 일반적인 위상 고정 루프(310)와, 인젝션 락킹 발진부(330)를 구성해 줌으로써, 위상/주파수 락킹 동작과 주파수 합성 동작뿐만 아니라 소모되는 전력을 줄일 수 있으며 지터에 대한 동작 특성을 향상시킬 수 있다. 또한, 인젝션 락킹 발진부(330)의 대역폭을 위상 고정 루프(310)의 대역폭보다 작게 설정함으로써, 지터 피킹 현상이 발생하는 구간을 제거하는 것이 가능하다.
이어서, 본 발명에 따른 클럭 동기화 회로는 필터링된 제어전압(FL_V_CTR)을 사용함으로써, PLL 클럭신호(CLK_PLL, /CLK_PLL)에 발진 제어전압(V_CTR)의 패턴 지터가 반영되지 않게 된다.
이어서, 본 발명에 따른 클럭 동기화 회로는 인젝션 락킹 방식을 적용함으로써, 안정적인 위상/주파수 락킹 동작뿐만 아니라 소모되는 전력을 줄일 수 있으며 지터에 대한 동작 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래의 아날로그 방식의 위상 고정 루프를 설명하기 위한 블록도.
도 2는 도 1의 위상 고정 루프의 지터 전달 함수(jitter transfer function) 특성 곡선을 설명하기 위한 그래프.
도 3은 본 발명에 따른 클럭 동기화 회로를 설명하기 위한 블록도.
도 4는 도 3의 인젝션 락킹 발진부(330)를 설명하기 위한 블록도.
도 5는 도 3의 발진 제어전압(V_CTR)과 필터링된 제어전압(FL_V_CTR)을 설명하기 위한 파형도.
도 6은 도 4의 인젝션 락킹 전압제어 발진부(430)를 설명하기 위한 도면.
도 7은 도 6의 인젝션 락킹 지연 셀(610)을 설명하기 위한 회로도.
도 8a 와 도 8b는 제1 내지 제3 노말 지연 셀(630, 650, 670) 중 어느 하나를 설명하기 위한 회로도.
도 9는 종래의 위상 고정 루프의 지터 전달 함수 특성 곡선을 설명하기 위한 시뮬레이션.
도 10은 본 발명의 위상 고정 루프의 지터 전달 함수 특성 곡선을 설명하기 위한 시뮬레이션.
도 11은 도 3의 전압제어 발진부(310)을 설명하기 위한 회로도.
도 12는 도 4의 인젝션 락킹 전압제어 발진부(430)의 다른 실시예를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
310 : 인젝션 락킹 발진부 330 : 위상 고정 루프

Claims (28)

  1. 기준클럭신호와 피드백클럭신호의 위상/주파수 차이를 검출하여 이에 대응하는 발진제어전압을 생성하고, 상기 발진제어전압에 대응하는 소오스 내부클럭신호를 생성하기 위한 위상고정루프와,
    상기 발진제어전압에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 상기 소오스 내부클럭신호를 입력받아 내부클럭신호를 생성하기 위한 인젝션 락킹 발진수단
    을 구비하는 클럭 동기화 회로.
  2. 제1항에 있어서,
    상기 소오스 내부클럭신호는 상기 기준클럭신호를 2N(여기서, N은 정수) 분주한 주파수를 가지고, 상기 내부클럭신호는 상기 소오스 내부클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로.
  3. 제1항에 있어서,
    상기 인젝션 락킹 발진수단은,
    상기 발진제어전압을 필터링하여 필터링된 제어전압을 출력하기 위한 필터링부와,
    상기 필터링된 제어전압을 입력받으며, 상기 소오스 내부클럭신호에 대응하는 주파수의 상기 내부클럭신호를 생성하기 위한 인젝션 락킹 전압제어 발진부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  4. 제3항에 있어서,
    상기 필터링부는 저역 통과 필터(low pass filter)를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  5. 제3항에 있어서,
    상기 인젝션 락킹 전압제어 발진부는,
    상기 필터링된 제어전압과 상기 소오스 내부클럭신호와 상기 내부클럭신호를 입력받아 상기 소오스 내부클럭신호에 대응하는 출력클럭신호를 생성하는 인젝션 락킹 지연 셀과,
    상기 출력클럭신호를 상기 발진 제어전압에 대응하는 예정된 지연 시간만큼 지연시켜 상기 내부클럭신호로 출력하는 노말 지연 셀을 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  6. 제5항에 있어서,
    상기 소오스 내부클럭신호와 상기 출력클럭신호는 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로.
  7. 제5항에 있어서,
    상기 인젝션 락킹 지연 셀은,
    상기 기준클럭신호와 상기 내부클럭신호를 입력받아 상기 기준클럭신호에 동기된 클럭신호를 출력하는 입/출력부;
    상기 필터링된 제어전압에 대응하는 로딩 값을 가지는 로딩부; 및
    바이어스 전압에 응답하여 상기 인젝션 락킹 지연 셀에 예정된 동작 전류를 흐르게 하는 바이어싱부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  8. 제7항에 있어서,
    상기 입/출력부는,
    차동 출력단과 상기 바이어싱부 사이에 삽입되고, 차동으로 입력되는 상기 소오스 내부클럭신호를 입력받는 제1 입력부와,
    상기 차동 출력단과 상기 바이어싱부 사이에 삽입되고, 차동으로 입력되는 상기 내부클럭신호를 입력받는 제2 입력부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  9. 제1항에 있어서,
    상기 소오스 기준클럭신호의 전압레벨을 예정된 전압레벨로 쉬프팅하여 상기 인젝션 락킹 발진수단에 제공하는 레벨쉬프팅수단을 더 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  10. 제1항에 있어서,
    상기 인젝션 락킹 발진수단의 대역폭은 상기 위상고정루프의 대역폭보다 작은 것을 특징으로 하는 클럭 동기화 회로.
  11. 기준클럭신호와 피드백되는 피드백클럭신호의 위상/주파수 차이를 검출신호로서 출력하는 위상/주파수 검출수단;
    상기 검출신호에 응답하여 차지 펌핑 동작을 수행하는 차지펌핑수단;
    상기 차지 펌핑 동작에 응답하여 발진 제어전압을 생성하는 제어전압 생성수단;
    상기 발진 제어전압에 대응하는 주파수의 소오스 내부클럭신호를 생성하는 전압제어 발진수단;
    상기 소오스 내부클럭신호를 분주하여 상기 피드백클럭신호를 생성하는 분주수단; 및
    상기 발진 제어전압에 응답하여 자유 발진 주파수(free running frequency)가 설정되며, 상기 소오스 내부클럭신호를 입력받아 내부클럭신호를 생성하기 위한 인젝션 락킹 발진수단
    을 구비하는 클럭 동기화 회로.
  12. 제11 항에 있어서,
    상기 전압제어 발진수단은,
    서로 예정된 위상 차이를 가지는 다수의 소오스 내부클럭신호를 생성하는 다수의 지연 셀을 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  13. 제12항에 있어서,
    상기 인젝션 락킹 발진수단은,
    상기 발진제어전압을 필터링하여 필터링된 제어전압을 출력하기 위한 필터링부와,
    상기 필터링된 제어전압을 입력받으며, 상기 다수의 소오스 내부클럭신호에 대응하는 상기 내부클럭신호를 생성하기 위한 인젝션 락킹 전압제어 발진부를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  14. 제13항에 있어서,
    상기 필터링부는 저역 통과 필터(low pass filter)를 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  15. 제13항에 있어서,
    상기 인젝션 락킹 전압제어 발진부는,
    상기 다수의 소오스 내부클럭신호에 대응하며, 다수의 내부클럭신호를 생성하는 다수의 인젝션 락킹 지연 셀을 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  16. 제13항에 있어서,
    상기 인젝션 락킹 전압제어 발진부는,
    상기 필터링된 제어전압과 제1 소오스 내부클럭신호와 상기 내부클럭신호를 입력받아 상기 제1 소오스 내부클럭신호에 대응하는 제1 내부클럭신호를 생성하는 제1 인젝션 락킹 지연 셀과,
    상기 필터링된 제어전압과 제2 소오스 내부클럭신호와 상기 제1 내부클럭신호를 입력받아 상기 제2 소오스 내부클럭신호에 대응하는 상기 내부클럭신호를 생성하는 제2 인젝션 락킹 지연 셀을 구비하는 하는 것을 특징으로 하는 클럭 동기화 회로.
  17. 제16항에 있어서,
    상기 제1 내부클럭신호는 상기 제1 소오스 내부클럭신호와 동일한 주파수를 가지고, 상기 내부클럭신호는 상기 제2 소오스 내부클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로.
  18. 제11항에 있어서,
    상기 소오스 기준클럭신호의 전압레벨을 예정된 전압레벨로 쉬프팅하는 레벨쉬프팅수단을 더 구비하는 것을 특징으로 하는 클럭 동기화 회로.
  19. 제11항에 있어서,
    상기 소오스 내부클럭신호는 상기 기준클럭신호를 2N(여기서, N은 정수) 분주한 주파수를 가지고, 상기 내부클럭신호는 상기 소오스 내부클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로.
  20. 제11항에 있어서,
    상기 인젝션 락킹 발진수단의 대역폭은 상기 소오스 내부클럭신호를 생성하기 위한 구성의 대역폭보다 작은 것을 특징으로 하는 클럭 동기화 회로.
  21. 기준클럭신호와 피드백클럭신호의 위상/주파수 락킹 동작을 통해 소오스 내부클럭신호를 생성하는 단계와,
    상기 위상/주파수 락킹 동작시 생성되는 발진 제어전압에 응답하여 자유 발진 주파수(free running frequency)를 설정하고, 상기 소오스 내부클럭신호를 주입하여 내부클럭신호를 생성하기 위한 인젝션 락킹 동작을 수행하는 단계
    를 포함하는 클럭 동기화 회로의 구동 방법.
  22. 제21항에 있어서,
    상기 위상/주파수 락킹 동작을 수행하는 단계는,
    상기 기준클럭신호와 피드백되는 상기 피드백클럭신호의 위상/주파수 차이를 검출신호로서 출력하는 단계;
    상기 검출신호에 응답하여 차지 펌핑 동작을 수행하는 단계;
    상기 차지 펌핑 동작에 응답하여 상기 발진 제어전압을 생성하는 단계;
    상기 발진 제어전압에 대응하는 주파수의 상기 소오스 내부클럭신호를 생성하는 단계; 및
    상기 소오스 내부클럭신호를 분주하여 상기 피드백클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  23. 제21항에 있어서,
    상기 소오스 내부클럭신호는 상기 기준클럭신호를 2N(여기서, N은 정수) 분주한 주파수를 가지고, 상기 내부클럭신호는 상기 소오스 내부클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  24. 제21항에 있어서,
    상기 인젝션 락킹 동작을 수행하는 단계는,
    상기 발진 제어전압을 저역 통과 필터링 하는 단계와,
    필터링된 발진 제어전압을 입력받으며, 상기 소오스 내부클럭신호를 주입하여 이에 대응하는 주파수의 상기 내부클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  25. 제24항에 있어서,
    상기 내부클럭신호를 생성하는 단계는,
    상기 소오스 내부클럭신호와 피드백되는 상기 내부클럭신호를 입력받아 상기 기준클럭신호에 대응하는 출력클럭신호를 생성하는 단계와,
    상기 출력클럭신호를 상기 필터링된 발진 제어전압에 대응하는 예정된 지연 시간만큼 지연시켜 상기 내부클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  26. 제22항에 있어서,
    상기 소오스 내부클럭신호는 서로 예정된 위상 차이를 가지는 다수의 소오스 내부클럭신호를 포함하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  27. 제26항에 있어서,
    상기 내부클럭신호를 생성하는 단계는,
    상기 다수의 소오스 내부클럭신호에 대응하는 다수의 내부클럭신호를 생성하는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
  28. 제21항에 있어서,
    상기 내부클럭신호는 상기 소오스 내부클럭신호와 동일한 주파수를 가지는 것을 특징으로 하는 클럭 동기화 회로의 구동 방법.
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