JPH1168559A - 位相同期ループ回路 - Google Patents

位相同期ループ回路

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JPH1168559A
JPH1168559A JP9222878A JP22287897A JPH1168559A JP H1168559 A JPH1168559 A JP H1168559A JP 9222878 A JP9222878 A JP 9222878A JP 22287897 A JP22287897 A JP 22287897A JP H1168559 A JPH1168559 A JP H1168559A
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phase
circuit
reset
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Hiroyuki Igura
裕之 井倉
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Original Assignee
NEC Corp
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Abstract

(57)【要約】 【課題】 電源電圧や周囲温度等の外部パラメータの変
動に対する安定性を高める。 【解決手段】 リセット信号生成回路１によって所定周
期でリセット信号を発生させる。このリセット信号に応
答して電圧制御発振器をリセット状態にし、位相比較器
３における基準入力信号と発振出力信号との位相差を零
に設定する。 【効果】 外部パラメータが変動してもＰＬＬ回路を安
定して動作させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は位相同期ループ回路
に関し、特にＬＳＩ（Ｌａｒｇｅ ＳｃａｌｅＩｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に供給するクロック信
号を生成する位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ；以下、ＰＬＬと呼ぶ）回路に関する。
【０００２】
【従来の技術】従来、この種のＰＬＬ回路はＬＳＩ内部
で用いるクロックを生成するために用いられている。例
えば、畑雅恭，古川計介による文献「ＰＬＬ−ＩＣの使
い方」，秋葉出版社（１９８６年２月１０日発行）の２
１〜２４頁には、従来のクロック逓倍回路として用いら
れるＰＬＬ回路の構成について解説してある。通常、Ｐ
ＬＬ回路は図１５に示されているように、電圧制御発振
器４５によって生成された出力クロック信号ＣＬＫＯＵ
Ｔ（端子１３３）を、分周器４６によって分周して得ら
れた同期クロック信号ＳＣＬＫ（端子１３４）と、入力
クロック信号ＣＬＫＩＮ（端子１３０）を位相比較器４
３で比較し、その結果得られた位相差信号Ｕ／Ｄ（端子
１３１）からループフィルタ４４を用いて高周波成分を
取除き得られたコントロール信号ＣＴＲ（端子１３２）
によって電圧制御発振器４５の出力クロック信号ＣＬＫ
ＯＵＴの周波数をコントロールすることによって、入力
クロック信号ＣＬＫＩＮと同期信号ＳＣＬＫとの周波数
差、及び位相差が無くなるようにコントロールし、それ
によって同期信号ＳＣＬＫと入力クロック信号ＣＬＫＩ
Ｎとの位相，周波数を等しくする。ここで、同期信号Ｓ
ＣＬＫは出力クロック信号ＣＬＫＯＵＴを分周した信号
であるので、出力クロック信号ＣＬＫＯＵＴの周波数
は、同期信号ＳＣＬＫの周波数の、分周器４６の分周比
の逆数倍（つまり、分周比が１／２なら２倍）であるの
で、結局、出力クロック信号ＣＬＫＯＵＴの周波数は入
力クロック信号ＣＬＫＩＮの周波数の、分周器４６の分
周比の逆数倍の周波数となる。このような機能によっ
て、ＰＬＬ回路は入力クロック信号を逓倍した出力クロ
ック信号を得ることができる。
【０００３】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路の構成では外部パラメータの変動に対する安定性が
低いという欠点がある。一般にＰＬＬ回路はフィードバ
ック制御機構を用いて出力クロック信号周波数の制御を
行っている。このフィードバック制御機構は、ループゲ
インが１以上になると、制御信号が発散・振動し、制御
が行えなくなることが知られている。フィードバック制
御系であるＰＬＬ回路には、例えば、位相比較器，ルー
プフィルタ，電圧制御発振器，分周器等の構成要素夫々
のゲイン、位相遅延値等の多数の制御パラメータが存在
する。それらの各パラメータは電源電圧，温度，周波数
等の外部パラメータによって変化する。このため、動作
保証範囲内での外部パラメータでのＰＬＬ回路の制御動
作を保証するには、動作保証範囲内での外部パラメータ
によって設定される制御パラメータの全ての組合わせに
おいて、フィードバック制御を行うための条件を満たし
ていることを保証しなければならない。
【０００４】外部パラメータの動作保証範囲は広いこと
が望ましい。そのためには、外部パラメータによる内
部パラメータの変化を抑える、内部パラメータの変化
による制御動作条件の余裕を広くする、の２つの方法が
考えられる。ここで、フィードバックループ制御機構に
おけるループゲインが１以上になる原因の１つとして、
ループ位相遅延量がπ（１８０度）以上になる場合が考
えられる。この場合、本来ネガティブフィードバックで
あるループがポジティブフィードバックになるために、
ループゲインが１以上になり、制御が行えなくなる。
【０００５】このループ位相遅延は、ループを構成する
各要素の位相遅延の和で示される。
【０００６】しかし、通常の逓倍用ＰＬＬ回路で用いら
れているフィードバックループ系では、電圧制御発振器
の位相遅延量は、位相の積分項となるため、理論上π／
２となる。また、ループフィルタの位相遅延量は、ルー
プフィルタがローパスフィルタを構成する必要があるた
め、理論上０からπ／２の値となる。しかし、１制御期
間内での制御信号の変動による出力クロック信号の波形
の周期の変動（ジッタ）を抑えるためループフィルタの
ダンピング定数は大きい方が好ましい。その結果とし
て、ループフィルタの位相遅延量もある程度大きな値に
設定する必要がある。
【０００７】上記のような理由から、通常の逓倍用ＰＬ
Ｌ回路におけるループ位相遅延はπに近い値になり、そ
のため、位相余裕が小さく外部パラメータの変動に対す
る安定性が低くなる。
【０００８】これらのことを、より具体的に説明すると
次のようになる。図１６には従来の逓倍用ＰＬＬ回路の
動作波形が示されている。図１６中の波形２１７は図１
５中の端子１３０の波形、波形２１８は端子１３４の波
形、波形２１９は端子１３１の波形、波形２２０は端子
１３２の波形、波形２２１は端子１３３の波形を夫々示
している。なお、図１６中のＰ１６１〜Ｐ１６５は、遅
延時間コントロール信号ＣＴＲと同期クロック信号ＳＣ
ＬＫとの位相誤差である。
【０００９】同図において、入力クロック信号ＣＬＫＩ
Ｎの５番目の周期（図では）での同期クロック信号Ｓ
ＣＬＫの周期は、既に入力クロック信号ＣＬＫＩＮの周
期より短いにもかかわらず、位相誤差は同期クロック信
号ＳＣＬＫが進んでいることを示す。このため、電圧制
御発振器の遅延時間コントロール信号ＣＴＲはさらに小
さな値となり、同期クロック信号ＳＣＬＫの周期はさら
に短くなるであろうことが予想される。これは、電圧制
御発振器４５の積分項により位相誤差が蓄積してしまっ
たため、正しい位相誤差を観測することができなかった
（位相誤差の観測の遅れ）からである。このように位相
誤差の観測の遅れが大きいと、位相制御が発振もしくは
発散し、位相同期が行えなくなる。これが、ループ位相
遅延による不安定性である。
【００１０】このように、従来の回路では、このループ
位相遅延による不安定性が発生するため外部パラメータ
の変化による誤動作が生じるという欠点があった。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は外部パラメー
タの変動に対する安定性が高い位相同期ループ回路を提
供することである。
【００１２】
【課題を解決するための手段】本発明による位相同期ル
ープ回路は、基準入力信号と発振出力信号との位相差を
検出する位相差検出手段と、前記位相差検出手段の位相
差検出結果に応じて発振動作を行って前記発振出力信号
を送出する発振手段とを含む位相同期ループ回路であっ
て、所定周期でリセット信号を発生するリセット信号発
生手段と、前記リセット信号に応答して前記位相差を零
に設定するリセット手段とを含むことを特徴とする。
【００１３】要するに本位相同期ループ回路は、定期的
に入力クロック信号と出力クロック信号との位相差をリ
セットする特徴を有する。より具体的には、入力クロッ
ク信号によってリセット信号を生成し、この生成したリ
セット信号によって電圧制御発振器の位相遅延量を初期
化するのである。
【００１４】つまり、入力クロック信号によって生成さ
れるリセット信号により定期的に電圧制御発振器がリセ
ットされるため、電圧制御発振器に蓄積される位相の積
分成分が削除され、擬似的に位相遅延が減少し、そのた
め位相余裕が増大し、その結果外部パラメータに対する
ＰＬＬ回路の安定性が向上するのである。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１６】図１は本発明の第１の実施の形態によるＰ
ＬＬ回路の構成を示すブロック図である。同図におい
て、本発明のＰＬＬ回路は、リセット信号生成回路１，
パルス幅差検出型の位相比較器２，ループフィルタ３，
電圧制御発振器４及び分周器５の５つのブロックによっ
て構成されている。入力クロック信号ＣＬＫＩＮが与え
られる端子１０１はリセット信号生成回路１の入力端に
接続され、リセット信号生成回路１の参照クロック出力
端には端子１０２が、リセット信号出力端には端子１０
７が接続されている。位相比較器２の参照クロック入力
端には端子１０２が、同期クロック入力端には端子１０
６が接続され、位相差信号出力端には端子１０３が接続
される。ループフィルタ３の入力端には端子１０３が接
続され、出力端には端子１０４が接続される。電圧制御
発振器４のコントロール信号入力端には端子１０４が接
続され、リセット信号入力端には端子１０７が接続され
る。電圧制御発振器４の出力端は端子１０５に接続さ
れ、端子１０５に与えられる信号は出力クロック信号Ｃ
ＬＫＯＵＴとなる。端子１０５は分周器５の入力端に接
続され、分周器５の出力端は端子１０６に接続される。
【００１７】次に、図１中のブロックの構成例について
図面を参照して詳細に説明する。
【００１８】図２は、図１に示されているリセット信号
生成回路１の構成例を示す図である。同図において、ク
ロック入力端子１０８は遅延素子６の入力端に接続され
ると共に、ＡＮＤ回路９の一方の入力端に接続される。
また、遅延素子６の出力端はインバータ回路７の入力端
に接続され、インバータ回路７の出力端はインバータ回
路８の入力端及びＡＮＤ回路９のもう一方の入力端に接
続される。インバータ回路８の出力端は遅延信号出力端
１０９に接続され、ＡＮＤ回路９の出力端はリセット信
号出力端１１０に接続される。
【００１９】次に、図２に示されているリセット信号生
成回路１の動作を説明する。クロック入力端子１０８に
印加された入力クロック信号は遅延素子６を通過するこ
とによって、入力クロック信号に対して位相の遅れた参
照クロック信号となる。その参照クロック信号をインバ
ータ回路７で反転した反転信号と入力クロック信号との
論理積をＡＮＤ回路９でとる。こうすることによって、
パルス幅がその遅延時間にほぼ等しい、パルス状のリセ
ット信号ＲＥＳＥＴを得ることができる。この信号ＲＥ
ＳＥＴはリセット信号出力端子に出力される。参照クロ
ック信号ＲＣＬＫは参照クロック出力端子に出力され
る。
【００２０】図３は、図１に示されているパルス幅差検
出型の位相比較器２の構成例を示す図である。同図にお
いて、参照クロック入力端子１１１はインバータ回路１
１の入力端及びＡＮＤ回路１２の一方の入力端に接続さ
れる。また、同期クロック入力端子１１２はインバータ
回路１０の入力端及びＡＮＤ回路１３の一方の入力端に
接続される。インバータ回路１０の出力端はＡＮＤ回路
１２のもう一方の入力端に接続され、インバータ回路１
１の出力端はＡＮＤ回路１３のもう一方の入力端に接続
される。
【００２１】ＡＮＤ回路１２の出力端はインバータ回路
１４の入力端に接続され、ｐＭＯＳトランジスタ１５の
ゲート端子に接続される。ＡＮＤ回路１３の出力端はｎ
ＭＯＳトランジスタ１６のゲート入力端に接続される。
ｐＭＯＳトランジスタ１５のドレイン端子は電源電圧レ
ベルＶDDに接続され、ｎＭＯＳトランジスタ１６のドレ
イン端子はグランドレベルＧＮＤに接続される。ｐＭＯ
Ｓトランジスタ１５及びｎＭＯＳトランジスタ１６のソ
ース端子は互いに接続され、位相比較信号出力端子１１
３に接続される。
【００２２】次に、図３に示されているパルス幅差検出
型の位相比較器２の動作を説明する。
【００２３】参照クロック入力端子１１１の電位がＨｉ
ｇｈレベル、同期クロック入力端子１１２の電位がＬｏ
ｗレベルであるとき、ＡＮＤ回路１２の出力はＨｉｇｈ
レベルとなる。すると、ｐＭＯＳトランジスタ１５はオ
ンとなり、出力端子１１３はＨｉｇｈレベルになる。
【００２４】参照クロック入力端子１１１の電位がＬｏ
ｗレベル、同期クロック入力端子１１２の電位がＨｉｇ
ｈレベルであるとき、ＡＮＤ回路１３の出力はＨｉｇｈ
レベルとなる。すると、ｎＭＯＳトランジスタ１６はオ
ンとなり、出力端子１１３はＬｏｗレベルになる。
【００２５】参照クロック入力端子１１１の電位と同期
クロック入力端子１１２の電位とが等しい場合、出力端
子１１３はハイインピーダンスとなる。つまり、２つの
入力信号のパルス幅の時間差に比例した時間だけ出力信
号がＨｉｇｈレベルもしくはＬｏｗレベルとなり、２つ
の入力信号の状態が等しいときには出力電位がその前の
状態を保持するようにハイインピーダンス状態となる。
このような動作により、参照クロック信号ＲＣＬＫと同
期クロック信号ＳＣＬＫとのパルス幅差に応じた出力パ
ルス信号を得ることができるのである。
【００２６】図４は図１に示されているループフィルタ
３の構成例を示す図である。同図において、入力端子１
１４は抵抗１７の一端に接続され、抵抗１７の他端は出
力端子１１５に接続される。また、抵抗１８の一端は出
力端子１１５に接続され、抵抗１８の他端は容量１９の
一端と接続される。容量１９の他端はグランドレベルＧ
ＮＤに接続される。
【００２７】かかるループフィルタ３は周知のローパス
フィルタを構成しており、入力端子１１４に印加される
位相誤差信号の高周波成分を除去して、出力端子１１５
に出力する。
【００２８】図５は図１に示されている電圧制御発振器
４の構成例を示す図である。同図において、電圧制御発
振器４は、複数のＡＮＤ回路，電圧制御遅延素子，イン
バータ回路及びバッファ回路から構成されている。コン
トロール信号入力端子１１６は電圧制御遅延素子２６〜
２９の遅延時間コントロール入力端に接続される。リセ
ット信号入力端子１１７はインバータ回路２０の入力端
に接続され、インバータ回路２０の出力端はＡＮＤ回路
２２〜２５の一方の入力端に接続されている。ＡＮＤ回
路２２〜２５の出力端は夫々電圧制御遅延素子２６〜２
９の遅延信号入力端に接続され、電圧制御遅延素子２６
〜２８の遅延信号出力端はＡＮＤ回路２３〜２５のもう
一方の入力端に接続される。
【００２９】電圧制御遅延素子２９の遅延信号出力端は
インバータ回路２１の入力端に接続され、インバータ回
路２１の出力端はＡＮＤ回路２２のもう一方の入力端に
接続される。ＡＮＤ回路２２の出力端はバッファ回路３
０の入力端にも接続され、バッファ回路３０の出力端は
出力クロック出力端子１１８に接続される。
【００３０】次に、図５に示されている電圧制御発振器
４の動作を説明する。
【００３１】リセット信号入力端子１１７の電位がＬｏ
ｗレベルであるとき、ＡＮＤ回路２２〜２５は全て、他
方の入力端の信号をそのまま出力端に出力するようにな
るため、インバータ回路２１，ＡＮＤ回路２２〜２５，
電圧制御遅延素子２６〜２９がネガティブフィードバッ
クループとして形成され、このループは発振し、出力端
子１１８にクロック信号を出力するようになる。
【００３２】出力されるクロック信号の周期は、ループ
を形成する電圧制御遅延素子及びＡＮＤ回路，インバー
タ回路の遅延時間の和の２倍になるため、コントロール
信号入力端子１１６の電位によってその周期が変化す
る。もし、リセット信号入力端子１１７の電位がＨｉｇ
ｈレベルであるとき、ＡＮＤ回路２２〜２５の出力は全
てＬｏｗレベルとなり、出力端子１１８の電位もＬｏｗ
レベルとなる。また、このとき電圧制御遅延素子２６〜
２９の遅延時間に相当する時間の経過後、電圧制御遅延
素子２６〜２９の出力端はＨｉｇｈレベルとなる。つま
り、リセット入力端子１１７の電位をＨｉｇｈレベルと
することによりこの電圧制御発振器の内部状態を初期状
態に設定することができる。
【００３３】図６は図５中の電圧制御遅延素子２６〜２
９の構成例を示す図である。同図において、遅延信号入
力端子１１９にはバッファ回路３１の入力端が接続され
ている。バッファ回路３１の出力端は遅延信号出力端子
１２１に接続されていると共に、ｎＭＯＳトランジスタ
３２のソース端にも接続されている。遅延時間コントロ
ール入力端子１２０はｎＭＯＳトランジスタ３２のゲー
ト端に接続され、ｎＭＯＳトランジスタ３２のドレイン
端は容量３３の一端と接続されている。容量３３の他端
はグランドレベルＧＮＤに接続されている。したがっ
て、バッファ回路３１と容量３３とは時定数回路による
遅延回路を構成することになる。
【００３４】図７は図１中の分周器５の構成例を示す図
である。同図において、入力端子１２２はフリップフロ
ップ回路３４のクロック入力端に接続されている。フリ
ップフロップ回路３４の信号出力端は出力端子１２３及
びインバータ回路３５の入力端に接続されている。イン
バータ回路３５の出力端はフリップフロップ回路３４の
信号入力端に接続されている。フリップフロップ回路３
４には、例えば周知のＤ型フリップフロップを用いる。
【００３５】かかる分周器５は１／２分周器を構成して
おり、入力端子１２２に入力されたクロック信号を１／
２の周波数に分周して、出力端子１２３に出力する。
【００３６】図１に戻り、同図中の各部の動作について
動作波形の例を参照しつつ説明する。図８は図１中の各
端子の波形例を示すタイムチャートである。波形２０１
は端子１０１の波形、波形２０２は端子１０２の波形、
波形２０３は端子１０７の波形、波形２０４は端子１０
６の波形、波形２０５は端子１０３の波形、波形２０６
は端子１０４の波形、波形２０７は端子１０５の波形を
示している。端子１０１に波形２０１のような入力クロ
ック信号ＣＬＫＩＮが与えられると、波形２０２に示
す、波形２０１に対して一定の遅延時間を持つような参
照クロック信号ＲＣＬＫが端子１０２に得られる。
【００３７】また、端子１０７には波形２０３に示すよ
うな、波形２０１と波形２０２との位相差に相当する幅
を持つパルス状のリセット信号ＲＥＳＥＴが得られる。
電圧制御発振器４に与えられるリセット信号ＲＥＳＥＴ
がＨｉｇｈレベルになると、電圧制御発振器４はリセッ
トされ、出力クロック信号ＣＬＫＯＵＴはＬｏｗレベル
となる。
【００３８】次に、リセット信号ＲＥＳＥＴがＬｏｗレ
ベルになると、直ちに出力クロック信号ＣＬＫＯＵＴは
Ｈｉｇｈレベルになる。すると、電圧制御発振器４は発
振を開始し、出力クロック信号ＣＬＫＯＵＴは波形２０
７に示すような波形となる。出力クロック信号ＣＬＫＯ
ＵＴは分周器５によって分周され、波形２０４に示すよ
うな同期クロック信号ＳＣＬＫが端子１０６に得られ
る。波形２０２に示される参照クロック信号ＲＣＬＫと
波形２０４に示される同期クロック信号ＳＣＬＫとのＨ
ｉｇｈレベルとの幅の差が位相誤差Ｐ１〜Ｐ５となる。
この位相誤差に比例した幅を持つ信号が位相比較器２に
よって生成され、波形２０５に示すような波形を持った
位相誤差信号Ｕ／Ｄが端子１０３に与えられる。
【００３９】この位相誤差信号Ｕ／Ｄはループフィルタ
３によってその高周波成分が除去され、電圧制御発振器
４のコントロール信号ＣＴＲとして端子１０４に与えら
れる。この信号は波形２０６のような波形となる。
【００４０】ここで、もし同期クロック信号ＳＣＬＫが
参照クロック信号ＲＣＬＫよりＨｉｇｈレベルの期間が
長いとき、つまり位相が遅れているとき、位相誤差信号
Ｕ／ＤはＬｏｗレベルのパルス信号となるため、コント
ロール信号ＣＴＲの電位は下がってゆく。そのため、電
圧制御発振器４の電圧制御遅延素子の遅延時間は減少
し、それによって出力クロックＣＬＫＯＵＴの周期は短
くなる。そのため同期クロックの位相遅延は減少し、そ
れによる位相誤差も次第に減少する。その結果、位相誤
差が無くなるようにコントロール信号ＣＴＲの電位が制
御される。
【００４１】また、その反対に、同期クロック信号ＳＣ
ＬＫが参照クロック信号ＲＣＬＫよりＨｉｇｈレベルの
期間が短いとき、つまり位相が進んでいるとき、位相誤
差信号Ｕ／ＤはＨｉｇｈレベルのパルス信号となるた
め、コントロール信号ＣＴＲの電位は上がってゆく。そ
のため、電圧制御発振器４の電圧制御遅延素子の遅延時
間は増加し、それによって出力クロックＣＬＫＯＵＴの
周期は長くなり、そのため参照クロックＲＣＬＫの位相
遅延は減少し、それによる位相誤差も次第に減少する。
【００４２】結局、これらの過程によって参照クロック
信号ＲＣＬＫと同期クロック信号ＳＣＬＫとの位相は一
致し、その結果出力クロック信号ＣＬＫＯＵＴは入力ク
ロック信号ＣＬＫＩＮを逓倍したクロックとなる。
【００４３】図９は本発明の第２の実施の形態によるＰ
ＬＬ回路の構成を示すブロック図である。同図におい
て、図１のＰＬＬ回路と異なる点は、分周器５がリセッ
ト付の分周器３６に代わっている点と、リセット信号Ｒ
ＥＳＥＴがそのリセット入力端に接続されている点であ
る。
【００４４】図１０にリセット付分周器３６の構成例が
示されている。同図において、出力クロック信号ＣＬＫ
ＯＵＴを分周した信号が同期クロック信号ＳＣＬＫであ
る。ここでもしリセットのタイミングと分周された同期
クロックＳＣＬＫのタイミングとがずれたとき、間違っ
た位相誤差が観測される可能性がある。図１１に同期ク
ロックＳＣＬＫがリセット信号ＲＥＳＥＴとあったタイ
ミングとなっている場合、ずれている場合の波形例を示
している。タイミングがあっている場合の波形が波形２
１０に、ずれている場合の波形が波形２１１に示されて
いる。波形２１０の同期クロックＳＣＬＫ＃１がリセッ
ト信号ＲＥＳＥＴと遷移タイミングが合っている場合、
位相誤差が正しく得られていることが分かる。一方、波
形２１１の同期クロックＳＣＬＫ＃２がリセット信号Ｒ
ＥＳＥＴと遷移タイミングが合っていない場合、位相誤
差が正しく得られていないことが分かる。
【００４５】よって、分周器３６にリセット信号ＲＥＳ
ＥＴを与え、定期的にタイミングを矯正することによっ
てリセット信号ＲＥＳＥＴとのずれを防ぐことができ
る。このため、図９及び図１０に示されているように、
リセット信号で分周器３６内のフリップフロップ回路３
７をリセットするのである。
【００４６】図１２は図９中の位相比較器２０の構成例
を示す図である。同図において、図３に示されている位
相比較器２と異なる点は、参照クロック入力端子１１１
及び同期クロック入力端子１１２に立上り位相調整回路
２９が接続され、その出力端が参照クロック入力端子が
接続されていたノード、つまり、インバータ１１の入力
端及びＡＮＤ回路１２の一方の入力端に接続されている
ノードに接続されている点である。
【００４７】図１３にこの立上り位相調整回路３９の構
成例が示されている。この立上り位相調整回路３９は、
同図に示されているように、立上り位相のみを比較する
位相比較器４０と、ループフィルタ４１と、電圧制御遅
延素子４２とを含んで構成されている。
【００４８】参照クロック入力端子１２７は電圧制御遅
延素子４２の入力端に接続され、電圧制御遅延素子４２
の出力端は出力端子１２９に接続され、またこの電圧制
御遅延素子４２の出力端は位相比較器４０の一方の入力
端にも接続されている。同期クロック入力端子１２８は
位相比較器４０の他方の入力端に接続され、位相比較器
４０の出力端はループフィルタ４１の入力端に接続され
ている。ループフィルタ４１の出力端は電圧制御遅延素
子４２の遅延時間コントロール信号入力端に接続されて
いる。
【００４９】かかる構成において、もし出力端子１２９
に現れるクロック波形の立上りのタイミングに対して同
期クロック入力端子１２８に現れるクロック波形の立上
りのタイミングが進んでいるか、もしくは遅れていると
き、位相比較器４０によって、その位相差が検出され
る。その信号の高周波成分をループフィルタ４１によっ
て取除いた後、電圧制御遅延素子４２の遅延時間が小さ
くなるように遅延時間コントロール信号が制御される。
こうすることによって、出力端子１２９に現れるクロッ
ク信号と同期クロック入力端子１２８に現れるクロック
信号との立上りタイミングの位相が等しくなるように動
作する。
【００５０】図１４に参照クロック信号ＲＣＬＫと同期
クロック信号ＳＣＬＫとの関係が示されている。同図に
おいて、もし分周器５もしくは分周器３６の遅延時間が
零の場合、参照クロック信号ＲＣＬＫの立上りのタイミ
ングと同期クロック信号ＳＣＬＫの立上りのタイミング
とは、リセット信号ＲＥＳＥＴの立上りタイミングによ
って引き起こされ、直ちに伝わるのでほぼ等しいと考え
て良い。
【００５１】この場合、図１４（ａ）のように、参照ク
ロック信号ＲＣＬＫと同期クロック信号ＳＣＬＫとの立
上りタイミングは等しく、クロック信号のパルス幅の差
がそのまま位相誤差になるはずである。ところが、分周
器５もしくは分周器３６の遅延時間が大きいと、図１４
（ｂ）のように、参照クロック信号ＲＣＬＫと同期クロ
ック信号ＳＣＬＫとの立上りタイミングがずれる。する
と、両クロック信号のパルス幅の差に相当する時間に分
周器の遅延時間が加算され、正しく位相誤差を測定する
ことができなくなる。
【００５２】そこで、図１２に示されているように位相
比較器を構成すれば、参照クロック信号ＲＣＬＫと同期
クロック信号ＳＣＬＫとの立上りのタイミングを一致さ
せることができる。このため、分周器の遅延を排除する
ことができ、より正確な位相誤差を測定できるようにな
る。
【００５３】以上のように本発明によれば、電源電圧，
温度等の外部パラメータの変動に対するＰＬＬ回路の安
定性を向上させることができるのである。このため、本
発明を用いたＰＬＬ回路は従来のＰＬＬ回路より広い動
作条件で動作させることができるのである。
【００５４】請求項の記載に関連して本発明は更に次の
態様をとりうる。
【００５５】（１）前記分周手段は、前記発振出力信号
をクロック入力とし前記リセット信号によってリセット
されるＤ型フリップフロップと、このフリップフロップ
の出力を反転して該フリップフロップの入力に与える反
転回路とを含み、前記フリップフロップの出力を分周出
力としたことを特徴とする請求項２記載の位相同期ルー
プ回路。
【００５６】（２）前記遅延回路は、時定数回路である
ことを特徴とする請求項３記載の位相同期ループ回路。
【００５７】
【発明の効果】以上説明したように本発明は、ＰＬＬ回
路において、所定周期でリセット信号を発生させ、この
リセット信号に応答して基準入力信号と発振出力信号と
の位相差を零に設定することにより、電源電圧や周囲温
度等の外部パラメータが変動してもＰＬＬ回路を安定し
て動作させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による位相同期ルー
プ回路の構成を示すブロック図である。
【図２】図１中のリセット信号生成回路の構成例を示す
ブロック図である。
【図３】図１中の位相比較器の構成例を示す図である。
【図４】図１中のループフィルタの構成例を示す図であ
る。
【図５】図１中の電圧制御発振器の構成例を示すブロッ
ク図である。
【図６】図５中の電圧制御遅延素子の構成例を示す図で
ある。
【図７】図１中の分周器の構成例を示す図である。
【図８】図１中の位相同期ループ回路の動作を示すタイ
ムチャートである。
【図９】本発明の第２の実施の形態による位相同期ルー
プ回路の構成を示すブロック図である。
【図１０】図９中の分周器の構成例を示す図である。
【図１１】分周器がタイミングずれを起こしたときの動
作を示すタイムチャートである。
【図１２】図９中の位相比較器の構成例を示す図であ
る。
【図１３】図１２中の立上り位相調整回路の構成例を示
す図である。
【図１４】図（ａ）及び（ｂ）は、位相検出誤差が発生
する様子を示すタイムチャートである。
【図１５】従来の位相同期ループ回路の構成を示すブロ
ック図である。
【図１６】図１５の各部の動作を示すタイムチャートで
ある。
【符号の説明】
１ リセット信号生成回路 ２，２０ 位相比較器 ３ ループフィルタ ４ 電圧制御発振器 ５，３６ 分周器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基準入力信号と発振出力信号との位相差
    を検出する位相差検出手段と、前記位相差検出手段の位
    相差検出結果に応じて発振動作を行って前記発振出力信
    号を送出する発振手段とを含む位相同期ループ回路であ
    って、所定周期でリセット信号を発生するリセット信号
    発生手段と、前記リセット信号に応答して前記位相差を
    零に設定するリセット手段とを含むことを特徴とする位
    相同期ループ回路。
  2. 【請求項２】 前記発振出力信号を分周し前記リセット
    信号によって初期状態にリセットされる分周手段を更に
    含むことを特徴とする請求項１記載の位相同期ループ回
    路。
  3. 【請求項３】 前記発振手段は、前記リセット信号を一
    方の入力とする２入力ゲート回路と、このゲート回路の
    出力信号を前記位相差検出結果に応じて遅延させる遅延
    回路と、この遅延回路により遅延された信号を反転して
    前記ゲート回路の他方の入力とする反転回路とを含むこ
    とを特徴とする請求項１又は２記載の位相同期ループ回
    路。
  4. 【請求項４】 前記所定周期は、前記基準入力信号の繰
    返し周期と略同一であることを特徴とする請求項１〜３
    のいずれかに記載の位相同期ループ回路。
  5. 【請求項５】 前記位相差検出手段は、前記基準入力信
    号及び前記発振出力信号の遷移タイミング同士の位相差
    を検出する手段を含むことを特徴とする請求項１〜４の
    いずれかに記載の位相同期ループ回路。
  6. 【請求項６】 前記位相差検出手段は、前記基準入力信
    号と前記発振出力信号との位相差を検出する手段と、こ
    の検出結果に応じて前記基準入力信号と前記発振出力信
    号とのいずれか一方を遅延させる手段と、この遅延され
    た後の信号と前記基準入力信号及び前記発振出力信号の
    うちの遅延されなかった方の信号との遷移タイミング同
    士の位相差を検出する手段を含むことを特徴とする請求
    項１〜４のいずれかに記載の位相同期ループ回路。
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