CN102714059B - 存取线相依偏置方案 - Google Patents

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Abstract

本发明包括用于存取线偏置的方法、装置及***。一个实施例包括使用在存储器装置外部的控制器来选择特定存取线相依偏置方案及对应偏置条件以供在对所述存储器装置的存储器单元阵列执行存取操作中使用，并使用所述选定特定存取线相依偏置方案及对应偏置条件来执行所述存取操作。在一个或一个以上实施例中，所述选定特定存取线相依偏置方案及对应偏置条件是由在所述存储器装置外部的所述控制器至少部分地基于所述阵列的目标存取线而选择。

Description

存取线相依偏置方案
技术领域
本发明大体来说涉及半导体存储器装置、方法及***，且更特定来说，涉及存取线相依偏置方案。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在包括易失性及非易失性存储器的众多不同类型的存储器。易失性存储器可需要电力来维持其数据且包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在不被加电时仍保持所存储的信息而提供持久数据且可包括NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及相变随机存取存储器(PCRAM)以及其它存储器。
可在存储器***中使用各种类型的存储器。举例来说，快闪存储器可作为内部存储器或作为可装卸式存储器而成为存储器***的一部分，高速缓冲存储器可经由格式(例如USB(通用串行总线)、MMC(多媒体卡)、CF(紧凑式快闪)、或SD(安全数字卡)以及其它格式)通过接口耦合到所述存储器***。快闪存储器装置(包括浮动栅极快闪装置及电荷陷获快闪(CTF)装置)可作为非易失性存储器用于各种各样的电子应用。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。
快闪存储器的使用包括用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)及电影播放器以及其它电子装置的存储器。两种常见类型的快闪存储器阵列架构是“NAND”及“NOR”架构，如此称谓是因为借以布置每一者的基本存储器单元配置的逻辑形式。NAND阵列架构将其存储器单元阵列布置成矩阵以使得所述阵列的“行”中的每一存储器单元的控制栅极耦合到(且在一些情形中形成)存取线(例如，在所述技术中通常提及的字线)。然而，每一存储器单元并非通过其漏极直接耦合到数据线(例如，在所述技术中通常提及的位线)。而是，所述阵列的存储器单元在共用源极与位线之间源极到漏极地串联耦合在一起，其中共用耦合到特定位线的存储器单元称作“列”。
NAND存储器装置可包括组织成物理存储器单元块的若干个存储器单元阵列。当存取存储器单元块内的存储器单元时，所述块内的不同组字线可用不同电压来偏置，此取决于所期望的操作及所述组字线与目标(例如，选定)字线的关系。在存取操作(例如，编程操作、验证操作或读取操作)期间，存储器单元的其它部分(例如，阱、源极区或位线)也可用不同电压来偏置，此取决于所期望的操作及所述组字线与目标字线的关系。
例如，取决于目标字线的位置，可与编程操作相关联地使用几种不同编程抑制方案(例如，技术)。不同编程抑制技术的实例包括自升压、擦除区域自升压(EASB)、经修改的擦除区域自升压(REASB)、局部自升压(LSB)及经修改的局部自升压(RLSB)。
取决于目标字线的位置使用不同偏置方案可提供各种益处。例如，使用不同编程抑制方案可减小编程干扰及/或读取干扰，以及其它益处。
发明内容
附图说明
图1是可根据本发明的一个或一个以上实施例操作的非易失性存储器阵列的一部分的示意图。
图2是根据本发明的一个或一个以上实施例的存储器***的一部分的功能框图。
图3是图解说明根据本发明的一个或一个以上实施例的若干个可选择偏置方案及对应偏置条件的表。
图4是图解说明根据现有技术的编程序列的流程图。
图5是图解说明根据本发明的一个或一个以上实施例包括选择存取线相依偏置方案的存取操作序列的流程图。
图6图解说明根据本发明的一个或一个以上实施例的存储器***的图示。
具体实施方式
本发明包括用于存取线偏置的方法、装置及***。一个实施例包括使用在存储器装置外部的控制器来选择特定存取线相依偏置方案及对应偏置条件以供在对所述存储器装置的存储器单元阵列执行存取操作中使用，并使用所述选定特定存取线相依偏置方案及对应偏置条件来执行所述存取操作。在一个或一个以上实施例中，所述选定特定存取线相依偏置方案及对应偏置条件是由在所述存储器装置外部的所述控制器至少部分地基于所述阵列的目标存取线而选择。
本文中所述的一个或一个以上实施例促进控制全局存取线以对非易失性存储器装置的存储器单元应用不同偏置方案的灵活性，且可减小非易失性存储器装置的设计周期及裸片大小(此可改善存储器装置的功能性)，以及本文中进一步描述的其它益处。
在本发明的以下详细说明中，参照形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一个或一个以上实施例的随附图式。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的前提下做出工艺、电及/或结构改变。如本文中所使用，指示符“N”、“M”、“K”及“J”(尤其关于图式中的参考编号)指示本发明的一个或一个以上实施例可包括如此指定的若干个特定特征。
本文中的图遵循其中第一个数字或前几个数字对应于图式图编号，且其余几个数字识别所述图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，105可指代图1中的元件“05”，且类似元件可在图2中称作205。如将了解，可添加、交换及/或删除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对标度打算图解说明本发明的实施例且不应视为具有限定意义。
图1是可根据本发明的一个或一个以上实施例操作的非易失性存储器阵列100的一部分的示意图。图1的实施例图解说明NAND架构非易失性存储器。然而，本文中所述的实施例并不限于此实例。如图1中所示，存储器阵列100包括存取线(例如，字线105-1、...、105-N)及对应数据线(例如，局部位线107-1、107-2、107-3、...、107-M)。为了便于在数字环境下寻址，字线105-1、...、105-N的数目及局部位线107-1、107-2、107-3、...、107-M的数目可为2的某一次幂(例如，256个字线乘4,096个位线)。
存储器阵列100包括NAND串109-1、109-2、109-3、...、109-M。每一NAND串包括非易失性存储器单元111-1、...、111-N，每一存储器单元与相应字线105-1、...、105-N相关联。每一NAND串(及其组成存储器单元)还与局部位线107-1、107-2、107-3、...、107-M相关联。每一NAND串109-1、109-2、109-3、...、109-M的非易失性存储器单元111-1、...、111-N源极到漏极地串联连接在源极选择栅极(SGS)(例如，场效应晶体管(FET)113)与漏极选择栅极(SGD)(例如，FET 119)之间。每一源极选择栅极113经配置以响应于源极选择线117上的信号而将相应NAND串109选择性地耦合到共用源极123，而每一漏极选择栅极119经配置以响应于漏极选择线115上的信号而将相应NAND串选择性地耦合到相应位线107。
如在图1中所图解说明的实施例中所示，源极选择栅极113的源极连接到共用源极线123。源极选择栅极113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极触点121-1处连接到对应NAND串109-1的局部位线107-1。漏极选择栅极119的源极连接到最后一个存储器单元111-N(例如，对应NAND串109-1的浮动栅极晶体管)的漏极。
在一个或一个以上实施例中，非易失性存储器单元111-1、...、111-N的构造包括源极、漏极、浮动栅极或其它电荷存储节点及控制栅极。非易失性存储器单元111-1、...、111-N使其控制栅极分别耦合到字线105-1、...、105-N。一“列”非易失性存储器单元111-1、...、111-N构成NAND串(例如，109-1、109-2、109-3、...、109-M)，且分别耦合到给定局部位线(例如，107-1、107-2、107-3、...、107-M)。一“行”非易失性存储器单元是共同耦合到给定字线(例如，105-1、...、105-N)的那些存储器单元。使用措词“列”及“行”并非旨在隐含特定线性(例如，非易失性存储器单元的垂直及/或水平定向)。NOR阵列架构将类似地布局，只是存储器单元串将并联耦合在选择栅极之间罢了。
如所属领域的技术人员将了解，耦合到目标(例如，选定)字线(例如，105-1、...、105-N)的单元的子组可作为群组来一起编程及/或感测(例如，读取)。在编程操作期间，与编程操作所针对的存储器单元相关联的选定字线将接收经设计以在存储器单元未被编程抑制(例如，经由提供到存储器单元耦合到的位线的抑制电压)的情况下改变与所述字线相关联的存储器单元的数据状态的第一电压(例如，编程电压)，同时将第二电压(例如，通过电压)提供到块的未选/其余字线，所述第二电压经设计以激活与那些字线相关联的每一存储器单元而不产生充分偏置以改变那些存储器单元的编程状态，不管其是否被编程抑制。还存在其中使用各种不同偏置条件(例如，电压)的其它编程操作。例如，存在其中选定字线接收第一电压、邻近字线接收第二电压且其余未选字线接收第三电压的操作；其中选定字线接收第一电压、第一邻近字线接收第二电压、第二邻近字线接收第三电压且其余未选字线接收第四电压的操作；及其中选定字线接收第一电压、上部邻近字线接收第二电压、下部邻近字线接收第三电压、下一下部邻近字线接收第四电压且其余未选字线接收第五电压的操作。
此外，与特定编程操作相关联的特定偏置方案及对应偏置条件可例如基于目标字线(例如，编程电压提供到的选定字线)在存储器单元块内的相对位置而变化。即，偏置方案可为字线相依的。可为字线相依的偏置方案的实例包括编程抑制方案及编程电压斜升速率方案以及其它方案。
例如，如上文所提到，可与编程操作相关联地使用几种不同编程抑制方案，且选定的特定方案(及对应偏置条件)可取决于目标字线的位置(例如，偏置方案可为字线相依的)。不同编程抑制方案的实例包括自升压、擦除区域自升压(EASB)、经修改擦除区域自升压(REASB)、局部自升压(LSB)及经修改局部自升压(RLSB)，其中不同方案中的每一者包括与编程操作相关联的与其相关联的一组相异偏置条件(例如，将提供到选定字线、未选字线、阱区、源极区及/或位线的一组特定电压)。
感测操作(例如读取或编程验证操作)可包括感测耦合到选定单元的位线的电压及/或电流改变以确定选定单元的状态。感测操作可涉及将高于提供到与选定存储器单元相关联的源极(例如，源极线123)的电压的电压提供到(例如，驱动)与所述选定存储器单元相关联的位线(例如，位线107-1)。另一选择为，感测操作可包括对位线107-1预充电，随后在选定单元开始导通时放电，且感测放电。
感测选定单元的状态可包括将若干个感测电压(例如，读取电压“Vread”)提供(例如，施加)到选定字线，同时将若干个电压提供到耦合到所述串的未选单元的字线，所述多个电压足以独立于未选单元的阈值电压将所述未选单元置于导通状态(例如，读取通过电压“Vpass_read”)。对应于正被读取及/或验证的选定单元的位线可经感测以确定选定单元是否响应于提供到选定字线的特定感测电压而导通。举例来说，选定单元的状态可通过在其下位线电流达到与特定状态相关联的特定参考电流的字线电压来确定。
编程验证操作可包括将若干个编程验证电压提供到选定字线(例如，在编程脉冲之后)以确定耦合到选定字线的存储器单元是否已达到所期望编程状态。与编程验证操作相关联，高速缓冲存储器元件可存储选定存储器单元的编程状况(例如，选定存储器单元是否已达到所期望编程状态)。举例来说，选定存储器单元的编程状况可包括编程完成及编程未完成中的一者。
在执行编程验证操作之前，选定存储器单元的编程状况可指示编程未完成。如果编程验证操作确定选定存储器单元已达到所期望编程状态，那么可改变编程状况(存储于高速缓冲存储器元件中)以指示编程完成。编程状况的此变化可影响选定存储器单元是否将在后续编程脉冲期间被编程抑制。举例来说，如果存储于高速缓冲存储器元件中的编程状况是编程未完成，那么选定存储器单元将在提供到选定字线的后续编程脉冲期间不被编程抑制。然而，如果存储于高速缓冲存储器元件中的编程状况是编程完成，那么选定存储器单元将在提供到选定字线的后续编程脉冲期间被编程抑制。
读取偏置方案也可为字线相依的。即，读取偏置方案可包括使用若干种不同读取技术，且特定读取偏置方案及对应偏置条件可基于目标字线(例如，基于目标字线在存储器单元块内的位置)来选择。作为实例，如果目标字线位于单元串的一端(例如，源极端或漏极端)处，那么可使用一个特定读取偏置方案，且如果目标字线不位于串的一端处，那么可使用不同读取偏置方案。
在某些情况下，可针对每一相应字线使用不同偏置方案。例如，可针对每一不同字线使用不同编程抑制偏置方案(及一组相关联特定偏置条件)。如果存储器单元块包括64个字线，那么可使用64组不同偏置条件(例如，一个组针对64种不同方案中的每一者)。也将可具有64种不同编程斜升速率偏置方案及64种不同读取偏置方案以使得将需要192组不同偏置条件。
如下文连同图4一起所论述，取决于选定字线的位置提供不同偏置方案的各种现有技术方法包括借助位于存储器装置上(例如，位于NAND裸片或芯片上)的大型组合逻辑来实施不同方案。组合逻辑可包括多个内置式修整寄存器及或复杂驱动器电路(例如，复杂字线驱动器、阱驱动器、源极驱动器等)。所述不同方案可通过内部控制电路(例如，位于NAND裸片或芯片上的一个或一个以上控制组件)通过多个地址解码层级来激活以确定选定字线或字线群组的位置并选择适当的偏置方案。
此些现有方法具有各种缺点。例如，经由组合逻辑对NAND装置实施不同偏置方案可增加NAND装置的物理大小(例如，占用面积)及/或减小可用于存储器单元的面积。经由组合逻辑来实施几种不同偏置方案也可增加设计周期。因此，现有方法可实施很少不同方案，此可减小字线控制的灵活性并减小存储器装置的功能性。此外，根据现有技术经由组合逻辑实施不同偏置方案带来修改偏置方案及/或将额外偏置方案添加到存储器装置的困难，此减小存储器装置的灵活性及功能性。
相比来说，且如连同图5到6一起进一步所描述，本发明的一个或一个以上实施例通过将对字线相依偏置方案及对应偏置条件的选择功能移位给在存储器装置外部的控制器来提供非易失性存储器装置的增加的灵活性及功能性。在一个或一个以上实施例中，外部控制器可为主机处理器或可嵌入于主机处理器中。与现有方法相比，各种实施例可减少用于实施多个不同字线相依偏置方案的组合逻辑的量，此可改善NAND装置的设计周期及良率。本发明的一个或一个以上实施例还提供调整偏置方案及/或添加额外偏置方案而不物理上修改NAND存储器装置的硬件组件(例如，驱动器电路、解码电路、修整寄存器等)的能力。
图2是根据本发明的一个或一个以上实施例的存储器***的一部分的功能性框图。图2中所示的实例包括NAND快闪存储器装置(例如，图6中所示的装置680)的一部分。图2中所图解说明的实例包括若干个存储器单元块202-0(Block_j-1)、202-1(Blockj)及202-2(Block_j+1)。块202-0、202-1及202-2中的每一者包括具有耦合到其的存储器单元的若干个局部存取线(例如，字线205-0(Wl_0)、205-1(Wl_1)、...、205-k(Wl_k))。每一块202-0、202-1及202-2的局部字线205-0、205-1、...、205-k中的每一者可经由驱动器晶体管选择性地耦合到若干个对应全局字线206-0(gWl_0)、206-1(gWl_1)、...、206-k(gWl_k)中的一者。
在操作期间，与块202-0、202-1及202-2中的每一者相关联的解码器208可用于基于选定块地址212将全局字线206-0、206-1、...、206-k耦合到选定块的局部字线205-0、205-1、...、205-k。例如，如果块202-1是选定块，那么与块202-1相关联的解码器208的输出将电压(HVpass_j)提供到与块202-1相关联的驱动器晶体管的栅极以将选定块的局部字线耦合到全局字线206-0、206-1、...、206-k。
如图2中所图解说明，全局字线驱动器203耦合到全局字线206-0、206-1、...、206-k中的每一者。因此，可使用全局字线驱动器203来将电压信号提供到选定块的局部字线205-0、205-1、...、205-k中的每一者。作为实例，在感测操作(例如读取或编程验证操作)中，全局字线驱动器203可经由适当的对应全局字线来将读取电压(Vread)提供到选定块的选定字线(例如，基于接收到的字线地址230)，且将读取通过电压(Vread_pass)提供到选定块的未选字线。
如图2中所图解说明，存储器***包括电压供应组件204，所述电压供应组件可将适当电压供应到全局字线驱动器203，例如读取电压、读取通过电压、编程电压(Vpgm)、编程通过电压(Vpass)及擦除电压(Verase)。实施例不仅限于此。例如，在本发明的各种实施例中，电压供应组件204也可将例如抑制电压及播种电压的各种其它电压供应到驱动器203及/或***的其它驱动器组件(图2中未展示)。
图3是图解说明根据本发明的一个或一个以上实施例的若干个可选择偏置方案及对应偏置条件的表314。表314图解说明若干个不同类型的偏置方案316-1(编程抑制)、316-2(编程电压斜升速率)及316-3(读取)。偏置方案类型316-1、316-2及316-3中的每一者包括对应组的不同偏置条件(在表314中列出为1、2、...、N)。指示符“N”可表示与存储器阵列的特定块相关联的局部字线的数目(例如，32、64、128等)。即，一个或一个以上实施例可包括多个不同可选择编程抑制方案、多个不同可选择编程电压斜升速率方案及/或多个不同可选择读取偏置方案。
如下文进一步描述，在各种实施例中，特定字线相依偏置方案(例如，316-1、316-2、316-3)及其对应偏置条件(1、2、...、N)可由在存储器装置外部的控制器选择以供在对存储器装置的存储器单元阵列执行存取操作(例如，编程、读取、验证或擦除操作)中使用。选定特定偏置方案(例如，选定特定编程抑制方案及对应偏置条件)可由外部控制器至少部分地基于阵列的目标字线的位置(例如，基于目标字线的字线地址)来选择。
如图3中所图解说明，特定选定字线相依偏置方案是若干个不同可选择偏置方案中的一者。在各种实施例中，外部控制器可调整偏置条件中对应于不同可选择偏置方案中的至少一者的至少一者(例如，自初始值调整到经调整值)。在一个或一个以上实施例中，外部控制器可经配置以将一个或一个以上额外偏置方案添加到所述若干个不同可选择方案。添加及/或修改偏置方案可经由外部控制器上的软件及/或固件来实现。
图4是图解说明根据现有技术的编程序列的流程图。在步骤440处，数据命令(例如，数据加载命令)由耦合到外部主机(例如外部主机的处理器)且经配置以从所述外部主机接收命令的存储器装置(例如，NAND装置)的内部控制器发布。内部控制器及其存储器阵列可位于同一IC存储器装置芯片上。可将数据加载命令输入到存储器装置的内部控制组件(例如，状态机及/或命令电路)，从而允许数据被输入到数据输入/输出(I/O)控制组件(例如，I/O缓冲器)。内部控制组件将输入数据识别为命令且经由命令锁存信号对其进行锁存。
在步骤442中，将指定页地址的地址数据从内部控制器输入到行解码与行控制电路(例如，字线驱动器电路)。将输入地址数据识别为页地址且经由内部控制组件对其进行锁存。
在步骤444处，将编程数据输入到存储器装置的数据I/O缓冲器。输入编程数据可为例如532个字节的编程数据，但也可具有各种其它编程数据大小。可将编程数据锁存在选定位线的寄存器(例如，数据寄存器)中。也可将编程数据锁存在选定位线的第二寄存器中(例如，以用于验证操作)。
在步骤446处，存储器装置的内部控制器提供编程命令且将其输入到数据I/O缓冲器。所述命令是由内部控制组件经由命令锁存信号来锁存。步骤448指示在编程算法于步骤450处开始之前(例如，在将编程电压脉冲及其它偏置条件提供到所述阵列以使用特定偏置方案(例如用以将所期望数据编程到所述阵列的特定编程抑制方案)来编程存储器单元之前)的待命时间(例如，几微秒)。
在将所期望数据编程到存储器阵列之前，确定特定偏置方案及对应偏置条件。在现有技术方法(例如图4中所示的方法)中，可基于目标字线的地址通过内置式修整寄存器及与地址解码电路及/或各种驱动器电路(例如，字线、阱、源极、位线驱动器)相关联的内部组合逻辑来确定特定偏置方案及对应偏置条件。
例如，如步骤452处所图解说明，开始设置特定抑制方案并对与特定抑制方案相关联的控制寄存器进行加载。可将来自控制寄存器的信息(例如，数据)输入连同来自对应于特定抑制方案的内置式修整寄存器及相关联组合逻辑456的数据提供到与各种驱动器电路454相关联的组合逻辑。此信息然后由各种驱动器458接收。驱动器458在存储器装置准备就绪(如步骤460处所示)时用对应于选定编程抑制方案的特定偏置条件(例如，电压)来驱动阵列的适当部分。
现有技术存取操作(例如图4中所图解说明的现有技术编程操作)具有各种缺点。例如，如上文所论述，借助位于存储器装置上(例如，位于NAND裸片或芯片上)的大型组合逻辑(例如，复杂字线驱动器、阱驱动器、源极驱动器、解码电路、内置式修整寄存器以及其它组合逻辑)来选择并实施不同编程抑制方案可增加NAND装置的物理大小(例如，占用面积)、增加设计周期且可限制可用偏置方案的数目，此可减小字线控制的灵活性并减小存储器装置的功能性。
图5是图解说明根据本发明的一个或一个以上实施例包括选择存取线相依偏置方案的存取操作序列的流程图。图6图解说明根据本发明的一个或一个以上实施例的存储器***670的简化框图。例如，图6中所图解说明的存储器***670可执行图5中所图解说明的实施例中所述的步骤。因此，结合图5的流程图论述图6的***670。
在各种实施例中，存储器***670包括与外部控制器通信(例如，耦合到所述外部控制器)的存储器装置680。在图6中所图解说明的实施例中，存储器***670包括耦合到主机处理器675的存储器装置680(例如，NAND存储器装置)。存储器***670的某些实例包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、器具、运载工具、无线装置、移动电话、存储器模块及类似装置。主机处理器675可为外部存储器控制器或其它外部处理器。在各种实施例中，且如图6中所图解说明，外部处理器675可包括嵌入式外部控制器676。外部控制器676可在一个或一个以上实施例中借助软件及/或固件来实施。
存储器装置680包括存储器单元阵列600(例如，图1中所图解说明的阵列100)。尽管各种实施例是参照NAND存储器阵列进行描述的，但实施例并不限于存储器阵列600的特定架构。适于本发明实施例的其它阵列架构的某些实例包括NOR阵列、AND阵列及虚拟接地阵列。
存储器装置680包括耦合到驱动器组件688的解码器686(GWL逻辑解码器)。如图6中所图解说明，驱动器组件688可包括耦合到阵列600且经配置以驱动阵列600及/或其存储器单元的适当部分的全局字线(GWL)驱动器、阱驱动器(例如，如所示的P阱驱动器)及源极(SRC)驱动器。在各种实施例中，全局字线驱动器、阱驱动器及/或源极驱动器可为单独组件。作为实例，GWL驱动器耦合到阵列600且经配置以将对应于选定偏置条件的电压提供(例如，施加)到阵列600的适当局部字线。
解码器686可解码从内部控制器682(例如，(例如)在位于同一存储器芯片上的存储器装置680内部的控制电路)接收的地址信号694。存储器装置680还包括列驱动器组件689，所述列驱动器组件可包括若干个列驱动器及可解码地址信号694的相关联列解码电路(未展示)。在一个或一个以上实施例中，可仅使用一个解码层级来执行经起始的字线相依编程操作。例如，单次解码提供到全局字线驱动器解码器686的地址信号694以使用对应于选定偏置条件的适当电压来执行选定字线相依编程抑制方案。
存储器装置680还包括可管理命令、地址及数据到存储器装置680(例如，经由I/O总线678从主机处理器675)的输入以及数据及状况信息从存储器装置680的输出的输入/输出(I/O)控制组件684。I/O控制组件与经由控制链路677从处理器675接收控制信号的内部控制器682通信。如图6中所示的实施例中所图解说明，控制信号可包括芯片启用信号(ce#)、命令锁存启用信号(cle)、地址锁存启用信号(ale)及写入启用信号(we#)以及其它控制信号。存储器装置680经由I/O总线678从处理器675接收命令(以命令信号的形式)、地址(以地址信号的形式)及数据(以数据信号的形式)并经由I/O总线678将数据输出到处理器675。
在各种实施例中，内部控制器682可包括状态机及/或各种命令电路及/或控制组件。在图6中所图解说明的实施例中，内部控制器包括可在解码之前锁存地址信号(例如，地址信号694)的地址寄存器683、控制寄存器685及可锁存传入命令的命令寄存器687。内部控制器682响应于传入命令而控制对存储器阵列600的存取并产生用于外部控制器(例如，外部处理器675及/或外部控制器676)的状况信息。内部控制器682耦合到解码器686、列驱动器组件689及驱动器组件688以控制解码组件686(例如，经由地址信号694及抑制选择信号692)、列驱动器组件689(例如，经由地址信号694)及驱动器组件688的驱动器(例如，经由抑制选择信号692、抑制控制信号695及电压选择信号697)。
在各种实施例中，内部控制器682包括耦合到驱动器组件688的控制组件(例如，控制寄存器685)。控制寄存器685包括一个或一个以上抑制寄存器681，其与执行特定存取操作相关联地接收对应于选定特定偏置方案(例如，由在存储器装置680外部的控制器(例如主机处理器675)所选择的特定偏置方案)的偏置条件信息。在一个或一个以上实施例中，且如下文进一步所述，在将与特定存取操作相关联的数据加载命令提供到内部控制器(例如，经由I/O控制组件684及I/O总线678提供到内部控制器682)之前，将对应于选定特定偏置方案的偏置条件信息提供到抑制寄存器681。
存储器装置680包括电压供应组件604，所述电压供应组合耦合到内部控制器682且经配置以经由电压信号697(v_select)来将电压提供到驱动器组件688。v_select信号697对应于经由控制信号696从控制寄存器685提供到电压供应组件604的选定偏置条件信息，所述控制信号可用于调节供应604。因此，电压信号697可将例如几种不同电压提供到全局字线驱动器。然后可基于特定抑制选择信号692、地址信号694及抑制控制信号695(例如，基于外部控制器例如响应于目标字线的位置而选择的特定编程抑制方案及对应偏置条件)将不同电压提供到适当字线。
在图6中所图解说明的实施例中，内部控制器682还耦合(例如，经由I/O组件684)到高速缓冲存储器寄存器693。高速缓冲存储器寄存器693按照内部控制器682所引导锁存数据(传入数据或传出数据)以在存储器阵列600分别忙于写入或读取其它数据的同时暂时存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器693传递到数据寄存器691以供传送到存储器阵列600，且然后可将新的数据从I/O控制组件684锁存于高速缓冲存储器寄存器693中。在读取操作期间，将数据从高速缓冲存储器寄存器693传递到I/O控制组件684以供输出到外部处理器675，且然后将新的数据从数据寄存器691传递到高速缓冲存储器寄存器693。状况寄存器(未展示)可耦合到I/O控制组件684及内部控制器682以锁存状况信息以供输出到处理器675。
所属领域的技术人员将了解，可提供额外电路及信号，且图6的存储器***670已被简化以帮助着重于本发明。另外，虽然图6的存储器装置已根据各种信号的接收及输出的流行惯例而描述，但应注意，各种实施例不受所述的特定信号及I/O配置限制，除非本文中有明确说明。
在各种实施例中，且如图5的步骤520处所图解说明，包括选择存取线相依偏置方案的存取操作序列可包括通过将偏置方案命令提供到存储器装置的控制器(例如，内部控制器，例如内部控制器682)来起始存取线相依操作。尽管图5的实施例是在存取线相依编程操作的背景中描述的，但实施例并不限于特定类型的存取操作。
在各种实施例中，将偏置方案命令从外部控制器(例如，主机处理器675或嵌入式外部控制器，例如676)提供到内部控制器。外部控制器选择欲用于执行存取操作(例如，编程操作)的特定字线相依偏置方案(例如，若干个编程抑制方案中的特定编程抑制方案)。在一个或一个以上实施例中，所述若干个不同偏置方案(例如，图3中所示的方案316-1、316-2及316-3)及相应的对应偏置条件可存储于存储器阵列(例如，阵列600)中且可在请求(例如，响应于偏置方案命令)之后即可提供到外部控制器。在一个或一个以上实施例中，不同偏置方案及相应的对应偏置条件存储于阵列的只读存储器部分(例如阵列600的一次性可编程(OTP)部分699)内。如上文所提到，选定偏置方案可为若干个编程抑制方案、编程电位斜升方案及读取偏置方案以及其它方案中的一者。
在各种实施例中，外部控制器基于编程地址(例如，基于目标字线地址)选择将与编程操作相关联地使用的特定编程抑制方案。编程地址可指示对应于目标字线的地址空间(例如，目标字线在NAND串中的位置)。在一个或一个以上实施例中，外部控制器在将与编程操作相关联的编程地址提供到存储器装置680的内部控制器682之前选择特定偏置方案及对应偏置条件。即，外部控制器在步骤542之前选择特定偏置方案及对应偏置条件。
在步骤522处，外部控制器将对应于选定特定偏置方案的偏置条件信息提供到存储器装置的控制寄存器(例如，装置680的控制寄存器685)。在一个或一个以上实施例中，外部控制器经由设定特征命令来将对应于选定特定偏置方案的偏置条件信息提供到控制器682。如步骤522处所图解说明，用根据编程地址的选定偏置信息对用于选定偏置方案的控制寄存器(例如，抑制寄存器681)进行加载。对应于选定编程抑制方案的偏置条件信息指示将提供到阵列600的适当部分的特定电压(例如，经由全局字线驱动器、阱驱动器、源极驱动器及/或列驱动器)。特定电压可由电压供应组件604供应且经由电压选择信号697提供到驱动器组件。
将抑制控制信号595(例如，图6中所示的控制信号695)提供到驱动器组件588的适当驱动器(例如，图6中所示的驱动器组件688)。抑制控制信号595指示将经由驱动器组件688的驱动器提供到阵列600的特定电压。
在图5中所图解说明的序列的步骤540处，将数据加载命令提供到内部控制器682并由其进行处理。内部控制组件识别输入数据且经由命令锁存信号对其进行锁存。
在步骤542处，经由地址信号694将编程地址数据从内部控制器682输入到解码组件686及驱动器组件689。例如，外部控制器将编程地址提供到存储器装置的地址寄存器(例如，地址寄存器683)。在步骤544处，将编程数据输入到数据I/O控制组件684。可将编程数据锁存在选定位线的寄存器(例如，数据寄存器691)中。在步骤546处，由内部控制器682提供编程命令。步骤548指示在编程算法于步骤550处开始之前(例如，在将编程电压脉冲及选定偏置条件提供到阵列以使用特定选定编程抑制方案来编程阵列600的存储器单元之前)的待命时间(例如，几微秒)。
与其中经由存储器装置(例如，NAND装置680)内的内置式修整寄存器及大型内部组合逻辑来确定特定偏置方案及对应偏置条件的现有技术方法(例如上文图4中所述的方法)相比，本发明的一个或一个以上实施例通过将对字线相依偏置方案及对应偏置条件的选择功能移位到在存储器装置外部的控制器来提供增强的灵活性及功能性。
例如，在图5中所图解说明的实施例中，特定编程抑制方案及对应偏置条件是在步骤540处提供数据加载命令之前由外部控制器(例如，处理器675)选择。因此，在先前方法中用于设置选定偏置方案(例如，用于确定特定字线相依偏置方案的适当偏置条件)的复杂组合逻辑456及驱动器电路454是不必要的。例如，在图5的步骤551中，可经由信号692启用特定选定编程抑制方案且基于地址信号694、抑制控制信号695及电压选择信号697将对应偏置条件提供到驱动器组件688的适当驱动器。以此方式，驱动器组件688及691的驱动器(例如，GWL驱动器、阱驱动器、源极驱动器及列驱动器)在存储器装置680准备就绪(如步骤560处所示)时用对应于选定编程抑制方案的特定偏置条件(例如，电压)来驱动所述阵列的适当部分。
本发明的一个或一个以上实施例还提供调整偏置方案及/或添加额外偏置方案而不物理上修改NAND存储器装置680的硬件组件(例如，驱动器电路、解码电路、修整寄存器等)的能力。例如，外部控制器可调整对应于不同可选择偏置方案中的一者或一者以上的偏置条件中的至少一者(例如，从初始值调整到经调整值)。在一个或一个以上实施例中，外部控制器可经配置以将一个或一个以上额外偏置方案添加到所述若干个不同可选择方案(例如，经由外部控制器上的软件及/或固件)。
总结
本发明包括用于字线偏置的方法、装置及***。一个实施例包括使用在存储器装置外部的控制器来选择特定存取线相依偏置方案及对应偏置条件以供在对存储器装置的存储器单元阵列执行存取操作中使用，并使用所述选定特定存取线相依偏置方案及对应偏置条件来执行所述存取操作。在一个或一个以上实施例中，所述选定特定存取线相依偏置方案及对应偏置条件是由在所述存储器装置外部的所述控制器至少部分地基于所述阵列的目标存取线而选择。
应理解，当称一元件为“在另一元件上”、“连接到另一元件”或“与另一元件耦合”时，其可直接在所述另一元件上、与所述另一元件连接或耦合或者可存在介入元件。与此相反，当称一元件为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在介入元件或层。如本文中所使用，措词“及/或”包括相关联的所列项中的一者或一者以上的任何及所有组合。
如本文中所使用，措词“及/或”包括相关联的所列项中的一者或一者以上的任何及所有组合。如本文中所使用，除非另有说明，措词“或”意指逻辑上包容或。即，“A或B”可包括(仅A)、(仅B)或(A及B两者)。换句话说，“A或B”可意指“A及/或B”或“A及B中的一者或一者以上”。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解可用旨在实现相同结果的布置来替代所展示的特定实施例。本发明打算涵盖本发明的一个或一个以上实施例的更改或变化。应理解，以说明方式而非限定方式做出以上说明。在审查以上说明之后，所属领域的技术人员将明了上述实施例的组合及本文中未特定描述的其它实施例。本发明的一个或一个以上实施例的范围包括其中使用以上结构及方法的其它应用。因此，应参照所附权利要求书连同所附权利要求书被赋予的等效内容的全部范围来确定本发明的一个或一个以上实施例的范围。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合在单个实施例中。本发明的此方法不应被视为反映本发明所揭示实施例必须使用较明确陈述于每一权利要求中为多的特征的意图。而是，如以上权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，以上权利要求书据此并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (23)

1.一种用于操作存储器装置(680)的方法，其包含：
使用在所述存储器装置(680)外部的控制器(675、676)来选择特定存取线相依偏置方案(316-1、316-2、316-3)及对应偏置条件以供在对所述存储器装置(680)的存储器单元阵列(100、600)执行存取操作中使用；
在向内部的控制器(682)提供与特定存取操作相关联的数据加载命令(540)之前，向所述存储器装置(680)的所述内部的控制器(682)的抑制寄存器(681)提供与所选择的特定存取线相依偏置方案(316-1、316-2、316-3)相对应的偏置条件信息，其中所述所选择的特定存取线相依偏置方案包括若干个编程抑制方案中的一者；及
使用所述所选择的特定存取线相依偏置方案(316-1、316-2、316-3)及对应偏置条件来执行所述存取操作；
其中所述所选择的特定存取线相依偏置方案(316-1、316-2、316-3)及对应偏置条件是由在所述存储器装置(680)外部的所述控制器(675、676)至少部分地基于所述阵列(100、600)的存储器单元块中的目标存取线的相对位置而选择。
2.根据权利要求1所述的方法，其包括将所述若干个不同编程抑制方案及相应的对应偏置条件存储在所述存储器装置(680)的所述存储器单元阵列(100、600)中。
3.根据权利要求2所述的方法，其包括在所述外部控制器(675、676)请求后即刻将所述若干个不同编程抑制方案及相应的对应偏置条件提供到所述外部控制器(675、676)。
4.根据权利要求2所述的方法，其包括将所述若干个不同编程抑制方案及相应的对应偏置条件存储在所述存储器装置(680)的所述存储器单元阵列(100、600)的一次性可编程OTP部分(699)中。
5.根据权利要求1到4中任一权利要求所述的方法，其包括在将与所述存取操作相关联的地址提供到所述存储器装置(680)的所述内部控制器(682)之前选择所述特定存取线相依偏置方案(316-1、316-2、316-3)。
6.根据权利要求1到4中任一权利要求所述的方法，其中所述特定存取线相依偏置方案(316-1、316-2、316-3)为若干个不同可选择存取线相依偏置方案(316-1、316-2、316-3)中的一者，且其中所述方法包括经由所述外部控制器(675、676)将所述偏置条件中的至少一者从初始值调整到经调整值。
7.根据权利要求1到4中任一权利要求所述的方法，其中所述特定存取线相依偏置方案(316-1、316-2、316-3)为包括编程抑制方案、编程电压斜升速率方案及读取方案的若干个不同可选择存取线相依偏置方案(316-1、316-2、316-3)中的一者。
8.一种用于操作存储器装置(680)的方法，其包含：
将偏置方案命令(520)提供到所述存储器装置(680)的控制器(682)；
与所述偏置方案命令(520)相关联地将地址从在所述存储器装置(680)外部的控制器(675、676)提供到所述控制器(682)；
将对应于特定偏置方案(316-1、316-2、316-3)的偏置条件信息提供到所述存储器装置(680)的控制组件(685)，其中所述特定偏置方案(316-1、316-2、316-3)是多个编程抑制方案中的一者，且由在所述存储器装置(680)外部的所述控制器(675、676)至少部分地基于所述存储器装置的阵列的存储器单元块中的目标存取线的相对位置而选择的；
使用所选择的特定偏置方案(316-1、316-2、316-3)及所述地址来存取所述存储器装置(680)的所述阵列；及
其中，所述方法包括在将与所述编程操作相关联的数据加载命令(540)提供到所述存储器装置(680)的所述控制器(682)之前将对应于所述特定偏置方案(316-1、316-2、316-3)的所述偏置条件信息提供到所述存储器装置(680)的所述控制器(682)。
9.根据权利要求8所述的方法，其包括在将与所述地址相关联的数据提供到在所述存储器装置(680)外部的所述控制器(675、676)之前选择所述特定偏置方案(316-1、316-2、316-3)。
10.根据权利要求8所述的方法，其中在所述存储器装置(680)外部的所述控制器(676)是嵌入于主机处理器(675)中的。
11.根据权利要求8到10中任一权利要求所述的方法，其包括仅使用一个解码层级来存取所述阵列(100、600)。
12.根据权利要求8到10中任一权利要求所述的方法，其包括将对应于所述特定偏置方案(316-1、316-2、316-3)的抑制控制信号(695)提供到耦合到所述阵列(100、600)的若干个全局存取线驱动器(203、588、688)。
13.根据权利要求8到10中任一权利要求所述的方法，其包括将对应于所述特定偏置方案(316-1、316-2、316-3)的抑制选择信号(692)提供到所述存储器装置(680)的解码器(686)。
14.一种存储器装置(680)，其包含：
存储器单元阵列(100、600)；
控制器(682)，其耦合到所述阵列(100、600)且经配置以使用若干个编程抑制方案中的选定特定存取线相依编程抑制方案(316-1、316-2、316-3)及对应偏置条件来对所述阵列执行存取操作；
其中所述选定特定存取线相依编程抑制方案(316-1、316-2、316-3)及对应偏置条件是由在所述存储器装置(680)外部的控制器(675、676)至少部分地基于所述阵列(100、600)的存储器单元块中的目标存取线的相对位置而选择；及
其中，所述控制器(682)包括控制寄存器(685)，所述控制寄存器(685)直接向耦合到所述阵列(100、600)的多个全局存取线驱动器(203、588、688)提供抑制控制信号(695)，以执行所述选定特定存取线相依编程抑制方案(316-1、316-2、316-3)。
15.根据权利要求14所述的存储器装置(680)，其中所述控制器(682)经配置以使用单个地址解码层级来对所述阵列(100、600)执行所述存取操作。
16.根据权利要求14所述的存储器装置(680)，其中对应于所述选定特定存取线相依编程抑制方案(316-1、316-2、316-3)的所述偏置条件是由所述控制器(682)经由设定特征命令从在所述存储器装置(680)外部的所述控制器(675、676)接收的。
17.根据权利要求14所述的存储器装置(680)，其中所述选定特定存取线相依编程抑制方案(316-1、316-2、316-3)为包括至少两个不同编程偏置方案及一读取偏置方案的若干个不同偏置方案(316-1、316-2、316-3)中的一者。
18.根据权利要求14到17中任一权利要求所述的存储器装置(680)，其包括全局存取线解码器(686)，所述全局存取线解码器(686)耦合到所述控制器(682)且经配置以解码地址的对应于所述目标存取线的至少一部分及对应于所述选定特定存取线相依编程抑制方案(316-1、316-2、316-3)的抑制选择信号(692)。
19.一种存储器***(670)，其包含：
外部控制器(675、676)；及
存储器装置(680)，其与所述外部控制器(675、676)通信，其中所述存储器装置(680)包括耦合到存储器单元阵列(100、600)的内部控制器(682)，所述内部控制器(682)包括耦合到若干个全局存取线驱动器(203、588、688)的控制组件(685)；其中所述外部控制器(675、676)经配置以：
至少部分地基于所述阵列(100、600)的存储器单元块中的目标存取线的相对位置来选择特定存取线相依编程抑制方案(316-1、316-2、316-3)及对应偏置条件以供在对所述存储器单元阵列(100、600)执行存取操作中使用；及
在将与所述存取操作相关联的数据加载命令(540)提供到所述内部控制器(682)之前将对应于所选择的特定编程抑制方案(316-1、316-2、316-3)的偏置条件信息提供到所述控制组件(685)。
20.根据权利要求19所述的存储器***(670)，其中所述外部控制器(675、676)经配置以从若干个不同偏置方案(316-1、316-2、316-3)中选择所述特定存取线相依编程抑制方案(316-1、316-2、316-3)。
21.根据权利要求20所述的存储器***(670)，其中所述若干个不同偏置方案(316-1、316-2、316-3)及相应的对应偏置条件存储在所述存储器单元阵列(100、600)中。
22.根据权利要求19到21中任一权利要求所述的存储器***(670)，其中所述控制组件(685)包括抑制寄存器(681)，所述抑制寄存器(681)接收对应于所述所选择的特定编程抑制方案(316-1、316-2、316-3)的所述所提供的偏置条件信息且将对应抑制控制信号(695)提供到所述若干个全局存取线驱动器(203、588、688)。
23.根据权利要求19到21中任一权利要求所述的存储器***(670)，其中所述外部控制器(676)嵌入于主机(675)中。
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