KR20140132103A - 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법 - Google Patents

메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법 Download PDF

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Abstract

메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법은 페이지 어드레스와 워드라인 어드레스를 분리하고, 페이지 어드레스에 의해 입력 데이터를 각 페이지 데이터로 특정하고, 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 각 페이지 데이터를 프로그램함으로써, 워드라인의 개수 및 메모리 셀에 저장하는 데이터의 비트 수가 증가하더라도 효율적으로 메모리 셀에 데이터를 프로그램할 수 있다.

Description

메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법{Memory system, semiconductor memory device and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 메모리 시스템, 반도체 메모리 장치, 그리고 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
최근에, 반도체 메모리 장치의 하나의 스트링에 포함되는 메모리 셀의 개수가 증가하고 하나의 메모리 셀에 저장하는 데이터의 비트 수가 증가함에 따라 반도체 메모리 장치의 프로그램 동작을 효율적으로 수행할 필요가 있다.
본 발명의 실시예는 프로그램 동작을 효율적으로 수행할 수 있는 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은 호스트의 요청에 응답하여 커맨드, 어드레스 정보 및 데이터를 출력하도록 구성된 메모리 컨트롤러, 및 상기 커맨드, 어드레스 정보 및 데이터에 응답하여 각 메모리 셀에 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)를 저장하도록 구성된 반도체 메모리 장치를 포함하고, 상기 메모리 컨트롤러는 상기 어드레스 정보 중 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하기 위한 제1 어드레스 정보와 메모리 셀이 연결된 워드라인을 특정하기 위한 제2 어드레스 정보를 불연속적으로 출력하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인 및 비트라인에 연결된 메모리 셀들을 포함하고, 각 메모리 셀에 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)가 저장되는 메모리 어레이, 및 커맨드, 어드레스 정보 및 데이터에 응답하여 상기 제1 내지 제n 페이지 데이터를 메모리 셀에 저장하도록 구성된 주변회로를 포함하고, 상기 어드레스 정보 중 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하기 위한 제1 어드레스 정보와 상기 워드라인을 특정하기 위한 제2 어드레스 정보가 상기 주변회로로 불연속적으로 입력되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 호스트의 요청에 응답하여 메모리 컨트롤러로부터 반도체 메모리 장치로 커맨드, 어드레스 정보 및 데이터가 출력되는 단계, 및 상기 커맨드, 어드레스 정보 및 데이터에 응답하여 상기 반도체 메모리 장치 내에 n 페이지 데이터 (n은 2 이상의 자연수)가 저장되는 단계를 포함하고, 상기 어드레스 정보 중 페이지를 특정하기 위한 제1 어드레스 정보와 워드라인을 특정하기 위한 제2 어드레스 정보가 불연속적으로 출력되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 커맨드, 어드레스 정보 및 데이터가 입력되는 단계, 상기 어드레스 정보 중 페이지를 특정하기 위한 제1 어드레스 정보에 따라 상기 데이터가 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)로 특정되는 단계, 및 상기 어드레스 정보 중 워드라인을 특정하기 위한 제2 어드레스 정보에 따라 특정된 워드라인에 연결된 메모리 셀에 상기 특정된 제1 내지 제n 페이지 데이터가 저장되는 단계를 포함하고, 상기 어드레스 정보 중 상기 제1 어드레스 정보와 상기 제2 어드레스 정보는 불연속적으로 입력되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 메모리 시스템, 반도체 메모리 장치 및 그것의 동작 방법에서는 페이지 어드레스와 워드라인 어드레스가 분리되어(불연속적으로) 입력된다. 페이지 어드레스에 의해 입력 데이터를 각 페이지 데이터로 특정하고, 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 각 페이지 데이터를 프로그램함으로써, 워드라인의 개수 및 메모리 셀에 저장하는 데이터의 비트 수가 증가하더라도 효율적으로 메모리 셀에 데이터를 프로그램할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 4는 도 2에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 5는 도 1에 도시된 반도체 메모리 장치에 입력되는 어드레스 구조를 설명하기 위한 도면이다.
도 6은 도 1에 도시된 반도체 메모리 장치에 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 블록도이다.
도 7은 도 6에 도시된 커맨드, 어드레스 및 데이터에 따라 도 2에 도시된 메모리 블록과 페이지 버퍼 사이의 데이터 전송을 설명하기 위한 블록도이다.
도 8은 도 1에 도시된 반도체 메모리 장치에 사용되는 프로그램 순서를 설명하기 위한 도면이다.
도 9는 도 8에 도시된 프로그램 방법을 사용하는 경우에 반도체 메모리 장치에 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 블록도이다.
도 10은 도 1에 도시된 메모리 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(100)은 반도체 메모리 장치(110) 및 메모리 컨트롤러(120)를 포함한다.
메모리 컨트롤러(120)는 호스트의 요청에 응답하여 커맨드(CMD), 어드레스 정보(ADD) 및 데이터(DATA)를 반도체 메모리 장치(110)로 출력한다.
반도체 메모리 장치(110)는 커맨드(CMD), 어드레스 정보(ADD) 및 데이터(DATA)에 응답하여 각 메모리 셀에 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)를 저장한다.
메모리 컨트롤러(120)는 제1 내지 제n 페이지 데이터를 특정하는 제1 어드레스 정보(ADD1)와 메모리 셀이 연결된 워드라인을 특정하는 제2 어드레스 정보(ADD2)를 불연속적으로 반도체 메모리 장치(110)로 출력한다.
메모리 컨트롤러(120)는 제1 어드레스 정보(ADD1)와 제2 어드레스 정보(ADD2)를 상이한 어드레스 사이클에서 출력하도록 구성된다.
반도체 메모리 장치(110)는 제1 커맨드 및 제1 어드레스 정보(ADD1)에 따라 데이터(DATA)를 제1 내지 제n 페이지 데이터로 특정하고, 제2 커맨드 및 제2 어드레스 정보(ADD2)에 따라 제1 내지 제n 페이지 데이터를 메모리 셀에 저장한다. 반도체 메모리 장치(110)는 제1 내지 제n 페이지 데이터를 메모리 셀에 동시에 저장할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 3은 도 2에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(MB1~MBn)을 포함하는 메모리 어레이(210)와, 메모리 컨트롤러로부터 입력되는 커맨드(CMD), 제1 및 제2 어드레스 정보(ADD1, ADD2) 및 데이터(DATA)에 따라 메모리 블록(MB1~MBn)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작을 수행하도록 구성된 주변회로(220)를 포함한다.
메모리 어레이(210)에 포함되는 각 메모리 셀에는 제1 내지 제n 페이지 데이터(n은 2 이상의 자연수)가 저장된다.
제1 내지 제n 페이지 데이터를 특정하는 제1 어드레스 정보(ADD1)와 워드라인을 특정하는 제2 어드레스 정보(ADD2)는 불연속적으로 주변회로(220)로 불연속적으로 입력된다.
제1 어드레스 정보(ADD1)와 제2 어드레스 정보(ADD2)는 상이한 어드레스 사이클에서 주변회로로(220)로 입력될 수 있다.
주변회로(220)는 제1 커맨드 및 제1 어드레스 정보(ADD1)에 따라 데이터(DATA)를 제1 내지 제n 페이지 데이터로 특정하고, 제2 커맨드 및 제2 어드레스 정보(ADD2)에 따라 제1 내지 제n 페이지 데이터를 메모리 셀에 저장한다. 주변회로(220)는 제1 내지 제n 페이지 데이터를 메모리 셀에 동시에 저장할 수 있다.
메모리 어레이(210)는 복수의 메모리 블록들(MB1~MBn)을 포함한다.
도 3을 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 워드라인에 연결된 메모리 셀들에 저장되는 데이터가 논리적 페이지를 구성한다. 즉, 각 메모리 셀에 n비트 데이터가 저장되는 경우 n 개의 논리적 페이지를 구성한다. 본 발명에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지 및 n개의 논리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.
다시, 도 2 및 도 3을 참조하면, 주변회로(220)는 제어로직(222), 전압 공급기(224) 및 페이지 버퍼 그룹(226)을 포함한다.
제어로직(222)은 외부로부터 입력되는 커맨드(CMD), 제1 및 제2 어드레스 정보(ADD1, ADD2)에 응답하여 프로그램 동작, 검증 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(226)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PBCON1, PBCON2)을 출력한다. 제어로직(222)이 페이지 버퍼 그룹(226)을 제어하는 동작은 후술하기로 한다.
전압 공급기(224)는 제어로직(222)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급기(224)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어로직(222)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다.
로우 디코더는 제어로직(222)의 제2 어드레스 신호들(ADD2)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록(MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 프로그램 전압 또는 리드 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압에 의해 저장되거나, 선택된 셀(C01)에 저장된 데이터가 리드 전압에 의해 독출된다.
페이지 버퍼 그룹(226)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(226)의 페이지 버퍼들(PB1~PBk)은 제어로직(222)의 제1 PB 제어 신호(PBCON1)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하여 저장하고, 제2 PB 제어 신호(PBCON2)에 응답하여 제1 내지 제n 페이지 데이터를 메모리 셀에 저장한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
입출력 회로(미도시)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터(DATA)를 페이지 버퍼 그룹(226)으로 전달한다. 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치에 저장한다. 또한, 리드 동작 시 입출력 회로는 페이지 버퍼 그룹(226)의 페이지 버퍼들(PB1~PBk)로부터 데이터를 외부로 출력한다.
도 4는 도 2에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 4를 참조하면, 페이지 버퍼(PB1)는 제어로직(도 1의 222)으로부터 출력되는 제1 및 제2 PB 제어 신호(PBCON1, PBCON2)에 응답하여 동작한다.
페이지 버퍼(PB1)는 비트라인 연결 회로, 프리차지 회로 및 다수의 래치부들(LC1~LCn)을 포함하지만, 여기에서는 다수의 래치부들(LC1~LCn)에 대해서만 설명하기로 한다.
래치부들(LC1~LCn)은 비트라인(BL)에 병렬로 연결된다. 래치부들(LC1~LCn)의 수는 설계에 따라 변경될 수 있다. 제1 래치부(LC1)는 외부로부터 입력되는 데이터(DATA)를 임시 저장하고 제2 내지 제n 래치부(LC2~LCn) 중 하나의 래치부로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 외부로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 입력 데이터(DATA)는 제1 PB 제어 신호(PBCON1)에 응답하여 제1 래치부(LC1)에 임시 저장된 후 제2 내지 제n 래치부들(LC2~LCn)에 전달된다. 제1 PB 제어 신호(PBCON1)는 메모리 컨트롤러로부터 입력되는 페이지 어드레스 정보(제1 어드레스 정보)에 따라 변경되므로, 입력 데이터(DATA)는 제1 PB 제어 신호(PBCON1)에 따라 제1 내지 제n 래치부들(LC1~LCn)에 제1 내지 제n 페이지 데이터로서 특정되어 저장된다. 이와 같은 동작의 수행을 위해 래치부들(LC1~LCn)은 다수의 스위칭 소자들과 래치를 포함한다.
도 5는 도 1에 도시된 반도체 메모리 장치에 입력되는 어드레스 구조를 설명하기 위한 도면이다.
도 5를 참조하면, 어드레스 정보는 메모리 컨트롤러로부터 입출력단자(IO0~IO7)를 통해 5사이클 단위로 입력된다. 제1 및 제2 사이클에서는 컬럼 어드레스가 입력되고, 제3 사이클에서는 페이지 어드레스 또는 워드라인 어드레스가 입력되고, 제4 및 제5 사이클에서는 블록 어드레스와 장치 어드레스(LUN Address)가 입력된다.
본 발명의 실시예에서 메모리 컨트롤러로부터 입력되는 어드레스 정보는 두 개의 파트로 분리된다. 제1 파트의 어드레스 정보는 제3 사이클에서 페이지 어드레스가 입력되고, 제2 파트의 어드레스 정보는 제3 사이클에서 워드라인 어드레스가 입력된다. 따라서 워드라인의 개수 및 메모리 셀에 저장하는 데이터의 비트 수가 증가하여 1사이클에 워드라인 어드레스와 페이지 어드레스를 모두 표시할 수 없는 문제를 해결할 수 있다.
이하에, 도 6 및 도 7을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다. 설명의 편의를 위해 메모리 셀에 3비트 데이터가 저장되는 경우를 예로 들어 설명한다.
도 6은 도 1에 도시된 반도체 메모리 장치에 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 블록도이다. 도 7은 도 6에 도시된 커맨드, 어드레스 및 데이터에 따라 도 2에 도시된 메모리 블록과 페이지 버퍼 사이의 데이터 전송을 설명하기 위한 블록도이다.
도 6 및 도 7을 참조하면, 메모리 컨트롤러로부터 제1 프로그램 커맨드(CMDP)-하위페이지 어드레스(ADDL) - 데이터(LDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 페이지버퍼의 제1 래치부(LC1)에 임시 저장된 후 하위비트 데이터로 특정되어 제2 래치부(LC2)로 전송된다(①).
그 다음 제1 프로그램 커맨드(CMDP) - 중간페이지 어드레스(ADDC) - 데이터(CDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 페이지버퍼의 제1 래치부(LC1)에 임시 저장된 후 중간비트 데이터로 특정되어 제3 래치부(LC2)로 전송된다(②).
그 다음 제1 프로그램 커맨드(CMDP) - 상위페이지 어드레스(ADDM) - 데이터(MDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 상위비트 데이터로 특정되어 페이지버퍼의 제1 래치부(LC1)에 저장된다(③).
마지막으로 제2 프로그램 커맨드(CMDQ) - 워드라인 어드레스(ADDW) - 프로그램 컨펌 커맨드(CMDB)가 입력되면 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 하위비트 데이터, 중간비트 데이터 및 상위비트 데이터가 프로그램된다(④). 하위비트 데이터, 중간비트 데이터 및 상위비트 데이터는 동시에 프로그램될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 페이지 어드레스와 워드라인 어드레스가 분리되어(불연속적으로) 입력된다. 페이지 어드레스에 의해 입력 데이터를 각 페이지 데이터로 특정하고, 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 각 페이지 데이터를 프로그램함으로써, 워드라인의 개수 및 메모리 셀에 저장하는 데이터의 비트 수가 증가하더라도 효율적으로 메모리 셀에 데이터를 프로그램할 수 있다.
상기한 바와 같이 하위비트 데이터, 중간비트 데이터 및 상위비트 데이터가 메모리 컨트롤러로부터 입력된 후에 프로그램하는 것 외에, 하위비트 데이터가 저장된 메모리 셀, 중간비트 데이터가 저장된 메모리 셀, 상위비트 데이터가 저장된 메모리 셀로부터 하위비트 데이터, 중간비트 데이터 및 상위비트 데이터를 각각 리드하여 페이지 버퍼의 각 래치부에 저장한 후에 하위비트 데이터, 중간비트 데이터 및 상위비트 데이터를 메모리 셀에 프로그램하는 것도 가능하다. 또한 리드한 데이터를 각 래치부에 저장한 후에 메모리 컨트롤러로 출력하여 에러 정정 동작(ECC)을 수행하고 에러가 정정된 데이터를 각 래치부에 저장하고 메모리 셀에 프로그램하는 것도 가능하다.
메모리 셀에 3비트 데이터가 저장되는 것을 예로 들어 설명하였으나, 메모리 셀에 2비트 또는 4비트 데이터가 저장되는 경우에도 본 발명은 적용가능하다.
도 8은 도 1에 도시된 반도체 메모리 장치에 사용되는 프로그램 순서를 설명하기 위한 도면이다. 도 9는 도 8에 도시된 프로그램 방법을 사용하는 경우에 반도체 메모리 장치에 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 블록도이다.
도 8을 참조하면, 먼저 제1 프로그램 단계에서, 3비트 데이터 중 최하위 비트에 대응하는 하위 페이지 데이터에 근거하여 문턱전압 분포들(ER, A1)을 형성한다.
다음으로 제2 프로그램 단계에서, 3비트 데이터 중 중간 비트에 대응하는 중간 페이지 데이터 및 최상위 비트에 대응하는 상위 페이지 데이터에 근거하여 문턱전압 분포들(ER, A2~G2)을 형성한다.
마지막으로 제3 프로그램 단계에서, 다시 3비트 데이터 중 중간 비트에 대응하는 중간 페이지 데이터 및 최상위 비트에 대응하는 상위 페이지 데이터에 근거하여 문턱전압 분포들(ER, A2~G2)을 세밀하게 형성한다. 제3 프로그램에 의해 각 문턱전압분포의 폭이 좁아지고, 각 문턱전압 분포들간의 마진이 커진다.
도 9를 참조하면, 메모리 컨트롤러로부터 제1 프로그램 커맨드(CMDP) - 하위페이지 어드레스(ADDL) - 데이터(LDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 페이지버퍼의 제1 래치부(LC1)에 임시 저장된 후 하위비트 데이터로 특정되어 제2 래치부(LC2)로 전송된다.
그 다음 제1 프로그램 커맨드(CMDP) - 중간페이지 어드레스(ADDC) - 데이터(CDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 페이지버퍼의 제1 래치부(LC1)에 임시 저장된 후 중간비트 데이터로 특정되어 제3 래치부(LC2)로 전송된다.
그 다음 제1 프로그램 커맨드(CMDP) - 상위페이지 어드레스(ADDM) - 데이터(MDATA) - 페이지버퍼 전송 커맨드(CMDA)가 입력되면 입력 데이터는 상위비트 데이터로 특정되어 페이지버퍼의 제1 래치부(LC1)에 저장된다.
제2 프로그램 커맨드(CMDQ1) - 워드라인 어드레스(ADDW) - 프로그램 컨펌 커맨드(CMDB)가 입력되면 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 제1 프로그램 동작이 수행된다.
제2 프로그램 커맨드(CMDQ2) - 워드라인 어드레스(ADDW) - 프로그램 컨펌 커맨드(CMDB)가 입력되는 경우에는 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 제2 프로그램 동작이 수행된다.
제2 프로그램 커맨드(CMDQ3) - 워드라인 어드레스(ADDW) - 프로그램 컨펌 커맨드(CMDB)가 입력되는 경우에는 워드라인 어드레스에 의해 특정된 워드라인의 메모리 셀에 제3 프로그램 동작이 수행된다.
도 10은 도 1에 도시된 메모리 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 1에 도시된 메모리 시스템(100)은 반도체 메모리 장치(110)와 메모리 컨트롤러(120)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 10을 참조하면, 메모리 컨트롤러(120)는 SRAM(121), 프로세싱 유닛 (122), 호스트 인터페이스(123), 에러 정정 블록(124) 및 메모리 인터페이스(125)를 포함한다. SRAM(121)은 프로세싱 유닛(122)의 동작 메모리로써 사용된다. 호스트 인터페이스(123)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(124)은 반도체 메모리 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(125)는 본 발명의 반도체 메모리 장치(110)와 인터페이싱 한다. 프로세싱 유닛(122)은 메모리 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 메모리 장치(110)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(120)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 12에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 메모리 시스템
110: 반도체 메모리 장치 120: 메모리 컨트롤러
210: 메모리 어레이 MB1~MBn: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
220: 주변회로
222: 제어로직 224: 전압 공급기
226: 페이지 버퍼 그룹

Claims (20)

  1. 호스트의 요청에 응답하여 커맨드, 어드레스 정보 및 데이터를 출력하도록 구성된 메모리 컨트롤러; 및
    상기 커맨드, 어드레스 정보 및 데이터에 응답하여 각 메모리 셀에 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)를 저장하도록 구성된 반도체 메모리 장치를 포함하고,
    상기 메모리 컨트롤러는
    상기 어드레스 정보 중 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하기 위한 제1 어드레스 정보와 메모리 셀이 연결된 워드라인을 특정하기 위한 제2 어드레스 정보를 불연속적으로 출력하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는
    상기 제1 어드레스 정보와 상기 제2 어드레스 정보를 상이한 어드레스 사이클에서 출력하도록 구성된 메모리 시스템.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    제1 커맨드 및 상기 제1 어드레스 정보에 따라 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하고,
    제2 커맨드 및 상기 제2 어드레스 정보에 따라 상기 제1 내지 제n 페이지 데이터를 상기 메모리 셀에 저장하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 내지 제n 페이지 데이터를 상기 메모리 셀에 동시에 저장하는 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    다수의 상기 메모리 셀을 포함하는 메모리 어레이;
    상기 제1 및 제2 어드레스 정보에 응답하여 제1 및 제2 제어신호를 생성하도록 구성된 제어로직; 및
    상기 제1 제어신호에 응답하여 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하여 저장하고, 상기 제2 제어신호에 응답하여 상기 제1 내지 제n 페이지 데이터를 상기 메모리 셀에 저장하도록 구성된 페이지버퍼를 더 포함하는 메모리 시스템.
  6. 워드라인 및 비트라인에 연결된 메모리 셀들을 포함하고, 각 메모리 셀에 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)가 저장되는 메모리 어레이; 및
    커맨드, 어드레스 정보 및 데이터에 응답하여 상기 제1 내지 제n 페이지 데이터를 메모리 셀에 저장하도록 구성된 주변회로를 포함하고,
    상기 어드레스 정보 중 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하기 위한 제1 어드레스 정보와 상기 워드라인을 특정하기 위한 제2 어드레스 정보가 상기 주변회로로 불연속적으로 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 주변회로는
    제1 커맨드 및 상기 제1 어드레스 정보에 따라 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하고,
    제2 커맨드 및 상기 제2 어드레스 정보에 따라 상기 제1 내지 제n 페이지 데이터를 상기 메모리 셀에 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 주변회로는
    상기 제1 내지 제n 페이지 데이터를 상기 메모리 셀에 동시에 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 어드레스 정보와 상기 제2 어드레스 정보는 상이한 어드레스 사이클에서 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6에 있어서, 상기 주변회로는
    상기 커맨드, 상기 제1 및 제2 어드레스 정보에 응답하여 제1 내지 제3 제어신호를 생성하도록 구성된 제어로직;
    상기 제1 제어신호에 응답하여 상기 데이터를 상기 제1 내지 제n 페이지 데이터로 특정하여 저장하고, 상기 제2 제어신호에 응답하여 상기 제1 내지 제n 페이지 데이터를 상기 비트라인에 로딩하도록 구성된 페이지 버퍼; 및
    상기 제3 제어신호에 응답하여 특정된 워드라인에 동작전압을 공급하도록 구성된 전압 공급기를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 페이지 버퍼는
    제1 내지 제n 래치부를 포함하고,
    상기 제1 제어신호에 응답하여 상기 데이터가 상기 제1 내지 제n 래치부에 상기 제1 내지 제n 페이지 데이터로서 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제1 래치부는
    상기 제1 제어신호에 응답하여 상기 데이터를 제2 내지 제n 래치부로 전송하도록 구성된 반도체 메모리 장치.
  13. 호스트의 요청에 응답하여 메모리 컨트롤러로부터 반도체 메모리 장치로 커맨드, 어드레스 정보 및 데이터가 출력되는 단계; 및
    상기 커맨드, 어드레스 정보 및 데이터에 응답하여 상기 반도체 메모리 장치 내에 n 페이지 데이터 (n은 2 이상의 자연수)가 저장되는 단계를 포함하고,
    상기 어드레스 정보 중 페이지를 특정하기 위한 제1 어드레스 정보와 워드라인을 특정하기 위한 제2 어드레스 정보가 불연속적으로 출력되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서, 상기 제1 어드레스 정보와 상기 제2 어드레스 정보는 상이한 어드레스 사이클에서 출력되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  15. 제13항에 있어서, 상기 커맨드, 어드레스 정보 및 데이터에 응답하여 상기 반도체 메모리 장치 내에 n 페이지 데이터가 저장되는 단계는
    제1 커맨드 및 상기 제1 어드레스 정보에 따라 상기 n 페이지 데이터를 특정하는 단계; 및
    제2 커맨드 및 상기 제2 어드레스 정보에 따라 상기 n 페이지 데이터를 상기 메모리 셀에 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서, 상기 n 페이지 데이터는 상기 메모리 셀에 동시에 저장되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  17. 커맨드, 어드레스 정보 및 데이터가 입력되는 단계;
    상기 어드레스 정보 중 페이지를 특정하기 위한 제1 어드레스 정보에 따라 상기 데이터가 제1 내지 제n 페이지 데이터 (n은 2 이상의 자연수)로 특정되는 단계; 및
    상기 어드레스 정보 중 워드라인을 특정하기 위한 제2 어드레스 정보에 따라 특정된 워드라인에 연결된 메모리 셀에 상기 특정된 제1 내지 제n 페이지 데이터가 저장되는 단계를 포함하고,
    상기 어드레스 정보 중 상기 제1 어드레스 정보와 상기 제2 어드레스 정보는 불연속적으로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 제1 어드레스 정보와 상기 제2 어드레스 정보는 상이한 어드레스 사이클에서 입력되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제17항에 있어서, 상기 데이터가 제1 내지 제n 페이지 데이터로 특정되는 단계는
    제1 내지 제n 래치부를 포함하는 페이지버퍼의 제1 래치부에 상기 데이터가 입력되는 단계;
    상기 제1 어드레스 정보에 따라 상기 제1 래치부에 입력된 데이터가 상기 제2 내지 제n 래치부 중 하나의 래치부로 전송되는 단계; 및
    모든 래치부에 데이터가 저장될 때까지 상기 입력 및 전송 단계를 반복 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제17항에 있어서, 상기 메모리 셀에 상기 특정된 제1 내지 제n 페이지 데이터가 동시에 저장되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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