JP2009124122A5 - - Google Patents

Claims (11)

1. 透光性を有する基板上にゲート電極を形成し、
   前記基板及び前記ゲート電極上にゲート絶縁膜を成膜し、
   前記ゲート絶縁膜上に第１の半導体膜を成膜し、
   前記第１の半導体膜上に一導電型の不純物元素を含有する第２の半導体膜を成膜し、
   前記第２の半導体膜上に、多階調フォトマスクを用いて第１のフォトレジストパターンを形成し、
   前記第１のフォトレジストパターンをマスクとして前記第１の半導体膜及び前記第２の半導体膜のエッチングを行い、
   前記第１のフォトレジストパターンを加工して第２のフォトレジストパターンを形成し、
   前記ゲート絶縁膜、前記エッチングが行われた前記第２の半導体膜、及び前記第２のフォトレジストパターン上に導電膜を成膜し、
   前記第２のフォトレジストパターン上に成膜された前記導電膜を前記第２のフォトレジストパターンと同時に除去することによってソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
2. 透光性を有する基板上に画素部のゲート電極及び端子部に延在するゲート配線を同一の材料で形成し、
   前記基板、前記ゲート電極、及び前記ゲート配線上にゲート絶縁膜を成膜し、
   前記ゲート絶縁膜上に第１の半導体膜を成膜し、
   前記第１の半導体膜上に一導電型の不純物元素を含有する第２の半導体膜を成膜し、
   前記第２の半導体膜上に、多階調フォトマスクを用いて第１のフォトレジストパターンを形成し、
   前記第１のフォトレジストパターンをマスクとして前記第１の半導体膜及び前記第２の半導体膜のエッチングを行い、
   前記第１のフォトレジストパターンを加工して第２のフォトレジストパターンを形成し、
   前記ゲート絶縁膜、前記エッチングが行われた前記第２の半導体膜、及び前記第２のフォトレジストパターン上に導電膜を成膜し、
   前記第２のフォトレジストパターン上に成膜された前記導電膜を前記第２のフォトレジストパターンと同時に除去することによって前記画素部のソース電極及びドレイン電極と、前記端子部に延在するソース配線と、を形成することを特徴とする半導体装置の作製方法。
3. 透光性を有する基板上に第１の導電膜を成膜し、
   前記第１の導電膜上に、第１のフォトマスクを用いて第１のフォトレジストパターンを形成し、
   前記第１のフォトレジストパターンをマスクとして前記第１の導電膜のエッチングを行い、画素部のゲート電極及び端子部に延在するゲート配線を形成し、
   前記基板、前記ゲート電極、及び前記ゲート配線上にゲート絶縁膜を成膜し、
   前記ゲート絶縁膜上に第１の半導体膜を成膜し、
   前記第１の半導体膜上に一導電型の不純物元素を含有する第２の半導体膜を成膜し、
   前記第２の半導体膜上に、多階調フォトマスクである第２のフォトマスクを用いて第２のフォトレジストパターンを形成し、
   前記第２のフォトレジストパターンをマスクとして前記第１の半導体膜及び前記第２の半導体膜に第１のエッチングを行い、
   前記第２のフォトレジストパターンを加工して第３のフォトレジストパターンを形成し、
   前記ゲート絶縁膜、前記第１のエッチングが行われた前記第２の半導体膜、及び前記第３のフォトレジストパターン上に第２の導電膜を成膜し、
   前記第３のフォトレジストパターン上に成膜された前記第２の導電膜を前記第３のフォトレジストパターンと同時に除去することによって前記画素部のソース電極及びドレイン電極と、前記端子部に延在するソース配線と、を形成し、
   前記ソース電極、前記ドレイン電極、及び前記ソース配線をマスクとして前記第１の半導体膜及び前記第２の半導体膜に第２のエッチングを行い、
   前記ゲート電極、前記ゲート配線、前記ソース電極、前記ドレイン電極、及び前記ソース配線をフォトマスクとした裏面露光により、第４のフォトレジストパターンを形成し、
   前記第４のフォトレジストパターンをマスクとして前記第１の半導体膜に第３のエッチングを行い、
   前記ゲート絶縁膜、前記第３のエッチングが行われた前記第１の半導体膜、前記ソース電極、前記ドレイン電極、及び前記ソース配線上に絶縁膜を成膜し、
   前記絶縁膜上に、第３のフォトマスクを用いて第５のフォトレジストパターンを形成し、
   前記第５のフォトレジストパターンをマスクとして前記絶縁膜に第４のエッチングを行い、前記絶縁膜に開口部を形成し、
   前記ゲート配線、前記ソース電極、前記ドレイン電極、前記ソース配線、及び前記第４のエッチングが行われた前記絶縁膜上に透明導電膜を成膜し、
   前記透明導電膜上に、第４のフォトマスクを用いて第６のフォトレジストパターンを形成し、
   前記第６のフォトレジストパターンをマスクとして前記透明導電膜に第５のエッチングを行うことを特徴とする半導体装置の作製方法。
4. 請求項１において、前記ソース電極及び前記ドレイン電極は複数の導電膜を有する積層構造であることを特徴とする半導体装置の作製方法。
5. 請求項２又は３において、前記ソース電極、前記ドレイン電極、及び前記ソース配線は複数の導電膜を有する積層構造であることを特徴とする半導体装置の作製方法。
6. 請求項１、２又は４において、
   前記第２のフォトレジストパターンは逆テーパー形状であることを特徴とする半導体装置の作製方法。
7. 請求項３において、
   前記第３のフォトレジストパターンは逆テーパー形状であることを特徴とする半導体装置の作製方法。
8. 請求項１乃至７のいずれか一において、前記第１の半導体膜及び前記第２の半導体膜は非晶質半導体膜であることを特徴とする半導体装置の作製方法。
9. 請求項１乃至７のいずれか一において、前記第１の半導体膜は微結晶半導体膜及び非晶質半導体膜を有する積層構造であることを特徴とする半導体装置の作製方法。
10. 請求項１乃至９のいずれか一において、前記加工はプラズマアッシングであることを特徴とする半導体装置の作製方法。
11. 請求項１乃至１０のいずれか一において、前記多階調フォトマスクはハーフトーンフォトマスク又はグレートーンフォトマスクであることを特徴とする半導体装置の作製方法。