JP2007165860A - 表示装置及びその作製方法 - Google Patents

Abstract

【課題】表示装置において、低抵抗材料を配線に用いることが望まれてきたが、これまでは、有効な配線形成の手段が存在しなかった。
【解決手段】第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成する。これにより、大型パネルに低抵抗材料を用いた配線を形成することができるため、信号遅延等の問題を解決できる。
【選択図】図１

Description

本発明は表示装置及びその作製方法に係り、特にそれらの配線技術に関する。

近年、液晶表示装置（ＬＣＤ）やエレクトロルミネッセンス（ＥＬ）表示装置に代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）に替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、大画面のＥＬテレビの開発も盛んに行われている。

従来、液晶表示装置やエレクトロルミネッセンス表示装置においては、配線材料として主にアルミニウム（Ａｌ）が用いられていた。近年の表示用パネルの大型化に伴い、ゲート配線やソース配線の配線長が長くなることに起因して、信号遅延の問題が生じている。

この問題を解決するためには、現在配線として用いられているアルミニウムと比較して電気抵抗率の低い材料、例えば、銅（Ｃｕ）を用いることが有効である。しかし、銅は可動性を有する元素であるため、配線材料として用いた場合には半導体素子の劣化が問題となる。集積回路においては、例えば特許文献１に示されるような、いわゆる「ダマシン」手法を用いることによりこの問題を解決している。
特開平１１−４５８８３号公報

「ダマシン」手法をパネル作製に用いるにあたって、問題となるのが研磨工程（平坦化工程）の存在である。Ｓｉウエハを用いた集積回路では、ウエハサイズが３００ｍｍφ程度であるのに対して、ガラス基板は１ｍ角を超えており、基板を均一に研磨するのが困難である。このような理由から、「ダマシン」手法をパネル作製に用いることは実用的ではなく、パネルに銅配線を用いるためには「ダマシン」手法に代わる配線形成方法が必要となる。

また、パネルが大型になるほど、パネル外からの信号が画素領域に入力されるまでに通過する引き回し配線の長さも問題になる。例えば、ゲート線どうしにおいても、引き回し配線の長さが大きく異なることに起因して、信号の遅延や波形のなまり等の問題が生じてしまう。例えば図１３（Ａ）に示すような構成とした場合には、配線１３０１と配線１３０２では配線の長さが大きく異なるため、配線ごとに抵抗値は大きく異なり、深刻な信号遅延が生じる。

この問題を解決するために、従来では、意図的に冗長な配線を形成し、配線長が同等になるようにすることで遅延の影響を低減していた。例えば、図１３（Ｂ）に示すように、図１３（Ａ）における配線１３０１と配線１３０２に相当する配線１３０４と配線１３０５との長さの差を低減するように、配線１３０４に冗長部分１３０３を設けることで、遅延の影響を低減していた。ところが、この方法では配線を引き回すために多くの面積を必要とし、また、配線抵抗を完全に均一にすることは不可能であった。

上記問題を鑑み、本発明では配線抵抗を低減した表示装置を提供すること、及び、信号の遅延や波形のなまり等を低減した表示装置を提供することを課題とする。

本発明の構成について以下に記載する。本発明の構成の一は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成することを特徴とする。

本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去することでレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、複数の配線及び電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、前記半導体膜上に選択的にチャネル保護膜を形成し、チャネル保護膜上及び半導体膜上に不純物を添加した半導体膜を形成し、不純物を添加した半導体膜上に第４の導電膜を形成し、半導体膜と、不純物を添加した半導体膜と、第４の導電膜と、を選択的にエッチングし、第４の導電膜上に保護膜を形成し保護膜を選択的にエッチングし、第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする。

また、本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、複数の配線及び電極を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、半導体膜上に不純物を添加した半導体膜を形成し、半導体膜と、不純物を添加した半導体膜と、を選択的にエッチングし、不純物を添加した半導体膜及び半導体膜を覆うように第４の導電膜を形成し、不純物を添加した半導体膜と、第４の導電膜と、を選択的にエッチングし、第４の導電膜を覆うように保護膜を形成し保護膜を選択的にエッチングし、第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする。

また、本発明の他の構成は、絶縁膜を形成し、絶縁膜上に半導体膜を形成し、半導体膜を選択的にエッチングし、選択的にエッチングされた半導体膜を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去すると共に第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成することを特徴とする。

また、本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去することで第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、複数の第１の配線及び第１の電極を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、半導体膜上に不純物を添加した半導体膜を形成し、不純物を添加した半導体膜に電気的に接続されるように第４の導電膜を形成し、第４の導電膜上に選択的に第２のレジストを形成し、第４の導電膜及び第２のレジスト上に第５の導電膜を形成し、第２のレジストを除去することで第２のレジスト上に形成された第５の導電膜を除去し、第４の導電膜上に形成された第５の導電膜を覆うように第６の導電膜を形成し、第４の導電膜及び第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする。

また、本発明の他の構成は、第１の絶縁膜を形成し、第１の絶縁膜上に半導体膜を形成し、半導体膜を選択的にエッチングし、選択的にエッチングされた半導体膜を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去することで第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、複数の第１の配線及び第１の電極を覆うように第２の絶縁膜を形成し、ゲート絶縁膜及び第２の絶縁膜を選択的にエッチングし、半導体膜に電気的に接続されるように第４の導電膜を形成し、第４の導電膜上に選択的に第２のレジストを形成し、第４の導電膜及び第２のレジスト上に第５の導電膜を形成し、第２のレジストを除去することで第２のレジスト上に形成された第５の導電膜を除去し、第４の導電膜上に形成された第５の導電膜を覆うように第６の導電膜を形成し、第４の導電膜及び第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする。

また、上記構成において、第２の導電膜上または第５の導電膜上に、保護用の導電膜を形成することを特徴とする。

また、上記構成において、レジストは、その端部（端面）が逆テーパー形状となるように形成することを特徴とする。

また、上記構成において、レジストは、その端部（端面）が概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように形成することを特徴とする。

また、上記構成において、レジストは、液滴吐出法を用いて形成されることを特徴とする。

また、上記構成において、複数の配線同士の抵抗値及び複数の電極同士の抵抗値が概略等しくなるように、第２の導電膜、又は、第５の導電膜を形成することを特徴とする。

また、本発明の構成は、半導体膜と、ゲート絶縁膜と、ゲート電極及びゲート配線と、ソース電極及びソース配線又はドレイン電極及びドレイン配線（ソース配線またはドレイン配線、ソース電極またはドレイン電極と呼ぶこともできる）と、を有し、ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、第１の部分は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有し、第２の部分は、第１の導電膜と、第１の導電膜上に（接して）形成された第３の導電膜と、を有することを特徴とする。

また、本発明の構成は、ゲート電極及びゲート配線と、ゲート電極及びゲート配線を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体膜と、半導体膜上に形成された不純物元素を添加した半導体膜と、不純物元素を添加した半導体膜に電気的に接続したソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、ゲート電極及びゲート配線は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有することを特徴とする。

また、本発明の構成は、第１の絶縁膜と、第１の絶縁膜上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極及びゲート配線と、ゲート電極及びゲート配線を覆うように形成された第２の絶縁膜と、半導体膜に電気的に接続されたソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、ゲート電極及びゲート配線は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有することを特徴とする。

また、上記構成において、ソース電極及びソース配線又はドレイン電極及びドレイン配線は、第４の導電膜と、第４の導電膜上に選択的に形成された第５の導電膜と、第５の導電膜を覆うように形成された第６の導電膜と、を有することを特徴とする。

また、上記構成において、第２の導電膜、又は、第５の導電膜は、銅を含むことを特徴とする。

また、上記構成において、第１の導電膜、第３の導電膜、第４の導電膜、又は、第６の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする。

また、上記構成において、第１の導電膜及び第３の導電膜、又は、第４の導電膜及び第６の導電膜は、同一の材料で形成されることを特徴とする表示装置。

また、上記構成において、ゲート電極及びゲート配線と同一工程で形成される容量配線を有することを特徴とする。

また、上記構成において、ソース電極及びソース配線又はドレイン電極及びドレイン配線と同一工程で形成される電源線を有することを特徴とする。

また、上記構成において、ゲート電極及びゲート配線の一部に、第２の導電膜が選択的に形成されていることを特徴とする。

本発明を用いることにより、配線に低抵抗材料を使用することができ、大型パネルにおける信号遅延の問題が解決する。

また、引き回し配線中の低抵抗材料部分を、配線長に応じて部分的に形成しないことによって、配線長に依存した信号遅延の問題を解決することができる。

また、配線に低抵抗材料を使用するため、低消費電力且つ高速動作が可能な表示装置を作製することができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は多くの異なる形態で実施することが可能であり、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。

（実施の形態１）
本実施の形態では、低抵抗材料を用いた配線の作製方法について図１を用いて以下に説明する。

まず、配線の被形成面１００上にバリア膜として機能する第１の導電膜１０１を形成する（図１（Ａ）参照）。第１の導電膜１０１の材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮ_ｘ）、窒化チタン（ＴｉＮ_ｘ）、窒化タンタル（ＴａＮ_ｘ）、ＴｉＳｉＮ_ｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。

次に、第１の導電膜１０１上に選択的にレジストマスク１０２を形成する（図１（Ｂ）参照）。このとき、後の第２の導電膜１０３が形成される領域が露出するように選択的にレジストマスク１０２を形成する。レジストマスク１０２は図１（Ｂ）に示すように逆テーパー形状に形成することが好ましいが、後に形成される第２の導電膜がレジストマスクの形状に従って第１の導電膜１０１上及びレジストマスク１０２上に分離して形成される構成であれば特に限られず、レジストマスク１０２の端部（端面）が被形成面に対して概略垂直であっても良いし、急峻（テーパー形状）であっても良い。これらの場合には、アスペクト比が高くなるように膜厚の大きなレジストマスクを形成することが好ましい。具体的には、レジストマスクの膜厚は２μｍ以上であることが好ましく、３μｍ以上であればより好ましい。また、レジストマスク１０２の端部がテーパー形状を有する場合、端部のテーパー角については特に限られないが、例えば７５°以上９０°未満、好ましくは８０°以上９０°未満、より好ましくは８５°以上９０度未満で形成すればよい。ここでテーパー角とは、基板に対するレジストの角度をいうものとする。また、逆テーパー形状とは、テーパー角が９０°より大きいことをいい、概略垂直とは９０°（±１°）をいう。なお、逆テーパー形状を有するレジストマスクは、露光光の吸収率が高いネガ型レジストを用いることで形成することができる。

また、レジストマスクの形成方法として、フォトマスクを用いるフォトリソグラフィー法や液滴吐出法を用いることができる。液滴吐出法を用いる場合、フォトマスクを設けることなく直接レジストマスクを形成できるため、工程数を削減できる。また、この際に、親液性及び撥液性の領域を形成してもよい。親液性及び撥液性の領域を形成し、親液性の領域にレジスト材料を滴下することにより、レジストマスクの形状が制御しやすくなり、所望の形状のレジストマスクを形成することが容易となる。なお、液滴吐出法とは、流動体である構成物形成材料を含む組成物を、液滴として吐出（噴出）し、所望のパターン形状に形成する方法をいうものとする。構成物の被形成領域に、構成物形成材料を含む液滴を吐出し、焼成、乾燥等を行って固定化し所望なパターンの構成物を形成する。

次に、第１の導電膜１０１及びレジストマスク１０２上に第２の導電膜１０３、１０４を形成する（図１（Ｃ）参照）。第２の導電膜１０３、１０４の材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。第２の導電膜１０３、１０４を形成する方法としてはスパッタ法が好ましいが、レジストマスク１０２にダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。この工程によって、第１の導電膜１０１上、及びレジストマスク１０２上にそれぞれ分離した状態で第２の導電膜１０３、１０４が形成される。

次に、レジストマスク１０２をレジスト剥離液を用いて除去する（図１（Ｄ）参照）。この際に、レジストマスク１０２上に形成された第２の導電膜１０４も同時に除去される。

次に、第２の導電膜１０３を覆うようにバリア膜として機能する第３の導電膜１０５を形成する（図１（Ｅ）参照）。第３の導電膜１０５の材料としては第１の導電膜１０１と同様の材料を用いることができる。また形成方法についても、第１の導電膜１０１と同様の方法を用いることができる。

次に、第１の導電膜１０１及び第３の導電膜１０５を、第２の導電膜１０３の形状に沿って、第２の導電膜１０３が露出しないように選択的にエッチングする（図１（Ｆ）参照）。

上記の工程に従って、低抵抗材料からなる第２の導電膜１０３が、バリア膜として機能する第１の導電膜１０１、及び第３の導電膜１０５に覆われた構造の配線を形成することができる。このような構成とすることにより、第２の導電膜に可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入することに起因した半導体膜の劣化を防止できる。

本実施の形態に示すように、本発明では、レジストマスクと共にレジストマスク上に形成された第２の導電膜を除去するために、所望の領域のみに第２の導電膜を形成することが可能であり、第２の導電膜を除去するための研磨工程（平坦化工程）が不要である。このため、いわゆる「ダマシン」手法では困難であった、パネル基板に用いる配線の低抵抗化を可能にし、信号遅延の問題を解決できる。また、本発明により、パネルが大型化しても、低抵抗材料からなる配線を形成することができるため、引き回し配線による信号遅延を解消することができる。

（実施の形態２）
本実施の形態では、低抵抗材料を用いた配線の作製方法の他の形態について図２を用いて以下に説明する。

実施の形態１と同様にして、第１の導電膜１０１及びレジストマスク１０２上に第２の導電膜１０３、１０４を形成する（図２（Ａ）参照）。第１の導電膜１０１の材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮ_ｘ）、窒化チタン（ＴｉＮ_ｘ）、窒化タンタル（ＴａＮ_ｘ）、ＴｉＳｉＮ_ｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。

第２の導電膜１０３、１０４の材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。第２の導電膜１０３、１０４を形成する方法としてはスパッタ法が好ましいが、レジストマスク１０２にダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。この工程によって、第１の導電膜１０１上、及びレジストマスク１０２上にそれぞれ分離した状態で第２の導電膜１０３、１０４が形成される。

次に、第２の導電膜１０３、１０４上に保護用導電膜１１０、１１１を形成する（図２（Ｂ）参照）。保護用導電膜１１０、１１１の材料としては、第１の導電膜と同様に、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮ_ｘ）、窒化チタン（ＴｉＮ_ｘ）、窒化タンタル（ＴａＮ_ｘ）、ＴｉＳｉＮ_ｘ）等を用いることができる。形成方法についても同様に、スパッタ法、ＣＶＤ法等を用いることができる。

保護用導電膜１１０を形成することによって、レジストマスク１０２をレジスト剥離液で除去する際に、剥離液の接触による第２の導電膜１０３の劣化を防ぐことができる。なお、第２の導電膜１０３の形成後に真空の状態を保ったまま、連続的に保護用導電膜１１０を形成することで、第２の導電膜１０３が、酸化等の化学反応によって劣化することを防止できる。このため、マルチチャンバー構成の装置を用いて成膜するのが好ましい。

なお、第２の導電膜１０３の側面では、保護用導電膜１１０は非常に薄く形成されるが、保護用導電膜１１０を形成しない場合と比較して、剥離液による第２の導電膜１０３の劣化を大きく低減できる。さらに、レジストの端部を逆テーパー形状とせずに、概略垂直あるいは急峻なテーパー形状とした場合には、第２の導電膜１０３の上面以外は保護用導電膜に覆われない可能性があるが、側面の面積と比較して、上面の面積が十分に大きいことから、上面以外が保護用導電膜に覆われない場合でも第２の導電膜１０３の劣化を効果的に防ぐことができる。

次に、レジストマスク１０２をレジスト剥離液を用いて除去する（図２（Ｃ）参照）。この際に、レジストマスク１０２上に形成された第２の導電膜１０４及び保護用導電膜１１１も同時に除去される。

次に、第２の導電膜１０３及び保護用導電膜１１０を覆うようにバリア膜として機能する第３の導電膜１０５を形成する（図２（Ｄ）参照）。第３の導電膜１０５の材料としては第１の導電膜１０１と同様の材料を用いることができる。また形成方法についても、第１の導電膜１０１と同様の方法を用いることができる。

次に、第１の導電膜１０１及び第３の導電膜１０５を、第２の導電膜１０３及び保護用導電膜１１０の形状に沿って、第２の導電膜１０３が露出しないように選択的にエッチングする（図２（Ｅ）参照）。

本実施の形態を用いることで、低抵抗材料からなる第２の導電膜１０３が、保護用導電膜１１０、バリア膜として機能する第１の導電膜１０１、及び第３の導電膜１０５に覆われた配線を形成することができる。このような構成とすることにより、第２の導電膜に可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入し半導体膜が劣化することを防止できる。また、保護用導電膜を形成することにより、レジスト剥離液による第２の導電膜の劣化を低減することができる。

（実施の形態３）
本実施の形態では、低抵抗材料を配線として用いたボトムゲート型の薄膜トランジスタ（以下、ＴＦＴと記す）の作製方法について図３、図４を用いて以下に説明する。

まず、実施の形態１に示す方法を用いて、基板２００上にゲート電極として機能する配線２０１を形成する（図３（Ａ）参照）。配線２０１の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。配線２０１は、第１の導電膜２０１ａ、第２の導電膜２０１ｂ、第３の導電膜２０１ｃの積層によって形成されるが、本実施の形態では、後のゲート電極となる領域には低抵抗材料からなる第２の導電膜２０１ｂは形成しない。つまり、図１（Ｆ）の第２の導電膜１０３に対応する第２の導電膜２０１ｂは、薄膜トランジスタの断面を示す図３及び図４には示されない。一方、上面図である図４（Ｅ）に示すように、ゲート電極として機能する領域２１３以外には、第２の導電膜２０１ｂが形成されている。このように、半導体膜の直下に第２の導電膜２０１ｂを形成しない構成とすることにより、可動性元素による半導体膜の劣化をさらに低減することができる。なお、本実施の形態では、配線２０１を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。また、本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。

基板２００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。

なお、基板２００上に、下地膜を形成した後、配線２０１を形成してもよい。下地膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜は、形成しなくても良いが、基板２００からの汚染物質等を遮断する効果がある。

次に、ゲート電極として機能する配線２０１上に、ゲート絶縁膜２０２を形成する（図３（Ｂ）参照）。本実施の形態においては、ゲート絶縁膜を単層構造としたが、２層以上の積層構造としても良い。

ゲート絶縁膜２０２の材料としては、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、基板側から不純物等が拡散することを防止するために、ゲート絶縁膜２０２としては、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を用いて形成することが好ましい。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜２０２として、ＳｉＨ_４及びＮＨ_３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成する。なお、ゲート絶縁膜２０２の膜厚はこの範囲に限られない。

次に、ゲート絶縁膜２０２上に半導体膜２０３を形成する（図３（Ｃ）参照）。半導体膜２０３は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。

次に、半導体膜２０３上に、チャネル保護膜２０４を形成し、フォトリソグラフィ工程によりチャネル保護膜２０４上にレジスト２０５を形成する（図３（Ｄ）参照）。レジスト２０５をマスクとしてチャネル保護膜２０４を所望の形状に加工してチャネル保護層２０６を形成する（図３（Ｅ）参照）。なお、図３（Ｅ）は、レジスト２０５を除去した状態を示している。チャネル保護膜２０４には、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。チャネル保護層２０６を必ずしも形成する必要は無いが、チャネル保護層２０６を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体膜がエッチングされることを防止できる。本実施の形態では、チャネル保護膜２０４に窒化珪素を成膜して、チャネル保護層２０６を形成する。

レジスト２０５を除去した後、半導体膜２０３及びチャネル保護層２０６上に不純物を添加した半導体膜２０７を形成する。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。その後、不純物を添加した半導体膜２０７上に第４の導電膜２０８を形成する（図３（Ｆ）参照）。

次に、フォトリソグラフィ工程を用いてレジストによるマスク２０９、２１０を形成し、半導体膜２０３、不純物を添加した半導体膜２０７、第４の導電膜２０８を所望の形状にエッチングする（図４（Ａ）参照）。

次に、マスク２０９、２１０を除去し、保護膜２１１を形成する（図４（Ｂ）参照）。さらに、保護膜２１１にコンタクトホールを形成し、第４の導電膜２０８に電気的に接続するように、所望の電極２１２を形成する（図４（Ｃ）参照）。

電極２１２の材料としては、電極２１２の用途に応じて、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）、アルミニウム（Ａｌ）等の金属、等を適宜用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。

本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３等のフッ素系又はＣｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４等を代表とする塩素系ガス、あるいはＯ_２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。

また、マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストまたはネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。

以上の工程で、チャネル部の半導体膜がエッチングされないボトムゲート型のＴＦＴを作製することができる。本実施の形態により、本発明の配線を用いてＴＦＴを形成する場合には、例えば銅（Ｃｕ）等の低抵抗材料を配線に用いることが可能になるため、信号遅延の解決、動作の高速化、消費電力の低減等の大きな効果が得られる。マスクの使用枚数は、本発明の配線を用いない場合に対して１枚増加することになるが、本発明の効果は大きいため、表示装置を作製する際には非常に有効である。

図４（Ｄ）に、チャネル保護膜を形成しないでボトムゲート型のＴＦＴを形成した際の断面図を示す。図４（Ｄ）に示すボトムゲート型ＴＦＴは、半導体膜２０３及び、不純物を添加した半導体膜２０７をエッチング後、第４の導電膜２０８を形成している。この場合においても、低抵抗材料を配線に用いることが可能になるため、信号遅延の解決、動作の高速化、消費電力の低減等の大きな効果が得られる。

なお、本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、低抵抗材料を配線又は電極として用いたボトムゲート型の薄膜トランジスタ（以下、ＴＦＴと記す）の他の作製方法について図５、図６を用いて以下に説明する。

まず、実施の形態１に示す方法を用いて、基板３００上にゲート電極として機能する配線３０１を形成する（図５（Ａ）参照）。配線３０１は、第１の導電膜３０１ａ、第２の導電膜３０１ｂ、第３の導電膜３０１ｃの積層によって形成される。配線３０１の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。なお、本実施の形態では、後のゲート電極となる領域にも低抵抗材料からなる第２の導電膜３０１ｂを形成する構成としているが、これに限られない。また、配線３０１を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。

基板３００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。

なお、基板３００上に、下地膜を形成した後、配線３０１を形成してもよい。下地膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜は、形成しなくても良いが、基板３００からの汚染物質等を遮断する効果がある。

次に、ゲート電極として機能する配線３０１上に、ゲート絶縁膜３０２、及び、ゲート絶縁膜３０３を形成し２層の積層構造とする（図５（Ｂ）参照）。ゲート絶縁膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等により、珪素を含む酸化物材料、窒化物材料を用いて形成される。積層される絶縁膜は、同チャンバー内で真空を保ったまま、同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を保った状態で連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。

ゲート絶縁膜３０２、ゲート絶縁膜３０３の材料としては、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、基板側から不純物等が拡散することを防止するために、ゲート絶縁膜３０２としては、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を用いて形成することが好ましい。また、ゲート絶縁膜３０３としては、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）を用いて形成することが望ましい。なお、ＣＶＤ法を用いて低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜３０２として、ＣＶＤ法を用いてＳｉＨ_４及びＮＨ_３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成し、ゲート絶縁膜３０３として、ＣＶＤ法を用いてＳｉＨ_４及びＮ_２Ｏを反応ガスとして酸化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば６０ｎｍで形成する。なお、ゲート絶縁膜３０２及びゲート絶縁膜３０３の膜厚をそれぞれ１０ｎｍ〜１００ｎｍとすると好ましいが、この範囲に限られない。

次に、ゲート絶縁膜３０３上に半導体膜３０４を形成する（図５（Ｃ）参照）。半導体膜３０４は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。

次に、半導体膜３０４上に、チャネル保護膜３０５を形成し、チャネル保護膜３０５上にフォトリソグラフィ工程によりレジスト３０６を形成する（図５（Ｄ）参照）。レジスト３０６をマスクとしてチャネル保護膜３０５を所望の形状に加工してチャネル保護層３０７を形成する（図５（Ｅ）参照）。なお、図５（Ｅ）は、レジスト３０６を除去した状態を示している。チャネル保護膜３０５には、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。チャネル保護層３０７は必ずしも形成する必要は無いが、チャネル保護層３０７を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体膜がエッチングされることを防止できる。本実施の形態では、チャネル保護膜３０５に窒化珪素を成膜して、加工することによりチャネル保護層３０７を形成する。

レジスト３０６を除去した後、半導体膜３０４上に不純物を添加した半導体膜３０８を形成する。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

その後、フォトリソグラフィ工程を用いてレジストによるマスク３０９を作製し（図５（Ｆ）参照）、マスク３０９を用いてエッチングを行い、半導体層３１０、３１１を形成する（図６（Ａ）参照）。なお、図６（Ａ）は、マスク３０９を除去した状態を示している。その後、半導体層３１１に電気的に接続するように、バリア膜として機能する第４の導電膜３１２ａを形成する（図６（Ｂ）参照）。

次に、第４の導電膜３１２ａ上の、後の配線となる領域に低抵抗材料からなる第５の導電膜３１２ｂを形成し、第５の導電膜３１２ｂを覆うようにバリア膜として機能する第６の導電膜３１２ｃを形成する（図６（Ｃ）参照）。このとき、本発明の実施の形態１に示される方法を用いて第５の導電膜３１２ｂを形成することができる。なお、第５の導電膜３１２ｂは実施の形態１における第２の導電膜１０３に相当する。本実施の形態では、実施の形態１に示される方法を用いたが、実施の形態２に示される方法を用いても良い。

次に、フォトリソグラフィ工程を用いてレジストによるマスク３１３を形成する（図６（Ｄ）参照）。マスク３１３を介して第４の導電膜３１２ａ、第６の導電膜３１２ｃ、及び半導体層３１１を所望の形状に加工し、ソース電極層又はドレイン電極層（及びその配線）として機能する第１の導電層３１４、第２の導電層３１５、及びソース領域又はドレイン領域３１６、３１７を形成する（図６（Ｅ）参照）。

マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストやネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。

なお、本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３等のフッ素系又はＣｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４等を代表とする塩素系ガス、あるいはＯ_２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。

なお、本実施の形態のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数ｎｍ程度の絶縁膜を形成してもよい。この工程により半導体膜とレジストとが直接接触することを回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。

以上の工程で、チャネル部の半導体膜がエッチングされないボトムゲート型のＴＦＴを作製することができる。本実施の形態においては、ソース電極層又はドレイン電極層（及びその配線）についても、低抵抗材料からなる配線で形成するため、これらの配線（電極）についても抵抗を低減できる。なお、ソース電極層又はドレイン電極層（及びその配線）における第５の導電膜３１２ｂを半導体層３１０の上部に形成しない構成としたが、これに限られず、半導体層３１０の上部に形成するする構成としても良い。また、ゲート電極として機能する配線３０１において、半導体層３１０の下部には第２の導電膜３０１ｂを形成しない構成としても良い。

なお、図５及び図６に示すボトムゲート型ＴＦＴとは異なる形態のボトムゲート型ＴＦＴを作製することもできる。図１６（Ａ）にその一例を示す。図１６（Ａ）のボトムゲート型ＴＦＴは、基板３２０上に、ゲート電極として機能する配線３２１、ゲート絶縁膜３２２、ソース電極層又はドレイン電極層（及びその配線）３２３、不純物元素を添加した半導体膜３２４、半導体膜３２５の順に積層し、形成する。図１６（Ａ）の例に示すボトムゲート型ＴＦＴにおいても、導電膜を実施の形態１または実施の形態２等に従って形成することにより、低抵抗材料を配線に用いたボトムゲート型ＴＦＴを作製することができる。

本実施の形態を用いることにより、低抵抗材料からなる配線を用いたボトムゲート型ＴＦＴを形成することができ、信号遅延の問題を解決することができる。なお、本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、低抵抗材料を配線又は電極として用いたトップゲート型ＴＦＴの作製方法について図７、図８を用いて以下に説明する。

まず、基板４００上に、下地膜４０１を形成する。基板４００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。下地膜４０１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜４０１を形成することで、基板４００からの汚染物質による半導体膜の劣化を防ぐことができる。

次に、下地膜４０１上に半導体膜４０２を形成する（図７（Ａ）参照）。半導体膜４０２は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。

次に、半導体膜４０２上に、フォトリソグラフィ工程を用いてレジストによるマスクを作製し、マスクを用いてエッチングを行い、半導体層４０３を形成する。マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストまたはネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。

なお、本実施の形態のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数ｎｍ程度の絶縁膜を形成してもよい。この工程により半導体膜とレジストとが直接接触することを回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。

次に、半導体層４０３上に、ゲート絶縁膜４０４、及び、ゲート絶縁膜４０５を形成し２層の積層構造とする（図７（Ｂ）参照）。積層される絶縁膜は、同チャンバー内で真空を保ったまま、同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を保った状態で連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。

ゲート絶縁膜４０４、ゲート絶縁膜４０５の材料としては、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜４０４として、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして酸化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば６０ｎｍで形成し、ゲート絶縁膜４０５として、ＳｉＨ_４及びＮＨ_３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成する。なお、ゲート絶縁膜４０４及びゲート絶縁膜４０５の膜厚をそれぞれ１０ｎｍ〜１００ｎｍとすると好ましいが、この範囲に限られない。

次に、実施の形態１に示す方法を用いて、ゲート絶縁膜４０５上にゲート電極として機能する配線４０６を形成する（図７（Ｃ）参照）。配線４０６は、第１の導電膜４０６ａ、第２の導電膜４０６ｂ、第３の導電膜４０６ｃの積層によって形成される。配線４０６の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。なお、本実施の形態では、配線４０６を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。また、本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。

次に、ゲート電極として機能する配線４０６をマスクとして、半導体層４０３に不純物元素を添加する（図７（Ｄ）参照）。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。なお、不純物元素を低濃度に添加したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成しても良い。ＬＤＤ領域を形成することで、ホットキャリアの注入によるＴＦＴの劣化を防止できる。本発明の配線は積層構造であり、配線中の第２の導電膜の有無によって厚さが異なるため、これを利用して自己整合的にＬＤＤ領域４１２を形成することが可能である（図７（Ｅ）参照）。なお、図７（Ｅ）に示す構成のようにＬＤＤ領域がゲート電極と重なっている構造をＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼ぶことがある。

次に、ゲート絶縁膜４０５及びゲート電極として機能する配線４０６を覆うように、絶縁膜４０７を形成する（図８（Ａ）参照）。絶縁膜４０７の材料としては、酸化珪素（ＳｉＯ_ｘ：ｘ＞０）、窒化珪素（ＳｉＮ_ｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。また、絶縁膜４０７上に層間絶縁膜を１層又は２層以上設ける構成としても良い。

次に、フォトリソグラフィ工程を用いてレジストによるマスクを作製し、ゲート絶縁膜４０４、ゲート絶縁膜４０５及び絶縁膜４０７のエッチングを行い、半導体層４０３の不純物元素を添加した領域が露出するように、開口部を形成する。その後、半導体層４０３に電気的に接続するように、バリア膜として機能する第４の導電膜４０８ａを形成する（図８（Ｂ）参照）。

次に、第４の導電膜４０８ａ上の、後の配線となる領域に低抵抗材料からなる第５の導電膜４０８ｂを形成し、第５の導電膜４０８ｂを覆うようにバリア膜として機能する第６の導電膜４０８ｃを形成する。このとき、本発明の実施の形態１に示される方法を用いて第５の導電膜４０８ｂを形成することができる。なお、本実施の形態では、実施の形態１に示される方法を用いたが、実施の形態２に示される方法を用いても良い。

次に、フォトリソグラフィ工程を用いてレジストによるマスク４０９を形成する（図８（Ｃ）参照）。マスク４０９を介して第４の導電膜４０８ａ及び第６の導電膜４０８ｃを所望の形状に加工し、ソース電極層又はドレイン電極層（及びその配線）として機能する第１の導電層４１０、第２の導電層４１１を形成する（図８（Ｄ）参照）。

なお、本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３等のフッ素系又はＣｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４等を代表とする塩素系ガス、あるいはＯ_２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。

以上の工程で、トップゲート型のＴＦＴを作製することができる。

なお、図７及び図８に示すトップゲート型ＴＦＴとは異なる形態のトップゲート型ＴＦＴを作製することもできる。図１６（Ｂ）にその一例を示す。図１６（Ｂ）のトップゲート型ＴＦＴは、下地膜４２０上に、ソース電極層又はドレイン電極層（及びその配線）４２１、半導体膜４２２、ゲート絶縁膜４２３、ゲート電極として機能する配線４２４の順に積層し、形成する。図１６（Ｂ）の例に示すトップゲート型ＴＦＴにおいても、導電膜を実施の形態１または実施の形態２等に従って形成することにより、低抵抗材料を配線に用いたボトムゲート型ＴＦＴを作製することができる。

本実施の形態を用いることにより、低抵抗材料からなる配線を用いたトップゲート型ＴＦＴを形成することができ、信号遅延の問題を解決することができる。なお、本実施の形態においては、ソース電極層又はドレイン電極層（及びその配線）についても、低抵抗材料からなる配線で形成しているが、ゲート電極として機能する配線のみを低抵抗材料からなる配線としてもよい。また、ソース電極層又はドレイン電極層（及びその配線）における第５の導電膜４０８ｂを半導体層４０３の上部に形成しない構成としたが、これに限られず、半導体層４０３の上部に形成するする構成としても良い。また、ゲート電極として機能する配線４０６において、半導体層４０３の上部には第２の導電膜４０６ｂを形成しない構成としても良い。本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、低抵抗材料を配線として用いた液晶パネルの作製方法を、図９を用いて以下に説明する。

基板２５０上に、実施の形態３で示す方法を用いてボトムゲート型ＴＦＴ２５１を形成する。本実施の形態では、実施の形態３で示す方法でボトムゲート型ＴＦＴ２５１を形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。基板２５０としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。

本実施の形態には示さないが、オフ時のリーク電流を低減する構成として、マルチゲート構造を用いる構成としても良い。

また、ボトムゲート型ＴＦＴの代わりにトップゲート型ＴＦＴを用いても良いが、ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能な液晶パネルを作製することができる。トップゲート型ＴＦＴの作製方法としては、実施の形態５を用いることができるが、低抵抗材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。

次に、ソース電極又はドレイン電極２５２に電気的に接続された画素電極２５３を形成する。なお、本実施の形態における画素電極２５３は、実施の形態３の図４（Ｃ）における電極２１２に対応している。画素電極の材料としては、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。反射型の液晶パネルを作製する際には、アルミニウム（Ａｌ）等の金属材料を画素電極に用いることもできる。

次に、ボトムゲート型ＴＦＴ２５１及び画素電極２５３を含む基板２５０全面を覆うように、配向膜として機能する絶縁膜２５４を形成する。配向膜として機能する絶縁膜材料としては、例えばＮ−メチル−２−ピロリドン等とセロソルブアセテート等を混ぜた溶媒にポリアミック酸を溶解させたポリイミド樹脂、または、ポリアミック酸をイミド化させて溶媒に溶かしたポリイミド樹脂等を用いることができる。形成方法としては、スクリーン印刷法やオフセット印刷法、スピン塗布法、液滴吐出法等を用いることができる。膜厚は、例えば２０ｎｍ以上７０ｎｍ以下、好ましくは３０ｎｍ以上６０ｎｍ以下で形成すると良い。このようにして形成された絶縁膜２５４の表面を、フェルトや木綿等のラビング布で擦るラビング法にて所定の方向に配向処理を行う。

次に、対向基板２６０にカラーフィルター２６１、遮光膜２６２、共通電極２６３及び配向膜２６４を積層する。カラーフィルター２６１は、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を呈する材料から形成すればよく、モノカラー表示とする場合、少なくとも一つの色を呈する材料から形成すればよい。また、カラーフィルター２６１は、色変換層を積層した構成としてもよい。遮光膜２６２は、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。共通電極２６３の材料としては、画素電極の材料と同様に、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。また、画素電極と同様に、アルミニウム（Ａｌ）等の金属材料を用いてもよい。

次に、カラーフィルター２６１等を積層した対向基板２６０と、ボトムゲート型ＴＦＴ２５１等を形成した基板２５０とをシール材（図示せず）により貼り合わせる。遮光膜２６２はＴＦＴと重なるように配置され、カラーフィルター２６１は画素電極２５３と重なるように配置される。その後、液晶２６５を注入すると、液晶パネルが完成する（図９（Ａ）参照）。図９（Ａ）における、基板２５０の下部及び対向基板２６０の上部には、図示しないが偏光板が貼り付けられる。以上の工程により、液晶パネルが完成する。

次に、図９（Ｂ）を用いて本実施の形態における液晶パネルの画素部の構成について説明する。図９（Ｂ）は液晶パネルの上面図の一例であり、図９（Ｂ）のＡ−Ａ´における断面図が、図９（Ａ）のＡ−Ａ´に対応している。

ゲート配線２７０上に半導体層２７１が重なり、この重なる部分がゲート電極となる。つまり、２７０はゲート配線でもあり、ゲート電極でもある。また半導体層２７１には、ソース配線（又はドレイン配線）２７２及び画素電極２７３が電気的に接続されており、半導体層２７１を介して、ソース配線（又はドレイン配線）２７２からの信号が画素電極２７３に入力される構成となっている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）２７２についても、半導体層２７１と重なる部分がソース電極（又はドレイン電極）となる。つまり、２７２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。容量配線２７４は画素電極２７３と重なる部分で容量を形成する。容量配線２７４はゲート配線２７０と同層で形成してもよいし、別の層で形成してもよい。ゲート配線と同層で形成する場合には、ゲート配線同様に低抵抗材料を用いることにより、抵抗を低減した容量配線を形成できる。この場合、実施の形態１や実施の形態２等を適宜用いて形成すればよい。

ゲート配線２７０は、低抵抗材料からなる導電膜２７０ｂを、バリア膜として機能する導電膜２７０ａ及び２７０ｃで覆うように形成されている。このような構成を有することで、可動性の元素による半導体層２７１の汚染を防ぐことができる。なお、本実施の形態においては、ゲート配線２７０における導電膜２７０ｂを半導体層２７１の下部に形成しない構成としたが、これに限られず、半導体層２７１の下部に形成するする構成としても良い。

本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減した液晶パネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能な液晶パネルを作製することができる。なお、本実施の形態に示すようにゲート配線（及び容量配線）に低抵抗材料を用い、ソース配線やその他の配線には低抵抗材料を用いない構成とすることにより、最低限の工程の増加のみで、上記のような大きな効果を得ることができる。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、低抵抗材料を配線又は電極として用いた液晶パネルの作製方法を、図１０を用いて以下に説明する。

基板５００上に、実施の形態４で示す方法を用いてボトムゲート型ＴＦＴ５０１を形成する。本実施の形態では、実施の形態４で示す方法でボトムゲート型ＴＦＴ５０１を形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。基板５００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。なお、ＴＦＴ形成後に、平坦化膜として層間絶縁膜を形成し、層間絶縁膜の上部にソース電極又はドレイン電極と電気的に接続された配線を形成する構成としても良い。

本実施の形態には示さないが、オフ時のリーク電流を低減する構成として、マルチゲート構造を用いる構成としても良い。

また、ボトムゲート型ＴＦＴの代わりにトップゲート型ＴＦＴを用いても良いが、ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能な液晶パネルを作製することができる。トップゲート型ＴＦＴの作製方法としては、実施の形態４を用いることができるが、低抵抗材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。

次に、ソース電極又はドレイン電極５０２に電気的に接続された画素電極５０３を形成する。画素電極の材料としては、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。

上記以外の電極材料として、不純物元素をドープした非晶質珪素又は結晶性珪素（多結晶珪素を含む）を用いても良い。ＴＦＴのソース領域又はドレイン領域を形成する際に、同時に、非晶質珪素又は結晶性珪素（多結晶珪素を含む）を用いた電極を形成することで、工程を削減することができる。反射型の液晶パネルを作製する際には、アルミニウム（Ａｌ）等の金属材料を画素電極に用いることもできる。

次に、ボトムゲート型ＴＦＴ５０１及び画素電極５０３を含む基板５００全面を覆うように、配向膜として機能する絶縁膜５０４を形成する。配向膜として機能する絶縁膜材料としては、例えばＮ−メチル−２−ピロリドン等とセロソルブアセテート等を混ぜた溶媒にポリアミック酸を溶解させたポリイミド樹脂、または、ポリアミック酸をイミド化させて溶媒に溶かしたポリイミド樹脂等を用いることができる。形成方法としては、スクリーン印刷法やオフセット印刷法、スピン塗布法、液滴吐出法等を用いることができる。膜厚は、例えば２０ｎｍ以上７０ｎｍ以下、好ましくは３０ｎｍ以上６０ｎｍ以下で形成すると良い。このようにして形成された絶縁膜５０４の表面を、フェルトや木綿等のラビング布で擦るラビング法にて所定の方向に配向処理を行う。

次に、対向基板５１０にカラーフィルター５１１、遮光膜５１２、共通電極５１３及び配向膜５１４を積層する。カラーフィルター５１１は、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を呈する材料から形成すればよく、モノカラー表示とする場合、少なくとも一つの色を呈する材料から形成すればよい。また、カラーフィルター５１１は、色変換層を積層した構成としてもよい。遮光膜５１２は、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。共通電極５１３の材料としては、画素電極の材料と同様に、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。また、画素電極と同様に、不純物元素をドープした非晶質珪素や結晶性珪素、アルミニウム（Ａｌ）等の金属材料を用いてもよい。

次に、カラーフィルター５１１等を積層した対向基板５１０と、ボトムゲート型ＴＦＴ５０１等を形成した基板５００とをシール材（図示せず）により貼り合わせる。遮光膜５１２はＴＦＴと重なるように配置され、カラーフィルター５１１は画素電極５０３と重なるように配置される。その後、液晶５１５を注入すると、液晶パネルが完成する（図１０（Ａ）参照）。図１０（Ａ）における、基板５００の下部及び対向基板５１０の上部には、図示しないが偏光板が貼り付けられる。以上の工程により、液晶パネルが完成する。

次に、図１０（Ｂ）を用いて本実施の形態における液晶パネルの画素部の構成について説明する。図１０（Ｂ）は液晶パネルの上面図の一例であり、図１０（Ｂ）のＡ−Ａ´における断面図が、図１０（Ａ）のＡ−Ａ´に対応している。

ゲート配線５２０上に半導体層５２１が重なり、この重なる部分がゲート電極となる。つまり、５２０はゲート配線でもあり、ゲート電極でもある。また半導体層５２１には、ソース配線（又はドレイン配線）５２２及び画素電極５２３が電気的に接続されており、半導体層５２１を介して、ソース配線（又はドレイン配線）５２２からの信号が画素電極５２３に入力される構成となっている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）５２２についても、半導体層５２１と重なる部分がソース電極（又はドレイン電極）となる。つまり、５２２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。容量配線５２４は画素電極５２３と重なる部分で容量を形成する。容量配線５２４はゲート配線５２０と同層で形成してもよいし、別の層で形成してもよい。ゲート配線と同層で形成する場合には、ゲート配線同様に低抵抗材料を用いることにより、抵抗を低減した容量配線を形成できる。この場合、実施の形態１や実施の形態２等を適宜用いて形成すればよい。

ゲート配線５２０は、低抵抗材料からなる導電膜５２０ｂを、バリア膜として機能する導電膜５２０ａ及び５２０ｃで覆うように形成され、ソース配線（又はドレイン配線）５２２は、低抵抗材料からなる導電膜５２２ｂを、バリア膜として機能する導電膜５２２ａ及び５２２ｃで覆うように形成されている。このような構成を有することで、可動性の元素による半導体層５２１の汚染を防ぐことができる。なお、本実施の形態においては、ソース配線（又はドレイン配線）５２２における導電膜５２２ｂを半導体層５２１の上部に形成しない構成としたが、これに限られず、半導体層５２１の上部に形成するする構成としても良い。また、ゲート配線５２０において、半導体層５２１の下部に導電膜５２０ｂを形成しない構成としても良い。

本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減した液晶パネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能な液晶パネルを作製することができる。なお、本実施の形態に示すようにゲート配線（及び容量配線）のみではなく、ソース配線にも低抵抗材料を用いることにより、ソース配線の抵抗を低減することができるため、上記の効果をさらに大きなものとすることができる。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、低抵抗材料を配線又は電極として用いたエレクトロルミネッセンスパネル（以下ＥＬパネルと記す）の作製方法を、図１１を用いて以下に説明する。

基板６００上に、実施の形態５で示す方法を用いてトップゲート型ＴＦＴ６０１及び６０２を形成する。ここで、トップゲート型ＴＦＴ６０１はスイッチング用ＴＦＴとして、トップゲート型ＴＦＴ６０２は駆動用ＴＦＴとして機能する。本実施の形態では、実施の形態５を用いてトップゲート型ＴＦＴを形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。なお、本実施の形態では、ソース電極（ソース配線）又はドレイン電極（ドレイン配線）は、層間絶縁膜６０３形成後に形成するものとする（図１１（Ａ）参照）。

基板６００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。

層間絶縁膜６０３は、有機樹脂膜、無機絶縁膜またはシロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む絶縁膜（以下、シロキサン系絶縁膜と記載する）を用いて形成することができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。低誘電率材料（ｌｏｗ−ｋ材料）と呼ばれる材料を用いて層間絶縁膜６０３を形成しても良い。なお、図１１（Ａ）のＡ−Ａ’及びＢ−Ｂ’は、図１１（Ｂ）のＡ−Ａ’及びＢ−Ｂ’の断面に相当する。

オフ時のリーク電流を低減する構成として、ＬＤＤ領域を複数有するＴＦＴを用いても良い。また、マルチゲート構造を用いる構成としても良い。

また、トップゲート型ＴＦＴの代わりにボトムゲート型ＴＦＴを用いても良い。ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能なＥＬパネルを作製することができる。ボトムゲート型ＴＦＴの作製方法としては、実施の形態３を用いることができるが、低抵材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。さらに、層間絶縁膜を複数形成する構成としてもよいし、層間絶縁膜を形成しない構成としても良い。

次に、ソース電極又はドレイン電極６０４に電気的に接続された画素電極６０５を形成する。画素電極の材料としては、ボトムエミッション型やデュアルエミッション型のＥＬパネルを作製する場合には、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。

また、トップエミッション型のＥＬパネルを作製する場合の画素電極材料としては、アルミニウム、マグネシウムと銀の合金（Ｍｇ−Ａｇ）等を用いることができる。

その後、ＴＦＴ上に隔壁となる絶縁膜６０６を形成する。絶縁膜６０６は画素電極６０５の一部が露出するように形成される。また、絶縁膜６０６はソース電極又はドレイン電極６０４と、画素電極６０５とが接続される部分を覆うように形成される。ソース電極又はドレイン電極６０４と、画素電極６０５とが接続される部分が絶縁膜６０６に覆われず露出すると、画素電極６０５と、後に形成される共通電極６０８の短絡不良の原因となるためである。一方で、絶縁膜６０６は、画素電極６０５を露出する付近において、膜厚が連続的に減少し、曲面を持つよう形成される。これは、画素電極６０５及び絶縁膜６０６の上部に形成される電界発光層が絶縁膜６０６の段差で断切れしないようにするためである。なお、絶縁膜６０６としては、有機樹脂、無機絶縁材料、またはシロキサン系絶縁材料を用いて形成することができる。有機樹脂ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁材料ならば酸化珪素、窒化酸化珪素などを用いることができる。また、作製方法としてはスピンコート法や塗布法等を用いることができる。

続いて、絶縁膜６０６から露出する画素電極６０５に接するように電界発光層６０７を形成し、続いて共通電極６０８を形成する。電界発光層６０７の構成としては、発光層のみの単層としても良いし、正孔注入層、正孔輸送層、電子輸送層、電子注入層等を設ける構成としても良い。なお、電界発光層６０７の構成は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が明確に区別された積層構造を有するものに限定されない。つまり、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料の内、隣り合う材料が混合した層を有する構成であってもよい。

また、電界発光層６０７には、一重項励起子から基底状態に遷移する際の発光（蛍光）または、三重項励起子から基底状態に遷移する際の発光（燐光）を生じる材料を用いると良い。また、無機物からなる層で形成しても良いし、無機物が混合された層で形成しても良い。

共通電極の材料としては、ボトムエミッション型のＥＬパネルを作製する場合には、アルミニウム、マグネシウムと銀の合金（Ｍｇ−Ａｇ）等を用いることができる。一方、トップエミッション型やデュアルエミッション型のＥＬパネルを作製する場合には、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ_２）等を共通電極６０８の材料として用いることができる。

次に、図１１（Ｂ）を用いて本実施の形態におけるＥＬパネルの画素部の構成について説明する。図１１（Ｂ）はＥＬパネルの上面図の一例であり、図１１（Ｂ）のＡ−Ａ´及びＢ−Ｂ´における断面図が、図１１（Ａ）に対応している。

半導体層６２１上にゲート配線６２０が重なり、この重なる部分がトップゲート型ＴＦＴ６０１のゲート電極となる。つまり、６２０はゲート配線でもあり、ゲート電極でもある。また、半導体層６２１のソース又はドレインの一方にはソース配線（又はドレイン配線）６２２が電気的に接続されており、ソース又はドレインの他方には接続用の配線６２３を介して、トップゲート型ＴＦＴ６０２のゲート電極として機能する配線６２４が電気的に接続されている。なお、ゲート電極として機能する配線６２４は半導体層６２５と重なるように配置されている。さらに、半導体層６２５のソース又はドレインの一方には電源線６２６が電気的に接続されており、ソース又はドレインの他方には画素電極６２７が電気的に接続されている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）６２２についても、半導体層６２１と重なる部分がソース電極（又はドレイン電極）となる。つまり、６２２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。

ゲート配線６２０は、低抵抗材料からなる導電膜６２０ｂを、バリア膜として機能する導電膜６２０ａ及び６２０ｃで覆うように形成され、ソース配線（又はドレイン配線）６２２は、低抵抗材料からなる導電膜６２２ｂを、バリア膜として機能する導電膜６２２ａ及び６２２ｃで覆うように形成されている。また、接続用の配線６２３、ゲート電極として機能する配線６２４、及び電源線６２６についても、低抵抗材料からなる導電膜を、バリア膜として機能する導電膜で覆った構成を有している。このような構成を有することで、可動性の元素による半導体層６２１及び６２５の汚染を防ぐことができる。なお、本実施の形態においては、ゲート配線６２０、ソース配線（又はドレイン配線）６２２、接続用の配線６２３、ゲート電極として機能する配線６２４、及び電源線６２６について低抵抗材料を用いた構成としたが、これに限られず、ゲート配線６２０のみを低抵抗材料を用いた構成としても良い。さらに、本実施の形態ではソース配線（又はドレイン配線）６２２における導電膜６２２ｂを半導体層６２１の上部に形成しない構成としたが、半導体層６２１の上部に形成するする構成としても良い。また、ゲート配線６２０において、半導体層６２１の上部に導電膜６２０ｂを形成しない構成としても良い。

本実施の形態を用いることで、低抵抗材料を配線として用いたＥＬパネルを作製することができる。本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減したＥＬパネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能なＥＬパネルを作製することができる。なお、ＥＬパネルにおいては、画素が発光する間は常に電流が流れ続けるため、電源線に低抵抗材料を用いることは低消費電力化の点で非常に有効である。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。

（実施の形態９）
本実施の形態では、実施の形態１及び２で示した低抵抗配線を用いて信号遅延を低減した表示装置の構成を、図１２を用いて以下に示す。

図１２（Ａ）は、実施の形態６乃至実施の形態８で作製したパネルの基板７００上に低抵抗材料を用いた引き回し配線が形成された様子を示している。引き回し配線はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）７０１を介して駆動回路と接続している。なお、図中で破線以下の部分は画素領域を示す。

実施の形態１及び実施の形態２等を用いて、低抵抗材料を用いた引き回し配線を形成するが、その際に、引き回し配線の長さによらず、引き回し配線一本当たりの抵抗値が概略等しくなるように形成する。例えば、引き回し配線７０２と引き回し配線７０３を比較した場合、引き回し配線７０２のほうが配線長は長くなるため、引き回し配線７０３を形成する際には、引き回し配線７０３の一部に低抵抗材料を用いない領域７０４を有する構成とすることにより、配線一本当たりの抵抗値を等しくすることができる。低抵抗材料を用いない領域の長さについては、引き回し配線の材質、引き回し配線の断面積、引き回し配線どうしの長さの差、等に依存するため、適宜調節すればよい。なお、抵抗値が概略等しいとは、比較対象物の一方の抵抗値が、他の一方の抵抗値の８０％以上１２０％以下、好ましくは９０％以上１１０％以下であることをいうものとする。

なお、引き回し配線については、パネルの作製工程でゲート配線やソース配線（又はドレイン配線）等の配線を形成する際に同時に形成する。また、本実施の形態で用いられるパネルは、液晶パネルやＥＬパネルに限られない。パネルの作製方法についても実施の形態６乃至実施の形態８に限られず、他の方法を用いても良い。また、ＦＰＣと基板上の配線との接続部分においては、配線中に低抵抗材料を形成してもよいし、形成しなくてもよい。図１２（Ｃ）では、ＦＰＣ７０７と基板上の配線７０８が、接続部分７０９を介して電気的に接続している様子を、低抵抗材料を接続部分に形成しない場合について示している。配線は、バリア膜として機能する導電膜７０８ａ、７０８ｃ、及び低抵抗材料からなる導電膜７０８ｂによって形成される。

なお、本実施の形態では基板上にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を用いて駆動回路を接続する場合について示したが、本実施の形態に限られず、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やプリント基板を用いて基板上に駆動回路を接続しても良いし、駆動回路自体を基板上に一体形成しても良い。このような場合においても、本発明を用いて信号遅延が低減した表示装置を作製することができる。

図１２（Ｂ）は、図１２（Ａ）中の破線による円で囲まれた領域を拡大して示したものである。７０５は低抵抗材料からなる導電膜、７０６はバリア膜として機能する導電膜を示している。本発明を用いることにより、一部に低抵抗材料を用いずに形成した引き回し配線を作製することができ、信号遅延を低減することができる。

なお、引き回し配線の構成に関しては、本実施の形態に限られない。引き回し配線による信号遅延の解消のみを目的とする場合には、例えば、バリア膜として機能する導電膜で引き回し配線の多くの部分を形成し、一部のみに低抵抗材料を用いてその部分の抵抗値を下げることにより、配線としての抵抗値を調節する構成としても良い。

上記のような構成とすることにより、配線抵抗を低減し、高速動作が可能な表示装置を作製することができる。また、同時に、引き回し配線による信号遅延を解消することができる。さらに、引き回し配線が占有する面積を低減できるため、基板領域を有効に活用した表示装置の作製が可能となる。

本実施の形態は、実施の形態１乃至実施の形態８と適宜組み合わせることができる。

（実施の形態１０）
本実施の形態では、本発明を用いた大型の表示装置について、図１４を参照して説明する。

図１４は例えば３０インチ以上１００インチ未満の大画面を有する大型の表示装置であり、筐体８００、表示部８０１、スピーカー８０２、操作スイッチ８０３等を含む。なお、大型の表示装置には、コンピュータ用、ＴＶ放送受信用、双方向ＴＶ用等の全ての情報表示用表示装置が含まれる。本発明により、引き回し配線による信号の遅延を低減した表示装置を作製することができる。また、配線に低抵抗材料を用いることにより、高速且つ低消費電力で動作が可能な大型表示装置を作製できる。なお、本発明は、引き回し配線が占有する面積を低減し、基板領域を有効に活用できる、という点においても有効である。

本実施の形態は実施の形態１乃至実施の形態９と適宜組み合わせて用いることができる。また、本発明は３０インチ以上１００インチ未満の画面を有する表示装置に限られるものではない。１００インチ以上の画面を有する大型の表示装置においても、非常に効果的に本発明を用いることができる。

（実施の形態１１）
本発明の表示装置を用いた電子機器について、図１５を参照して説明する。本発明は大型の表示装置において特に顕著な効果を示すが、例えば、中型、小型の表示装置（例えば３０インチ未満）においても、配線抵抗の低減による低消費電力化、表示装置の高速動作、引き回し配線が必要とする面積の低減により基板領域を有効に活用できる等、効果は大きいため、大型の表示装置のみに限らず用いることができる。本発明の電子機器としては、例えば、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ、ＭＰ３プレーヤー等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子辞書、電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。

図１５（Ａ）は表示装置でありパーソナルコンピュータのモニターやテレビ受像器等がこれに当たる。筐体２００１、支持台２００２、表示部２００３等を含む。本発明を用いることで、信号遅延の影響を低減した表示装置を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した低消費電力且つ高速動作が可能な表示装置を作製することができる。

図１５（Ｂ）はテレビ視聴も可能な携帯電話であり、本体２１０１、筐体２１０２、表示部２１０３、音声入力部２１０４、音声出力部２１０５、操作キー２１０６、アンテナ２１０８等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有する携帯電話を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した低消費電力且つ高速動作が可能な携帯電話を作製することができる。

図１５（Ｃ）はコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有するコンピュータを作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有する低消費電力且つ高速動作が可能なコンピュータを作製することができる。図１５（Ｃ）ではノート型のコンピュータを例示したが、例えばモニター一体型のデスクトップ型コンピュータ等にも適用することが可能である。

図１５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有する低消費電力且つ高速動作が可能なモバイルコンピュータを作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有するモバイルコンピュータを作製することができる。

図１５（Ｅ）は携帯型のゲーム機であり、筐体２４０１、表示部２４０２、スピーカー２４０３、操作キー２４０４、記録媒体挿入部２４０５等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有するゲーム機を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有する低消費電力且つ高速動作が可能なゲーム機を作製することができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本実施の形態は実施の形態１乃至実施の形態９と適宜組み合わせて用いることができる。

本発明の表示装置に用いる配線の作製工程を示した図。 本発明の表示装置に用いる配線の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の表示装置に用いる半導体装置の作製工程を示した図。 本発明の液晶表示装置を示した図。 本発明の液晶表示装置を示した図。 本発明のＥＬ表示装置を示した図。 本発明の表示装置に用いる引き回し配線を示した図。 従来の表示装置に用いる引き回し配線を示した図。 本発明を用いた大型表示装置を示した図。 本発明の表示装置を用いた電子機器を示した図。 本発明の表示装置に用いる他の構成の半導体装置を示した図。

符号の説明

１００ 配線の被形成面
１０１ 第１の導電膜
１０２ レジストマスク
１０３ 第２の導電膜
１０４ 第２の導電膜
１０５ 第３の導電膜
１１０ 保護用導電膜
１１１ 保護用導電膜

Claims (28)

1. 第１の導電膜を形成し、
   前記第１の導電膜上に選択的にレジストを形成し、
   前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
   前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
   前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
   前記第１の導電膜及び前記第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成することを特徴とする表示装置の作製方法。
2. 第１の導電膜を形成し、
   前記第１の導電膜上に選択的にレジストを形成し、
   前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
   前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
   前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
   前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、
   前記複数の配線及び電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体膜を形成し、
   前記半導体膜上に選択的にチャネル保護膜を形成し、
   前記チャネル保護膜上及び前記半導体膜上に不純物を添加した半導体膜を形成し、
   前記不純物を添加した半導体膜上に第４の導電膜を形成し、
   前記半導体膜と、前記不純物を添加した半導体膜と、前記第４の導電膜と、を選択的にエッチングし、
   前記第４の導電膜上に保護膜を形成し
   前記保護膜を選択的にエッチングし、
   前記第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする表示装置の作製方法。
3. 第１の導電膜を形成し、
   前記第１の導電膜上に選択的にレジストを形成し、
   前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
   前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
   前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
   前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、
   前記複数の配線及び電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体膜を形成し、
   前記半導体膜上に不純物を添加した半導体膜を形成し、
   前記半導体膜と、前記不純物を添加した半導体膜と、を選択的にエッチングし、
   前記不純物を添加した半導体膜及び前記半導体膜上に第４の導電膜を形成し、
   前記不純物を添加した半導体膜と、前記第４の導電膜と、を選択的にエッチングし、
   前記第４の導電膜上に保護膜を形成し
   前記保護膜を選択的にエッチングし、
   前記第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする表示装置の作製方法。
4. 絶縁膜を形成し、
   前記絶縁膜上に半導体膜を形成し、
   前記半導体膜を選択的にエッチングし、
   選択的にエッチングされた前記半導体膜上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜上に選択的にレジストを形成し、
   前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
   前記第１のレジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
   前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
   前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成することを特徴とする表示装置の作製方法。
5. 請求項１乃至請求項４のいずれか一において、
   前記第２の導電膜上に、保護用導電膜を形成することを特徴とする表示装置の作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記レジストの端部が、逆テーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。
7. 請求項１乃至請求項５のいずれか一において、
   前記レジストの端部が、概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。
8. 請求項１乃至請求項７のいずれか一において、
   前記レジストは、液滴吐出法を用いて形成されることを特徴とする表示装置の作製方法。
9. 請求項１乃至請求項８のいずれか一において、
   前記複数の配線同士の抵抗値及び前記複数の電極同士の抵抗値が概略等しくなるように、前記第２の導電膜を形成することを特徴とする表示装置の作製方法。
10. 第１の導電膜を形成し、
    前記第１の導電膜上に選択的に第１のレジストを形成し、
    前記第１の導電膜及び前記第１のレジスト上に第２の導電膜を形成し、
    前記第１のレジストを除去することで前記第１のレジスト上に形成された第２の導電膜を除去し、
    前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
    前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、
    前記複数の第１の配線及び第１の電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に半導体膜を形成し、
    前記半導体膜上に不純物を添加した半導体膜を形成し、
    前記不純物を添加した半導体膜に電気的に接続されるように第４の導電膜を形成し、
    前記第４の導電膜上に選択的に第２のレジストを形成し、
    前記第４の導電膜及び前記第２のレジスト上に第５の導電膜を形成し、
    前記第２のレジストを除去することで前記第２のレジスト上に形成された第５の導電膜を除去し、
    前記第４の導電膜上に形成された前記第５の導電膜を覆うように第６の導電膜を形成し、
    前記第４の導電膜及び前記第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする表示装置の作製方法。
11. 第１の絶縁膜を形成し、
    前記第１の絶縁膜上に半導体膜を形成し、
    前記半導体膜を選択的にエッチングし、
    選択的にエッチングされた前記半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１の導電膜を形成し、
    前記第１の導電膜上に選択的に第１のレジストを形成し、
    前記第１の導電膜及び前記第１のレジスト上に第２の導電膜を形成し、
    前記第１のレジストを除去することで前記第１のレジスト上に形成された第２の導電膜を除去し、
    前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
    前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、
    前記複数の第１の配線及び第１の電極上に第２の絶縁膜を形成し、
    前記ゲート絶縁膜及び前記第２の絶縁膜を選択的にエッチングし、
    前記半導体膜に電気的に接続されるように第４の導電膜を形成し、
    前記第４の導電膜上に選択的に第２のレジストを形成し、
    前記第４の導電膜及び前記第２のレジスト上に第５の導電膜を形成し、
    前記第２のレジストを除去することで前記第２のレジスト上に形成された第５の導電膜を除去し、
    前記第４の導電膜上に形成された前記第５の導電膜を覆うように第６の導電膜を形成し、
    前記第４の導電膜及び前記第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする表示装置の作製方法。
12. 請求項１０又は請求項１１において、
    前記第２の導電膜上または前記第５の導電膜上に、保護用の導電膜を形成することを特徴とする表示装置の作製方法。
13. 請求項１０乃至請求項１２のいずれか一において、
    前記第１のレジストの端部又は前記第２のレジストの端部が、逆テーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。
14. 請求項１０乃至請求項１２のいずれか一において、
    前記第１のレジストの端部又は前記第２のレジストの端部が、概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。
15. 請求項１０乃至請求項１４のいずれか一において、
    前記第１のレジスト及び前記第２のレジストは、液滴吐出法を用いて形成されることを特徴とする表示装置の作製方法。
16. 請求項１０乃至請求項１５のいずれか一において、
    前記複数の第１の配線同士の抵抗値及び前記複数の第１の電極同士の抵抗値が概略等しくなるように、前記第２の導電膜を形成し、
    前記複数の第２の配線同士の抵抗値及び前記複数の第２の電極同士の抵抗値が概略等しくなるように、前記第５の導電膜を形成することを特徴とする表示装置の作製方法。
17. 半導体膜と、ゲート絶縁膜と、ゲート電極及びゲート配線と、ソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
    前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
    前記第１の部分は、
    第１の導電膜と、
    前記第１の導電膜上に選択的に形成された第２の導電膜と、
    前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
    前記第２の部分は、
    前記第１の導電膜と、
    前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。
18. ゲート電極及びゲート配線と、
    前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された半導体膜と、
    前記半導体膜上に形成された不純物元素を添加した半導体膜と、
    前記不純物元素を添加した半導体膜に電気的に接続したソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
    前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
    前記第１の部分は、
    第１の導電膜と、
    前記第１の導電膜上に選択的に形成された第２の導電膜と、
    前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
    前記第２の部分は、
    前記第１の導電膜と、
    前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。
19. 第１の絶縁膜と、
    前記第１の絶縁膜上に形成された半導体膜と、
    前記半導体膜上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極及びゲート配線と、
    前記ゲート電極及びゲート配線上に形成された第２の絶縁膜と、
    前記半導体膜に電気的に接続されたソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
    前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
    前記第１の部分は、
    第１の導電膜と、
    前記第１の導電膜上に選択的に形成された第２の導電膜と、
    前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
    前記第２の部分は、
    前記第１の導電膜と、
    前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。
20. 請求項１７乃至請求項１９のいずれか一において、
    前記第２の導電膜は、銅を含むことを特徴とする表示装置。
21. 請求項１７乃至請求項２０のいずれか一において、
    前記第１の導電膜、又は、前記第３の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする表示装置。
22. 請求項１７乃至請求項２１のいずれか一において、
    前記第１の導電膜及び前記第３の導電膜は、同一の材料で形成されることを特徴とする表示装置。
23. 請求項１７乃至請求項２２のいずれか一において、
    前記ソース電極及びソース配線又はドレイン電極及びドレイン配線は、
    第４の導電膜と、
    前記第４の導電膜上に選択的に形成された第５の導電膜と、
    前記第５の導電膜を覆うように形成された第６の導電膜と、を有することを特徴とする表示装置。
24. 請求項２３において、
    前記第５の導電膜は、銅を含むことを特徴とする表示装置。
25. 請求項２３又は請求項２４において、
    前記第４の導電膜、又は、前記第６の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする表示装置。
26. 請求項２３乃至請求項２５のいずれか一において、
    前記第４の導電膜及び前記第６の導電膜は、同一の材料で形成されることを特徴とする表示装置。
27. 請求項１７乃至請求項２６のいずれか一において、
    前記ゲート電極及びゲート配線と同一層に形成される容量配線を有することを特徴とする表示装置。
28. 請求項１７乃至請求項２６のいずれか一において、
    前記ソース電極及びソース配線又はドレイン電極及びドレイン配線と同一層に形成される電源線を有することを特徴とする表示装置。

Images