JP4646615B2 - 半導体装置 - Google Patents
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Description
このような半導体装置は例えばアナログIC(集積回路)に適用される。
NBTI現象は、例えばCMOSプロセスなど、MOSトランジスタ形成プロセスの本質的な問題である。
PMOSトランジスタP1の特性劣化が生じた場合、例えば内部回路4の最低動作電圧が経時的に変化して高くなっていくなど、半導体集積回路の信頼性不良につながるという問題があった。
その場合、上記スイッチ素子用PMOSトランジスタのゲートと上記GND接地用MOSトランジスタのゲートは互いに接続されていることが好ましい。
さらに、上記スイッチ切換え用MOSトランジスタのゲートはインバータを介して上記スイッチ素子用PMOSトランジスタのゲートと接続されていることが好ましい。
さらに、上記制御部は複数の上記スイッチ回路のうちオンさせるスイッチ回路を周期的に切り換える機能を備えているようにしてもよい。
図1は本発明のスイッチ回路の一実施例を表す回路図である。
電源2と内部回路4の間に2つのスイッチ回路S1−1,S1−2が並列に接続されている。スイッチ回路S1−1はスイッチ素子用トランジスタP1−1、GND接地用トランジスタN1−1、切換え用トランジスタN2−1及びインバータ10を備えている。
内部回路4に電源2を供給する場合、以下に述べる2つのモード1,2を周期的に繰り返すことで内部回路4に電源2を供給する。モード1とは制御信号Aが「L」で、制御信号Bが「H」の場合であり、モード2はモード1と逆で、制御信号Aが「H」で、制御信号Bが「L」の場合である。
例えば、「H」の制御信号は電源電圧であり、「L」の制御信号は接地電池である。
まず、制御信号Aと制御信号Bがともに「H」の場合、トランジスタP1−1,P1−2はともにオフ状態となり、内部回路4に電源2が供給されることはない。また、制御信号Aと制御信号Bがともに「L」の場合、トランジスタP1−1,P1−2はともにオン状態となり、内部回路4に電源2が供給される。
一方、スイッチ回路S1−2では、制御信号Bが「H」であるのでトランジスタP1−2がオフし、トランジスタN1−2がオンする。また、トランジスタN2−2のゲートにはインバータ12により反転された信号「L」が伝達されるのでトランジスタN2−2はオフする。
このように、モード1ではスイッチ回路S1−1がオン状態となり、スイッチ回路S1−2がオフ状態となるので、電源2はスイッチ回路S1−1を経て内部回路4に供給される。
一方、スイッチ回路S1−2では、制御信号Bが「L」であるのでトランジスタP1−2がオンし、トランジスタN1−2がオフする。また、トランジスタN2−2のゲートにはインバータ12により反転された信号「H」が伝達されるのでトランジスタN2−2はオンする。
このように、モード2ではスイッチ回路S1−1がオフ状態となり、スイッチ回路S1−2がオン状態となるので、電源2はスイッチ回路S1−2を経て内部回路4に供給される。
しかしモード2に切り換えると、今度はゲート、ソース及び基板に対してドレインに負バイアスが印加される状態になる。すなわち、トランジスタP1−1についてはモード1とは逆方向の電界が印加されることになり、NBTI現象で発生した固定電荷や界面準位を修復し、電荷移動に必要なしきい値を下げ、電荷の移動度を回復させることができる。
ここではスイッチ回路が2つの場合の実施例を示したが、本発明はこれに限定されるものではなく、スイッチ回路が1つの場合や、3つ以上のスイッチ回路を有する場合も同様の原理で動作する。
CE端子20に入力された制御信号は、発振回路14、2ビットカウンター回路16及びデコーダー回路18にそれぞれ入力される。
このように、オンしているスイッチ回路をS1−1→S1−1及びS1−2→S1−2→S1−2及びS1−3→S1−3→S1−3及びS1−4→S1−4→S1−4及びS1−1→S1−1と切り換えることにより、内部回路4に連続して電源を供給することができる。
スイッチ素子用トランジスタP1は電源2と内部回路4の間に直列に接続されている。トランジスタP1のドレイン、内部回路4間の端子6はGND接地用トランジスタN1を介して接地電位に接続されている。両トランジスタP1,N1のゲートは制御信号Cが入力される信号端子7に接続されている。
しかし制御信号Cを「H」に切り換えると、今度はトランジスタN1がオンしてトランジスタP1のドレインがトランジスタN1を介して接地電位に接続され、トランジスタP1においてドレイン電位が「L」、ゲート電位、ソース電位及び基板電位が「H」になるので、制御信号が「H」のときとはゲート、ドレイン間に逆方向の電界が印加される状態になり、NBTI現象で発生した固定電荷や界面準位を修復し、しきい値を下げ、移動度を回復させる。
例えば、上記の実施例では接地用MOSトランジスタとしてNMOSトランジスタを用いているが、PMOSトランジスタを用いることもできる。
また、スイッチ切換え用MOSトランジスタとしてNMOSトランジスタを用いているが、PMOSトランジスタを用いてもよい。
P1,P1−1,P1−2 スイッチ素子用PMOSトランジスタ
N1,N1−1,N1−2 接地用NMOSトランジスタ
N2−1,N2−2 切換え用NMOSトランジスタ
2 電源
4 内部回路(負荷)
6,8 ドレイン端子
7,9 入力端子
10,12 インバータ
14 発振回路
16 2ビットカウンター回路
18 デコーダー回路
20 CE端子
Claims (7)
- 電源と負荷の間に直列に接続されるスイッチ素子用PMOSトランジスタをもつスイッチ回路を備えた半導体装置において、
前記スイッチ回路は、前記スイッチ素子用PMOSトランジスタがオフのときに前記スイッチ素子用PMOSトランジスタと前記負荷の間の端子を接地するための接地用MOSトランジスタを備え、
前記端子と前記負荷の間に接続されている切換え用MOSトランジスタをさらに備えている前記スイッチ回路を複数備えていることを特徴とする半導体装置。 - 前記接地用MOSトランジスタはNMOSトランジスタである請求項1に記載の半導体装置。
- 前記スイッチ素子用PMOSトランジスタのゲートと前記接地用MOSトランジスタのゲートは互いに接続されている請求項2に記載の半導体装置。
- 前記切換え用MOSトランジスタはNMOSトランジスタである請求項1から3のいずれか一項に記載の半導体装置。
- 前記スイッチ切換え用MOSトランジスタのゲートはインバータを介して前記スイッチ素子用PMOSトランジスタのゲートと接続されている請求項1から4のいずれか一項に記載の半導体装置。
- 前記負荷に電源を供給するときには複数の前記スイッチ回路のうち少なくとも1つをオンさせて、残りの前記スイッチ回路をオフさせるための制御部を備えている請求項1から5のいずれか一項に記載の半導体装置。
- 前記制御部は複数の前記スイッチ回路のうちオンさせるスイッチ回路を周期的に切り換える機能を備えている請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004360721A JP4646615B2 (ja) | 2004-12-14 | 2004-12-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004360721A JP4646615B2 (ja) | 2004-12-14 | 2004-12-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006173217A JP2006173217A (ja) | 2006-06-29 |
JP4646615B2 true JP4646615B2 (ja) | 2011-03-09 |
Family
ID=36673654
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4646615B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7723748B2 (en) | 2007-10-02 | 2010-05-25 | Ricoh Company, Ltd. | Semiconductor device including electrostatic discharge protection circuit |
FR2949163B1 (fr) * | 2009-08-12 | 2011-12-09 | St Microelectronics Rousset | Surveillance de l'activite d'un circuit electronique |
JP6220218B2 (ja) * | 2013-10-18 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP6397266B2 (ja) * | 2014-08-21 | 2018-09-26 | シャープ株式会社 | 半導体トランジスタのテスト方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3341805B2 (ja) * | 1996-05-28 | 2002-11-05 | 日本電信電話株式会社 | 論理回路 |
-
2004
- 2004-12-14 JP JP2004360721A patent/JP4646615B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2006173217A (ja) | 2006-06-29 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071204 |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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