JPH10209451A - 埋込み電界整形領域を有する高電圧終端 - Google Patents
埋込み電界整形領域を有する高電圧終端Info
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Abstract
(57)【要約】
【課題】 プレーナ拡散技術を使用して製造した半導体
装置の接合のブレークダウン電圧を増加させる技術を提
供する。 【解決手段】 本発明半導体装置は、第一導電型の基板
内に完全に埋込まれているフィールド形成領域を有して
おり、該フィールド形成領域は基板の表面に形成されて
いるデバイス領域から離隔され且つその下側に位置して
いる。該フィールド形成領域はデバイス領域から所定の
距離に位置しており、従って基板とデバイス領域との間
に第一電圧を印加した場合にデバイス領域とフィールド
形成領域との間に空乏領域が発生される。更に、第一電
圧より大きな第二電圧を印加した場合には、空乏領域は
フィールド形成領域を取囲んで拡大され、従ってフィー
ルド形成領域が存在しなかった場合に形成されるであろ
う空乏領域の曲率半径よりもより大きな曲率半径を得る
ことを可能としている。
装置の接合のブレークダウン電圧を増加させる技術を提
供する。 【解決手段】 本発明半導体装置は、第一導電型の基板
内に完全に埋込まれているフィールド形成領域を有して
おり、該フィールド形成領域は基板の表面に形成されて
いるデバイス領域から離隔され且つその下側に位置して
いる。該フィールド形成領域はデバイス領域から所定の
距離に位置しており、従って基板とデバイス領域との間
に第一電圧を印加した場合にデバイス領域とフィールド
形成領域との間に空乏領域が発生される。更に、第一電
圧より大きな第二電圧を印加した場合には、空乏領域は
フィールド形成領域を取囲んで拡大され、従ってフィー
ルド形成領域が存在しなかった場合に形成されるであろ
う空乏領域の曲率半径よりもより大きな曲率半径を得る
ことを可能としている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法の改良に関するものであって、更に詳細には、
接合ブレークダウン電圧が例えば約６０−１００Ｖの範
囲内における比較的高いタイプの半導体装置の終端領域
における接合のブレークダウン電圧を増加させる半導体
装置及び構成体における改良及びその製造方法に関する
ものである。
製造方法の改良に関するものであって、更に詳細には、
接合ブレークダウン電圧が例えば約６０−１００Ｖの範
囲内における比較的高いタイプの半導体装置の終端領域
における接合のブレークダウン電圧を増加させる半導体
装置及び構成体における改良及びその製造方法に関する
ものである。
【０００２】
【従来の技術】過去数年に亘り、パワー半導体業界にお
いて劇的な変化が発生している。新たな即ち改良された
装置構成体及び技術を使用することにより、ＭＯＳトラ
ンジスタは高電流及び高電圧を与えるべく修正されてい
る。この様な装置を同一のチップ内における集積化した
制御回路と関連して使用する場合には、別々のコンポー
ネントと比較して、特に有益的な非常に小型で且つ効率
的な装置が提供される。しかしながら、この様なパワー
装置を提供する場合の繰返される問題はそのブレークダ
ウン電圧を最大とさせることである。パワーＭＯＳトラ
ンジスタにおけるブレークダウンメカニズム即ち降伏機
構は、少なくとも四つのメカニズムによって発生され
る。「アバランシェブレークダウン（雪崩降伏）」は、
半導体における電界が十分なエネルギを有する束縛電子
を持った原子内へキャリヤを加速させて電子−正孔対を
発生させる場合に起きる。これらのキャリヤは電界によ
って加速され、その結果さらなる電子−正孔対を発生し
且つ高電流を発生する。「ツェナーブレークダウン（ツ
ェナー降伏）」は、電界が十分に高くキャリヤが接合電
位障壁を介してトンネル動作するのに十分なエネルギを
獲得する場合に起こる。「パンチスルーブレークダウ
ン」は、逆バイアスした接合の空乏領域が近傍にある別
の接合へ拡大して二つの接合が連続した領域によって接
続され且つ一方の接合から別の接合へ電流が流れること
を可能とする場合に起こる。「絶縁破壊」は、誘電体層
における電界がその絶縁強度を超え、誘電体を貫通して
大きな電流が流れることを可能とし、通常それを永久的
に破壊することとなる場合に起こる。アバランシェブレ
ークダウンメカニズムが、ここにおいて主要な問題であ
る。なぜならば、ツェナー、パンチスルー、絶縁破壊メ
カニズムは、通常、適切に装置を設計することにより最
小とされるからである。
いて劇的な変化が発生している。新たな即ち改良された
装置構成体及び技術を使用することにより、ＭＯＳトラ
ンジスタは高電流及び高電圧を与えるべく修正されてい
る。この様な装置を同一のチップ内における集積化した
制御回路と関連して使用する場合には、別々のコンポー
ネントと比較して、特に有益的な非常に小型で且つ効率
的な装置が提供される。しかしながら、この様なパワー
装置を提供する場合の繰返される問題はそのブレークダ
ウン電圧を最大とさせることである。パワーＭＯＳトラ
ンジスタにおけるブレークダウンメカニズム即ち降伏機
構は、少なくとも四つのメカニズムによって発生され
る。「アバランシェブレークダウン（雪崩降伏）」は、
半導体における電界が十分なエネルギを有する束縛電子
を持った原子内へキャリヤを加速させて電子−正孔対を
発生させる場合に起きる。これらのキャリヤは電界によ
って加速され、その結果さらなる電子−正孔対を発生し
且つ高電流を発生する。「ツェナーブレークダウン（ツ
ェナー降伏）」は、電界が十分に高くキャリヤが接合電
位障壁を介してトンネル動作するのに十分なエネルギを
獲得する場合に起こる。「パンチスルーブレークダウ
ン」は、逆バイアスした接合の空乏領域が近傍にある別
の接合へ拡大して二つの接合が連続した領域によって接
続され且つ一方の接合から別の接合へ電流が流れること
を可能とする場合に起こる。「絶縁破壊」は、誘電体層
における電界がその絶縁強度を超え、誘電体を貫通して
大きな電流が流れることを可能とし、通常それを永久的
に破壊することとなる場合に起こる。アバランシェブレ
ークダウンメカニズムが、ここにおいて主要な問題であ
る。なぜならば、ツェナー、パンチスルー、絶縁破壊メ
カニズムは、通常、適切に装置を設計することにより最
小とされるからである。
【０００３】ＭＯＳ装置に関連して、ブレークダウン電
圧はパワー装置のドレイン領域におけるドーパント濃度
の減少関数であり、且つ本体／ドレイン接合の曲率半径
の増加関数である。今日までのところ、この問題はこの
接合の適切な終端によって対処されている。個別的又は
集積化したＶＤＭＯＳトランジスタの構造においては、
可及的に高いものとすべきブレークダウン電圧及び可及
的に低いものとすべき装置のオン抵抗が同時的に最適化
されている。これら二つの基本的なパラメータの最適化
は、接合の深さ方向においてその周辺部の曲率半径が無
限大であるプレーナ接合の理論的なブレークダウン電圧
に可及的に近いブレークダウン電圧を達成することの可
能な端部形態の採用に依存している。この様な接合は、
しばしば、「平面」接合と呼ばれる。
圧はパワー装置のドレイン領域におけるドーパント濃度
の減少関数であり、且つ本体／ドレイン接合の曲率半径
の増加関数である。今日までのところ、この問題はこの
接合の適切な終端によって対処されている。個別的又は
集積化したＶＤＭＯＳトランジスタの構造においては、
可及的に高いものとすべきブレークダウン電圧及び可及
的に低いものとすべき装置のオン抵抗が同時的に最適化
されている。これら二つの基本的なパラメータの最適化
は、接合の深さ方向においてその周辺部の曲率半径が無
限大であるプレーナ接合の理論的なブレークダウン電圧
に可及的に近いブレークダウン電圧を達成することの可
能な端部形態の採用に依存している。この様な接合は、
しばしば、「平面」接合と呼ばれる。
【０００４】典型的な終端は、例えば、誘電体又は金属
フィールドプレート、フローティング又はフィールド制
限用リング、低ドーパント濃度領域、などがある。これ
らの技術の幾つかについてのレビューが、Ａ． Ｂｌｉ
ｃｈｅｒ著「半導体装置の物理（Ｐｈｙｓｉｃｓ ｏｆ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ）」、
Ｒｅｐ． Ｐｒｏｇ． Ｐｈｙｓ．、Ｖｏｌ．４５、１
９８２、４４６−４５０頁、及びＡｎｔｏｇｎｅｔｔｉ
著「パワー集積回路：物理、設計及び応用（ＰＯＷＥＲ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ： Ｐｈｙ
ｓｉｃｓ， Ｄｅｓｉｇｎ， ｅｎｄ Ａｐｐｌｉｃａ
ｔｉｏｎｓ）」、マクグローヒルブックカンパニ、１９
８６、３．１−３．５８頁に記載されている。
フィールドプレート、フローティング又はフィールド制
限用リング、低ドーパント濃度領域、などがある。これ
らの技術の幾つかについてのレビューが、Ａ． Ｂｌｉ
ｃｈｅｒ著「半導体装置の物理（Ｐｈｙｓｉｃｓ ｏｆ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ）」、
Ｒｅｐ． Ｐｒｏｇ． Ｐｈｙｓ．、Ｖｏｌ．４５、１
９８２、４４６−４５０頁、及びＡｎｔｏｇｎｅｔｔｉ
著「パワー集積回路：物理、設計及び応用（ＰＯＷＥＲ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ： Ｐｈｙ
ｓｉｃｓ， Ｄｅｓｉｇｎ， ｅｎｄ Ａｐｐｌｉｃａ
ｔｉｏｎｓ）」、マクグローヒルブックカンパニ、１９
８６、３．１−３．５８頁に記載されている。
【０００５】高電圧ブレークダウンを達成するためにフ
ローティング表面リングを使用するタイプの終端構造１
０の一部の側部断面図を図１に示してある。この終端構
造１０は図示した如くＮ−エピタキシャル層を与えるた
めにドナー不純物で軽度にドープしてあるエピタキシャ
ル層１２内に形成されている。デバイス領域１４（例え
ば、垂直パワーＤＭＯＳ装置などの本体領域）が、当該
技術において公知の如く、Ｐ＋領域を与えるために高度
にドープしたアクセプタ型不純物でエピタキシャル層１
２内に形成されている。
ローティング表面リングを使用するタイプの終端構造１
０の一部の側部断面図を図１に示してある。この終端構
造１０は図示した如くＮ−エピタキシャル層を与えるた
めにドナー不純物で軽度にドープしてあるエピタキシャ
ル層１２内に形成されている。デバイス領域１４（例え
ば、垂直パワーＤＭＯＳ装置などの本体領域）が、当該
技術において公知の如く、Ｐ＋領域を与えるために高度
にドープしたアクセプタ型不純物でエピタキシャル層１
２内に形成されている。
【０００６】エピタキシャル層１２の表面において関連
する半導体装置を取囲んで多数のリング１６−１９が設
けられている。これらのリング１６−１９はエピタキシ
ャル層１２内の横方向端部又は周辺部において半導体装
置（完全には示していない）から同心円的に外側へ離隔
されている。誘電体層２２がリング１６−１９及びエピ
タキシャル層１２の上側に存在しており、それらをその
上に形成される構成体から分離している。金属領域２４
がデバイス領域１４に対する電気的コンタクトを与えて
おり、一方金属領域２６は高電界領域を終端させる導体
である。
する半導体装置を取囲んで多数のリング１６−１９が設
けられている。これらのリング１６−１９はエピタキシ
ャル層１２内の横方向端部又は周辺部において半導体装
置（完全には示していない）から同心円的に外側へ離隔
されている。誘電体層２２がリング１６−１９及びエピ
タキシャル層１２の上側に存在しており、それらをその
上に形成される構成体から分離している。金属領域２４
がデバイス領域１４に対する電気的コンタクトを与えて
おり、一方金属領域２６は高電界領域を終端させる導体
である。
【０００７】半導体装置を終端させるために使用されて
いる別の技術を図２の断面図に示した構造によって示し
てあり、その場合には、高ブレークダウン電圧を達成す
るために、だんだんと浅くなる軽度にドープしたリング
３２及び３４が使用されている。より詳細に説明する
と、隣接する同心円状のリング３２及び３４が半導体装
置（完全には示していない）の領域３８に隣接した表面
領域においてエピタキシャル層３６内に形成されてい
る。
いる別の技術を図２の断面図に示した構造によって示し
てあり、その場合には、高ブレークダウン電圧を達成す
るために、だんだんと浅くなる軽度にドープしたリング
３２及び３４が使用されている。より詳細に説明する
と、隣接する同心円状のリング３２及び３４が半導体装
置（完全には示していない）の領域３８に隣接した表面
領域においてエピタキシャル層３６内に形成されてい
る。
【０００８】デバイス領域３８はＰ＋領域を与えるため
にアクセプタ型不純物で構成されており、且つ、同様
に、同心円状に軽度にドープしたリング３２及び３４が
それぞれＰ−及びＰ−−領域を与えるためにより軽度の
ドーズのアクセプタ不純物でドープされている。上側に
存在する誘電体領域４０がデバイス領域３８、軽度にド
ープしたリング３２及び３４、エピタキシャル層３６の
表面領域上に設けられており、且つ金属コンタクト４４
がデバイス領域３８との電気的接触を確立するために設
けられており、一方金属領域４６は高電界領域を終端さ
せる導体である。図３に示したように、半導体装置を終
端させるための別の構成体５０の断面図が示されてい
る。この構成５０は、高ブレークダウン電圧を確保する
ために、単一の深く軽度にドープしたリング５２を使用
している。この深く軽度にドープしたリング５２はデバ
イス領域５４に隣接して形成されており、両者はエピタ
キシャル層５６の表面に形成されており、一方エピタキ
シャル層５６はドナー不純物で軽度にドープされてい
る。図示例においては、デバイス領域５４と軽度にドー
プしたリング５２の両方がアクセプタ型不純物でドープ
されている。
にアクセプタ型不純物で構成されており、且つ、同様
に、同心円状に軽度にドープしたリング３２及び３４が
それぞれＰ−及びＰ−−領域を与えるためにより軽度の
ドーズのアクセプタ不純物でドープされている。上側に
存在する誘電体領域４０がデバイス領域３８、軽度にド
ープしたリング３２及び３４、エピタキシャル層３６の
表面領域上に設けられており、且つ金属コンタクト４４
がデバイス領域３８との電気的接触を確立するために設
けられており、一方金属領域４６は高電界領域を終端さ
せる導体である。図３に示したように、半導体装置を終
端させるための別の構成体５０の断面図が示されてい
る。この構成５０は、高ブレークダウン電圧を確保する
ために、単一の深く軽度にドープしたリング５２を使用
している。この深く軽度にドープしたリング５２はデバ
イス領域５４に隣接して形成されており、両者はエピタ
キシャル層５６の表面に形成されており、一方エピタキ
シャル層５６はドナー不純物で軽度にドープされてい
る。図示例においては、デバイス領域５４と軽度にドー
プしたリング５２の両方がアクセプタ型不純物でドープ
されている。
【０００９】誘電体層５８がデバイス領域５４、軽度に
ドープしたリング５２、エピタキシャル領域５６の表面
上に形成されており、且つ金属コンタクト６０がデバイ
ス領域５４と接触して設けられており、一方金属領域６
２は高電界領域を終端させる導体である。
ドープしたリング５２、エピタキシャル領域５６の表面
上に形成されており、且つ金属コンタクト６０がデバイ
ス領域５４と接触して設けられており、一方金属領域６
２は高電界領域を終端させる導体である。
【００１０】更に別の公知の終端構成体７０を断面で図
４に示してあり、その場合には、終端構成体７０は、高
ブレークダウン電圧を得るために、エピタキシャル領域
７８の表面において複数個の深く軽度にドープしたリン
グ７２及び７４を有している。この構成体７０は図２を
関連して上述した構成体３０と同様であるが、デバイス
領域７６に隣接している軽度にドープしたリング７２及
び７４の深さが異なっている。
４に示してあり、その場合には、終端構成体７０は、高
ブレークダウン電圧を得るために、エピタキシャル領域
７８の表面において複数個の深く軽度にドープしたリン
グ７２及び７４を有している。この構成体７０は図２を
関連して上述した構成体３０と同様であるが、デバイス
領域７６に隣接している軽度にドープしたリング７２及
び７４の深さが異なっている。
【００１１】誘電体層８０が軽度にドープしたリング７
２及び７４の表面領域及びデバイス領域７６及び基板７
８の一部の上に設けられている。金属コンタクト８２が
デバイス領域７６に対して設けられており、一方金属領
域８４は高電界領域を終端させる導体である。
２及び７４の表面領域及びデバイス領域７６及び基板７
８の一部の上に設けられている。金属コンタクト８２が
デバイス領域７６に対して設けられており、一方金属領
域８４は高電界領域を終端させる導体である。
【００１２】従って、パワー半導体装置などにおいてプ
レーナ拡散技術を使用して製造される接合のブレークダ
ウン電圧を増加させる改良した装置（構成体）及び方法
を提供することが所望されている。
レーナ拡散技術を使用して製造される接合のブレークダ
ウン電圧を増加させる改良した装置（構成体）及び方法
を提供することが所望されている。
【００１３】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、プレーナ拡散技術を使用して製造される半
導体装置の接合のブレークダウン電圧を増加させること
を可能とした改良した装置（構成体）及び方法を提供す
ることを目的とする。本発明の別の目的とするところ
は、半導体装置におけるデバイス接合の周辺部において
空乏領域を整形させることを可能とした改良した装置及
び方法を提供することである。本発明の更に別の目的と
するところは、必要とされる集積回路面積を増加させる
ことなしにパワー集積回路などにおける接合のブレーク
ダウン電圧を増加させることを可能とした改良した装置
及び方法を提供することである。本発明の更に別の目的
とするところは、上側に存在するエピタキシャル層の必
要とされる厚さを著しく増加させることなしに、パワー
集積回路などにおける接合のブレークダウン電圧を増加
させることを可能とした改良した装置及び方法を提供す
ることである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、プレーナ拡散技術を使用して製造される半
導体装置の接合のブレークダウン電圧を増加させること
を可能とした改良した装置（構成体）及び方法を提供す
ることを目的とする。本発明の別の目的とするところ
は、半導体装置におけるデバイス接合の周辺部において
空乏領域を整形させることを可能とした改良した装置及
び方法を提供することである。本発明の更に別の目的と
するところは、必要とされる集積回路面積を増加させる
ことなしにパワー集積回路などにおける接合のブレーク
ダウン電圧を増加させることを可能とした改良した装置
及び方法を提供することである。本発明の更に別の目的
とするところは、上側に存在するエピタキシャル層の必
要とされる厚さを著しく増加させることなしに、パワー
集積回路などにおける接合のブレークダウン電圧を増加
させることを可能とした改良した装置及び方法を提供す
ることである。
【００１４】
【課題を解決するための手段】本発明の広義の側面によ
れば、第一導電型の基板及び該基板内における第二導電
型のデバイス領域を有する半導体装置が提供される。更
に、第二導電型の領域が該デバイス領域から離隔され且
つその下側の所定の深さにおいて該基板内に完全に埋込
まれて該基板内に設けられている。第二導電型の該領域
は該デバイス領域よりも低いドーピング濃度を有してお
り半導体装置の少なくとも一部を取囲むリングの形態と
することが可能である。
れば、第一導電型の基板及び該基板内における第二導電
型のデバイス領域を有する半導体装置が提供される。更
に、第二導電型の領域が該デバイス領域から離隔され且
つその下側の所定の深さにおいて該基板内に完全に埋込
まれて該基板内に設けられている。第二導電型の該領域
は該デバイス領域よりも低いドーピング濃度を有してお
り半導体装置の少なくとも一部を取囲むリングの形態と
することが可能である。
【００１５】第二導電型の該領域は、デバイス領域と基
板との間に第一電圧を印加した場合に、第二導電型の該
領域とデバイス領域との間に空乏領域を形成することを
可能とするのに十分な距離デバイス領域から離れて位置
されており、デバイス領域と基板との間に第一電圧より
大きな第二電圧を印加した場合に、第二導電型の該領域
が存在しなかった場合に形成されるであろうデバイス領
域周りの空乏領域の曲率半径より大きな空乏領域の曲率
半径を発生させる距離に位置されている。上側から見た
場合に、第二導電型の該領域は、装置の周辺部を継続的
に取囲むことが可能であり、又は、オーバーラップする
空乏領域を有しており且つ装置を取囲む多数の離散した
領域から形成することが可能である。
板との間に第一電圧を印加した場合に、第二導電型の該
領域とデバイス領域との間に空乏領域を形成することを
可能とするのに十分な距離デバイス領域から離れて位置
されており、デバイス領域と基板との間に第一電圧より
大きな第二電圧を印加した場合に、第二導電型の該領域
が存在しなかった場合に形成されるであろうデバイス領
域周りの空乏領域の曲率半径より大きな空乏領域の曲率
半径を発生させる距離に位置されている。上側から見た
場合に、第二導電型の該領域は、装置の周辺部を継続的
に取囲むことが可能であり、又は、オーバーラップする
空乏領域を有しており且つ装置を取囲む多数の離散した
領域から形成することが可能である。
【００１６】一実施例においては、基板の表面における
デバイス領域から離隔されており且つ第二導電型の該領
域から離隔されてフィールド即ち電界形成領域が設けら
れている。第二導電型の該領域は、デバイス領域と基板
との間に第一電圧が印加された場合に、第二導電型の該
領域と該フィールド（電界）形成領域との間に空乏領域
を形成することを可能とするのに十分該フィールド形成
領域から離れた距離に位置されており、且つ、デバイス
領域と基板との間に第一電圧より大きな第二電圧が印加
された場合に、第二導電型の該領域が存在しなかった場
合に形成されるであろうフィールド形成領域周りの空乏
領域の曲率半径よりも大きな空乏領域の曲率半径を発生
させる距離に位置されている。前述した如く、上から見
た場合に、第二導電型の該領域は、装置の周辺部を継続
して取囲むことが可能であり、又は、オーバーラップす
る空乏領域を有し且つ装置を取囲む多数の離散した領域
から形成することも可能である。
デバイス領域から離隔されており且つ第二導電型の該領
域から離隔されてフィールド即ち電界形成領域が設けら
れている。第二導電型の該領域は、デバイス領域と基板
との間に第一電圧が印加された場合に、第二導電型の該
領域と該フィールド（電界）形成領域との間に空乏領域
を形成することを可能とするのに十分該フィールド形成
領域から離れた距離に位置されており、且つ、デバイス
領域と基板との間に第一電圧より大きな第二電圧が印加
された場合に、第二導電型の該領域が存在しなかった場
合に形成されるであろうフィールド形成領域周りの空乏
領域の曲率半径よりも大きな空乏領域の曲率半径を発生
させる距離に位置されている。前述した如く、上から見
た場合に、第二導電型の該領域は、装置の周辺部を継続
して取囲むことが可能であり、又は、オーバーラップす
る空乏領域を有し且つ装置を取囲む多数の離散した領域
から形成することも可能である。
【００１７】本発明の広義の側面によれば、第一導電型
の基板と、該基板内の第二導電型のデバイス領域とを有
する半導体装置が提供される。第二導電型の領域が、デ
バイス領域から離隔され且つその下側の所定の深さにお
いて該基板内に完全に埋込まれて該基板内に設けられて
いる。第二導電型の該領域は、デバイス領域のものより
も低いドーピング濃度で半導体装置を取囲む連続的なリ
ングとすることが可能であり、又は、装置を取囲むオー
バーラッピングする空乏領域を有する多数の離散した領
域から形成するリングとすることも可能である。
の基板と、該基板内の第二導電型のデバイス領域とを有
する半導体装置が提供される。第二導電型の領域が、デ
バイス領域から離隔され且つその下側の所定の深さにお
いて該基板内に完全に埋込まれて該基板内に設けられて
いる。第二導電型の該領域は、デバイス領域のものより
も低いドーピング濃度で半導体装置を取囲む連続的なリ
ングとすることが可能であり、又は、装置を取囲むオー
バーラッピングする空乏領域を有する多数の離散した領
域から形成するリングとすることも可能である。
【００１８】本発明の別の広義の側面によれば、第一導
電型の基板とデバイス領域との間の接合のブレークダウ
ン電圧を増加させる半導体装置構成体が提供される。該
構成体は、デバイス領域から離隔されており且つその下
側において基板内に完全に埋込まれた第二導電型の領域
を有している。
電型の基板とデバイス領域との間の接合のブレークダウ
ン電圧を増加させる半導体装置構成体が提供される。該
構成体は、デバイス領域から離隔されており且つその下
側において基板内に完全に埋込まれた第二導電型の領域
を有している。
【００１９】本発明の更に別の広義の側面によれば、半
導体装置のブレークダウン電圧を増加させる方法が提供
される。本方法は、第二導電型のデバイス領域をその中
に有する第一導電型の基板を用意し、且つデバイス領域
から離隔されており且つその下側の所定の深さにおいて
基板内に完全に埋込まれて第二導電型の領域を該基板内
に形成することを特徴としている。
導体装置のブレークダウン電圧を増加させる方法が提供
される。本方法は、第二導電型のデバイス領域をその中
に有する第一導電型の基板を用意し、且つデバイス領域
から離隔されており且つその下側の所定の深さにおいて
基板内に完全に埋込まれて第二導電型の領域を該基板内
に形成することを特徴としている。
【００２０】本発明の別の広義の側面によれば、第一導
電型の基板とデバイス領域との間の接合のブレークダウ
ン電圧を増加させる半導体装置構成体が提供される。該
構成体は、デバイス領域から離隔されており且つその下
側において基板内に完全に埋込まれている第二導電型の
領域を有している。
電型の基板とデバイス領域との間の接合のブレークダウ
ン電圧を増加させる半導体装置構成体が提供される。該
構成体は、デバイス領域から離隔されており且つその下
側において基板内に完全に埋込まれている第二導電型の
領域を有している。
【００２１】本発明の更に別の広義の側面によれば、半
導体装置のブレークダウン電圧を増加させる方法が提供
される。本方法は、第二導電型のデバイス領域をその中
に有する第一導電型の基板を用意し、且つデバイス領域
から離隔され且つその下側の所定の深さにおいて該基板
内に完全に埋込まれている第二導電型の領域を形成する
ことを特徴としている。
導体装置のブレークダウン電圧を増加させる方法が提供
される。本方法は、第二導電型のデバイス領域をその中
に有する第一導電型の基板を用意し、且つデバイス領域
から離隔され且つその下側の所定の深さにおいて該基板
内に完全に埋込まれている第二導電型の領域を形成する
ことを特徴としている。
【００２２】
【発明の実施の形態】本明細書に記載する処理ステップ
及び構成は、ディスクリートな即ち個別的な又は集積回
路構成における垂直パワーＤＭＯＳトランジスタを製造
するための完全な処理の流れを必ずしも構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術及びディスクリート装置に関連
して容易に実施することが可能なものであり、従って、
本発明の特徴を理解する上で必要と思われる特徴につい
て重点的に説明する。又、本発明装置及び方法は、特に
ＭＯＳゲート型パワー装置に関連して使用するのに適し
たものであるが、以下の説明から明らかなように、本発
明は実際的には任意の半導体装置について実施すること
が可能であり、例えば、ブレークダウン電圧が重要であ
る場合のダイオード、バイポーラトランジスタ、ＭＯＳ
トランジスタなどに適用することが可能である。例え
ば、領域９６はＭＯＳトランジスタのソース又はドレイ
ンとすることが可能であり、バイポーラトランジスタの
ベース要素とすることが可能であり、又はダイオードの
アノードとすることが可能である。
及び構成は、ディスクリートな即ち個別的な又は集積回
路構成における垂直パワーＤＭＯＳトランジスタを製造
するための完全な処理の流れを必ずしも構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術及びディスクリート装置に関連
して容易に実施することが可能なものであり、従って、
本発明の特徴を理解する上で必要と思われる特徴につい
て重点的に説明する。又、本発明装置及び方法は、特に
ＭＯＳゲート型パワー装置に関連して使用するのに適し
たものであるが、以下の説明から明らかなように、本発
明は実際的には任意の半導体装置について実施すること
が可能であり、例えば、ブレークダウン電圧が重要であ
る場合のダイオード、バイポーラトランジスタ、ＭＯＳ
トランジスタなどに適用することが可能である。例え
ば、領域９６はＭＯＳトランジスタのソース又はドレイ
ンとすることが可能であり、バイポーラトランジスタの
ベース要素とすることが可能であり、又はダイオードの
アノードとすることが可能である。
【００２３】半導体装置用の終端構成体９０の一部の断
面図を図５ａに示してある。構成体９０は基板９２内に
構成されており、それは、ドナー不純物で軽度にドープ
されているエピタキシャル形成されたシリコンとするこ
とが可能であり、且つそれはドナー不純物で高度にドー
プされている基板９４の上に形成することが可能であ
る。例えばＭＯＳゲート型装置の本体又はその他の領
域、バイポーラトランジスタのベース又はその他の領
域、ダイオードの要素、又は別の半導体装置の一つの領
域とすることの可能なデバイス領域９６が、エピタキシ
ャル層９２の表面において及びその内部に位置されてい
る。
面図を図５ａに示してある。構成体９０は基板９２内に
構成されており、それは、ドナー不純物で軽度にドープ
されているエピタキシャル形成されたシリコンとするこ
とが可能であり、且つそれはドナー不純物で高度にドー
プされている基板９４の上に形成することが可能であ
る。例えばＭＯＳゲート型装置の本体又はその他の領
域、バイポーラトランジスタのベース又はその他の領
域、ダイオードの要素、又は別の半導体装置の一つの領
域とすることの可能なデバイス領域９６が、エピタキシ
ャル層９２の表面において及びその内部に位置されてい
る。
【００２４】上側に存在する金属コンタクト９８によっ
てデバイス領域９６への電気的コンタクトが形成されて
いる。表面領域においてのデバイス領域９６とエピタキ
シャル領域９２との間の接合は誘電体層１００で被覆さ
れており、且つエピタキシャル領域９２と接触し且つ電
界を終端させるために金属コンタクト１０２が設けられ
ている。図示例においては、デバイス（装置）領域９６
はアクセプタ型不純物で高度にドープされており、Ｐ＋
領域を与えているが、その他の構成においては、異なる
導電型の領域を使用することも可能である。
てデバイス領域９６への電気的コンタクトが形成されて
いる。表面領域においてのデバイス領域９６とエピタキ
シャル領域９２との間の接合は誘電体層１００で被覆さ
れており、且つエピタキシャル領域９２と接触し且つ電
界を終端させるために金属コンタクト１０２が設けられ
ている。図示例においては、デバイス（装置）領域９６
はアクセプタ型不純物で高度にドープされており、Ｐ＋
領域を与えているが、その他の構成においては、異なる
導電型の領域を使用することも可能である。
【００２５】本発明の好適実施例によれば、領域１０４
がエピタキシャル層９２内に設けられている。この領域
１０４はＰ−領域を与えるためにアクセプタ不純物で軽
度にドープすることが可能であり、それはそれが関連す
る半導体装置（完全には示されていない）を基本的に取
囲むリングの形状に形成することが可能である。上側か
ら見た場合には（不図示）、領域１０４は該装置の周辺
部を連続して取囲むことが可能であり、又は、オーバー
ラップする空乏領域を有し且つ該装置を取囲む多数の離
散した領域から形成することも可能である。
がエピタキシャル層９２内に設けられている。この領域
１０４はＰ−領域を与えるためにアクセプタ不純物で軽
度にドープすることが可能であり、それはそれが関連す
る半導体装置（完全には示されていない）を基本的に取
囲むリングの形状に形成することが可能である。上側か
ら見た場合には（不図示）、領域１０４は該装置の周辺
部を連続して取囲むことが可能であり、又は、オーバー
ラップする空乏領域を有し且つ該装置を取囲む多数の離
散した領域から形成することも可能である。
【００２６】デバイス領域９６と基板９４との間に電圧
１０８が印加されると、デバイス領域９６と注入した領
域１０４との間に空乏領域１０６が形成される。この電
圧は比較的小さく、例えば、デバイス領域９６とエピタ
キシャル層９２との間の接合の通常のブレークダウン電
圧より低い。典型的に、例えば、電圧１０８は一端を上
側に存在する金属コンタクト領域８８へ接続し且つ他端
をＮ＋基板９４へ接続させる。ディスクリート即ち個別
的な半導体装置においては、金属コンタクト領域（不図
示）を基板９４の裏側に設け、それにより接続を確立す
ることが可能である。集積回路形態においては、金属コ
ンタクト１０２からエピタキシャル領域９２を介して下
側に存在するＮ＋基板９４への深い拡散（不図示）必要
な電圧コンタクトのために設けることが可能である。
１０８が印加されると、デバイス領域９６と注入した領
域１０４との間に空乏領域１０６が形成される。この電
圧は比較的小さく、例えば、デバイス領域９６とエピタ
キシャル層９２との間の接合の通常のブレークダウン電
圧より低い。典型的に、例えば、電圧１０８は一端を上
側に存在する金属コンタクト領域８８へ接続し且つ他端
をＮ＋基板９４へ接続させる。ディスクリート即ち個別
的な半導体装置においては、金属コンタクト領域（不図
示）を基板９４の裏側に設け、それにより接続を確立す
ることが可能である。集積回路形態においては、金属コ
ンタクト１０２からエピタキシャル領域９２を介して下
側に存在するＮ＋基板９４への深い拡散（不図示）必要
な電圧コンタクトのために設けることが可能である。
【００２７】フィールド（電界）形成領域１０４がエピ
タキシャル層９２内へ所定のドーズＱのドーパントを注
入することによって形成することが可能である。例え
ば、図示例においては、例えばボロンなどの所定のドー
ズＱのアクセプタ不純物を注入してデバイス領域９６か
ら離隔されており且つその下側に埋込まれたリングを形
成している。明らかなように、埋込みフィールド形成領
域１０４とデバイス領域９６との間の距離ｙは、電圧１
０８を増加させた場合に、考慮中の特定の装置に対して
のブレークダウン電圧に到達する前に、空乏領域１０６
が埋込まれているフィールド形成領域１０４の領域内へ
前進するような距離に設定されている。
タキシャル層９２内へ所定のドーズＱのドーパントを注
入することによって形成することが可能である。例え
ば、図示例においては、例えばボロンなどの所定のドー
ズＱのアクセプタ不純物を注入してデバイス領域９６か
ら離隔されており且つその下側に埋込まれたリングを形
成している。明らかなように、埋込みフィールド形成領
域１０４とデバイス領域９６との間の距離ｙは、電圧１
０８を増加させた場合に、考慮中の特定の装置に対して
のブレークダウン電圧に到達する前に、空乏領域１０６
が埋込まれているフィールド形成領域１０４の領域内へ
前進するような距離に設定されている。
【００２８】更に図５ｂを参照すると、電圧１０８が継
続して増加されると、空乏領域１０６は、埋込まれてい
るフィールド形成領域１０４が存在することによって影
響を受け、エピタキシャル層９２の表面におけるデバイ
ス領域９６から横方向に離れた位置から埋込まれている
フィールド形成領域１０４の下側へ延在する大きな曲率
半径１１０を有する空乏領域形態を発生させる。この大
きな曲率半径は、該装置のブレークダウン電圧を増加さ
せる効果を有している。
続して増加されると、空乏領域１０６は、埋込まれてい
るフィールド形成領域１０４が存在することによって影
響を受け、エピタキシャル層９２の表面におけるデバイ
ス領域９６から横方向に離れた位置から埋込まれている
フィールド形成領域１０４の下側へ延在する大きな曲率
半径１１０を有する空乏領域形態を発生させる。この大
きな曲率半径は、該装置のブレークダウン電圧を増加さ
せる効果を有している。
【００２９】上述したデバイス領域９６から垂直方向に
距離ｙ離隔していることに加えて、水平方向に離隔した
距離ｘも、大きな逆電圧が印加される場合に曲率半径１
１０に必要又は所望の形態を与えるために決定される。
更に、埋込みフィールド形成領域１０４の注入幅△ｘ
も、空乏領域１０６の曲率半径の形状を決定するために
考慮に入れることが可能である。注意すべきことである
が、注入領域１０４の垂直方向の寸法は、埋込みフィー
ルド形成領域１０４を形成する場合に使用される注入エ
ネルギとドーズによって自動的に決定される。
距離ｙ離隔していることに加えて、水平方向に離隔した
距離ｘも、大きな逆電圧が印加される場合に曲率半径１
１０に必要又は所望の形態を与えるために決定される。
更に、埋込みフィールド形成領域１０４の注入幅△ｘ
も、空乏領域１０６の曲率半径の形状を決定するために
考慮に入れることが可能である。注意すべきことである
が、注入領域１０４の垂直方向の寸法は、埋込みフィー
ルド形成領域１０４を形成する場合に使用される注入エ
ネルギとドーズによって自動的に決定される。
【００３０】埋込みフィールド形成領域１０４を形成す
る場合に、精密なｘ及びｙの位置、幅△ｘ及び電荷Ｑ
は、本発明装置及び方法が関連する各特定の半導体装置
に対して決定することが可能である。典型的に、例え
ば、特定の埋込みフィールド形成領域の効果は、使用可
能なシミュレーションツールを使用してシミュレーショ
ンを行うことによって、埋込みフィールド形成領域が存
在することから発生する空乏領域の形態又は曲率半径を
近似的に決定することが可能である。その後に、より精
密な決定を行うために、実験を行って、精密な空乏領域
形態を達成することが可能である。
る場合に、精密なｘ及びｙの位置、幅△ｘ及び電荷Ｑ
は、本発明装置及び方法が関連する各特定の半導体装置
に対して決定することが可能である。典型的に、例え
ば、特定の埋込みフィールド形成領域の効果は、使用可
能なシミュレーションツールを使用してシミュレーショ
ンを行うことによって、埋込みフィールド形成領域が存
在することから発生する空乏領域の形態又は曲率半径を
近似的に決定することが可能である。その後に、より精
密な決定を行うために、実験を行って、精密な空乏領域
形態を達成することが可能である。
【００３１】埋込みフィールド形成領域１０４を使用す
ることによって得られる構成は、図１乃至４に関して説
明した従来技術のブレークダウン電圧を増加させる技術
から得られるものよりも一層小さく、且つ同一のブレー
クダウン電圧に対してはほぼ等しいオン抵抗又は電圧降
下を提供している。更に、注意すべきことであるが、空
乏領域が埋込みフィールド形成領域１０４を通過して発
生する空乏領域１０６の曲率半径は埋込みフィールド形
成領域１０４が存在しなかった場合に得られるものより
も一層大きく、即ち、デバイス領域９６とエピタキシャ
ル層９２との間の接合において本来的に発生するものよ
りも一層大きい。
ることによって得られる構成は、図１乃至４に関して説
明した従来技術のブレークダウン電圧を増加させる技術
から得られるものよりも一層小さく、且つ同一のブレー
クダウン電圧に対してはほぼ等しいオン抵抗又は電圧降
下を提供している。更に、注意すべきことであるが、空
乏領域が埋込みフィールド形成領域１０４を通過して発
生する空乏領域１０６の曲率半径は埋込みフィールド形
成領域１０４が存在しなかった場合に得られるものより
も一層大きく、即ち、デバイス領域９６とエピタキシャ
ル層９２との間の接合において本来的に発生するものよ
りも一層大きい。
【００３２】埋込みフィールド形成領域１０６を構成す
る場合に、エピタキシャル層９２の表面上に開口を有す
るマスク（不図示）を設け、該開口を介してイオン注入
を行う。該マスクの開口は、最終的に得られる埋込みフ
ィールド形成領域１０４の究極的な寸法即ち幅△ｘに影
響を与える。公知の如く、マスク開口を介しての注入の
散乱効果と注入物の深さとの間には関係があり、それは
注入が行われるエネルギの関数である。
る場合に、エピタキシャル層９２の表面上に開口を有す
るマスク（不図示）を設け、該開口を介してイオン注入
を行う。該マスクの開口は、最終的に得られる埋込みフ
ィールド形成領域１０４の究極的な寸法即ち幅△ｘに影
響を与える。公知の如く、マスク開口を介しての注入の
散乱効果と注入物の深さとの間には関係があり、それは
注入が行われるエネルギの関数である。
【００３３】本発明の構成及び方法は、トランジスタ及
びその他の半導体装置のブレークダウン電圧を増加させ
るためにその他の既存の技術に関連して使用することが
可能である。例えば、更に、図６ａ及び６ｂを参照する
と、埋込みフィールド形成領域１０４は、例えば、修正
した半導体装置９０′を与えるために例えばリング１１
５のような表面リングに関連して使用することが可能で
ある。埋込みフィールド形成領域１０４の位置に関する
考察は、表面フィールド形成領域１１５の範囲に関して
その位置が特定されるという点を除いて、デバイス領域
９６に関して領域１０４の位置に関して説明したものと
基本的に同一である。従って、図示したように、小さな
電圧が印加されると、空乏領域１０６が表面フィールド
形成領域１１５と埋込みフィールド形成領域１０４との
間に発生する。その電圧を増加させると、空乏領域１０
６は図６ｂに示したような形態をとり、その場合に比較
的大きな曲率半径１１０′を与え、それは埋込みフィー
ルド形成領域１０４が存在しなかった場合に発生するで
あろうものよりも著しく大きなものである。その他の既
存のフィールド形成構造と共に本発明方法及び構成の組
合わせは当業者にとって自明なものである。
びその他の半導体装置のブレークダウン電圧を増加させ
るためにその他の既存の技術に関連して使用することが
可能である。例えば、更に、図６ａ及び６ｂを参照する
と、埋込みフィールド形成領域１０４は、例えば、修正
した半導体装置９０′を与えるために例えばリング１１
５のような表面リングに関連して使用することが可能で
ある。埋込みフィールド形成領域１０４の位置に関する
考察は、表面フィールド形成領域１１５の範囲に関して
その位置が特定されるという点を除いて、デバイス領域
９６に関して領域１０４の位置に関して説明したものと
基本的に同一である。従って、図示したように、小さな
電圧が印加されると、空乏領域１０６が表面フィールド
形成領域１１５と埋込みフィールド形成領域１０４との
間に発生する。その電圧を増加させると、空乏領域１０
６は図６ｂに示したような形態をとり、その場合に比較
的大きな曲率半径１１０′を与え、それは埋込みフィー
ルド形成領域１０４が存在しなかった場合に発生するで
あろうものよりも著しく大きなものである。その他の既
存のフィールド形成構造と共に本発明方法及び構成の組
合わせは当業者にとって自明なものである。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づいて高ブレークダウン電圧を
達成するためにフローティングリングを使用するタイプ
の垂直パワーＤＭＯＳトランジスタに対する終端領域の
一部を示した概略断面図。
達成するためにフローティングリングを使用するタイプ
の垂直パワーＤＭＯＳトランジスタに対する終端領域の
一部を示した概略断面図。
【図２】 従来技術に基づいて高ブレークダウン電圧を
達成するために次第に浅くなる軽度にドープしたリング
を使用した垂直パワーＤＭＯＳトランジスタの終端領域
の一部を示した概略断面図。
達成するために次第に浅くなる軽度にドープしたリング
を使用した垂直パワーＤＭＯＳトランジスタの終端領域
の一部を示した概略断面図。
【図３】 従来技術に基づいて高ブレークダウン電圧を
達成するためにドープしたデバイス領域に隣接して単一
の深く軽度にドープしたリングを使用する垂直パワーＤ
ＭＯＳトランジスタの終端領域の一部を示した概略断面
図。
達成するためにドープしたデバイス領域に隣接して単一
の深く軽度にドープしたリングを使用する垂直パワーＤ
ＭＯＳトランジスタの終端領域の一部を示した概略断面
図。
【図４】 従来技術に基づいて高ブレークダウン電圧を
達成するために周りのより浅い軽度にドープしたリング
と共に深い軽度にドープしたリングを使用した垂直パワ
ーＤＭＯＳトランジスタの終端領域の一部を示した概略
断面図。
達成するために周りのより浅い軽度にドープしたリング
と共に深い軽度にドープしたリングを使用した垂直パワ
ーＤＭＯＳトランジスタの終端領域の一部を示した概略
断面図。
【図５ａ】 本発明の好適実施例に基づいて、小さな逆
電圧を印加した場合に得られる空乏領域と共に主トラン
ジスタ接合と埋込みフィールド形成リングとを示した半
導体装置の終端領域の一部を示した概略断面図。
電圧を印加した場合に得られる空乏領域と共に主トラン
ジスタ接合と埋込みフィールド形成リングとを示した半
導体装置の終端領域の一部を示した概略断面図。
【図５ｂ】 本発明の好適実施例に基づいて、大きな逆
電圧を印加した場合に得られる空乏領域と共に、主トラ
ンジスタ領域及び埋込みフィールド形成リングを示した
図５ａの半導体装置の終端領域の一部を示した概略断面
図。
電圧を印加した場合に得られる空乏領域と共に、主トラ
ンジスタ領域及び埋込みフィールド形成リングを示した
図５ａの半導体装置の終端領域の一部を示した概略断面
図。
【図６ａ】 本発明の好適実施例に基づいて、小さな逆
電圧を印加した場合に得られる空乏領域及び主装置接合
と共に表面フィールド形成領域と埋込みフィールド形成
領域の両方を示した半導体装置の終端領域の一部を示し
た概略断面図。
電圧を印加した場合に得られる空乏領域及び主装置接合
と共に表面フィールド形成領域と埋込みフィールド形成
領域の両方を示した半導体装置の終端領域の一部を示し
た概略断面図。
【図６ｂ】 本発明の好適実施例に基づいて、大きな逆
電圧を印加した場合に得られる空乏領域を示した図６ａ
の半導体装置の一部を示した概略断面図。
電圧を印加した場合に得られる空乏領域を示した図６ａ
の半導体装置の一部を示した概略断面図。
９０ 終端構成体 ９２ エピタキシャルシリコン層 ９４ 基板 ９６ デバイス領域 ９８ 金属コンタクト １００ 誘電体層 １０２ 金属コンタクト １０４ フィールド形成領域 １０６ 空乏領域 １０８ 電圧
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/861
Claims (28)
- 【請求項１】 半導体装置において、 第一導電型の基板、 前記基板内の第二導電型のデバイス領域、 前記基板内の第二導電型の領域であって、前記デバイス
領域から離隔されており且つその下側の所定の深さに前
記基板内に完全に埋込まれている領域、を有することを
特徴とする半導体装置。 - 【請求項２】 請求項１において、第二導電型の前記領
域が前記半導体装置の少なくとも一部を取囲むリングで
あることを特徴とする半導体装置。 - 【請求項３】 請求項１において、第二導電型の前記領
域が前記デバイス領域よりも低いドーピング濃度を有し
ていることを特徴とする半導体装置。 - 【請求項４】 請求項１において、第二導電型の前記領
域が前記デバイス領域と前記基板との間に第一電圧が印
加された場合に前記デバイス領域と第二導電型の前記領
域との間に空乏領域を形成することを可能とするのに十
分な距離前記デバイス領域から離れて第二導電型の前記
領域が位置されていることを特徴とする半導体装置。 - 【請求項５】 請求項４において、第二導電型の前記領
域が前記デバイス領域から離れて位置している前記距離
が、前記デバイス領域と前記基板との間に前記第一電圧
よりも大きな第二電圧を印加した場合に、第二導電型の
前記領域が存在しなかった場合に形成されるであろう前
記デバイス領域の周りの空乏領域の曲率半径よりも大き
な空乏領域の曲率半径を発生するのに十分なものである
ことを特徴とする半導体装置。 - 【請求項６】 請求項１において、前記半導体装置が集
積回路の一部であることを特徴とする半導体装置。 - 【請求項７】 請求項１において、前記半導体装置が個
別的装置であることを特徴とする半導体装置。 - 【請求項８】 請求項１において、更に、前記基板の表
面における前記デバイス領域から離隔されており且つ第
二導電型の前記領域から離隔されているフィールド形成
領域を有していることを特徴とする半導体装置。 - 【請求項９】 請求項８において、第二導電型の前記領
域が、前記デバイス領域と前記基板との間に第一電圧が
印加された場合に、前記フィールド形成領域と第二導電
型の前記領域との間に空乏領域を形成することを可能と
するのに十分な距離前記フィールド形成領域から離れて
位置されていることを特徴とする半導体装置。 - 【請求項１０】 請求項９において、前記フィールド形
成領域から離れて位置されている第二導電型の前記領域
の前記距離が、前記デバイス領域と前記基板との間に前
記第一電圧よりも大きな第二電圧が印加された場合に、
第二導電型の前記領域が存在しなかった場合に形成され
るであろう前記フィールド形成領域の周りの空乏領域の
曲率半径よりも大きな空乏領域の曲率半径を発生するの
に十分であることを特徴とする半導体装置。 - 【請求項１１】 第一導電型の基板とデバイス領域との
間の接合のブレークダウン電圧を増加させる半導体装置
構成体において、前記デバイス領域から離隔され且つそ
の下側において前記基板内に完全に埋込まれて前記基板
内に第二導電型の領域が設けられていることを特徴とす
る半導体装置構成体。 - 【請求項１２】 請求項１１において、第二導電型の前
記領域が前記デバイス領域の少なくとも一部を取囲むリ
ングであることを特徴とする半導体装置構成体。 - 【請求項１３】 請求項１１において、第二導電型の前
記領域が前記デバイス領域よりも低いドーピング濃度を
有していることを特徴とする半導体装置構成体。 - 【請求項１４】 請求項１１において、第二導電型の前
記領域が、前記デバイス領域と前記基板との間に第一電
圧が印加された場合に、第二導電型の前記領域と前記デ
バイス領域との間に空乏領域を形成させるのに十分な距
離前記デバイス領域から離れて位置されていることを特
徴とする半導体装置構成体。 - 【請求項１５】 請求項１４において、第二導電型の前
記領域が前記デバイス領域から離れて位置されている前
記距離が、前記デバイス領域と前記基板との間に前記第
一電圧よりも大きな第二電圧を印加した場合に、第二導
電型の前記領域が存在しなかった場合に形成されるであ
ろう前記デバイス領域の周りの空乏領域の曲率半径より
も大きな空乏領域の曲率半径を発生させるのに十分であ
ることを特徴とする半導体装置構成体。 - 【請求項１６】 請求項１１において、前記半導体装置
が集積回路の一部であることを特徴とする半導体装置構
成体。 - 【請求項１７】 請求項１１において、前記半導体装置
が個別的装置であることを特徴とする半導体装置構成
体。 - 【請求項１８】 請求項１１において、更に、前記基板
の表面における前記デバイス領域から離隔されており且
つ第二導電型の前記領域から離隔されているフィールド
形成領域を有していることを特徴とする半導体装置構成
体。 - 【請求項１９】 請求項１８において、第二導電型の前
記領域が、前記デバイス領域と前記基板との間に第一電
圧を印加した場合に、第二導電型の前記領域と前記フィ
ールド形成領域との間に空乏領域を形成させることを可
能とするのに十分な距離前記フィールド形成領域から離
れて位置されていることを特徴とする半導体装置構成
体。 - 【請求項２０】 請求項１９において、第二導電型の前
記領域が前記フィールド形成領域から離れて位置されて
いる前記距離が、前記デバイス領域と前記基板との間に
前記第一電圧より大きな第二電圧を印加した場合に、第
二導電型の前記領域が存在しなかった場合に形成される
であろう前記フィールド形成領域の周りの空乏領域の曲
率半径よりも大きな空乏領域の曲率半径を発生させるの
に十分であることを特徴とする半導体装置構成体。 - 【請求項２１】 半導体装置のブレークダウン電圧を増
加させる方法において、 内部に第二導電型のデバイス領域を有する第一導電型の
基板を用意し、 前記デバイス領域から離隔されており且つその下側にお
いて所定の深さに前記基板内に完全に埋込まれて前記基
板内に第二導電型の領域を形成する、ことを特徴とする
方法。 - 【請求項２２】 請求項２１において、前記第二導電型
の領域を形成するステップが、前記半導体装置の少なく
とも一部を取囲むリングを形成することを特徴とする方
法。 - 【請求項２３】 請求項２１において、前記第二導電型
の領域を形成するステップが、前記デバイス領域よりも
低いドーピング濃度で第二導電型の前記領域を形成する
ことを特徴とする方法。 - 【請求項２４】 請求項２１において、前記第二導電型
の領域を形成するステップが、前記デバイス領域と前記
基板との間に第一電圧を印加させた場合に第二導電型の
前記領域と前記デバイス領域との間に空乏領域を形成す
ることを可能とするのに十分な距離前記デバイス領域か
ら離して第二導電型の前記領域を位置させることを特徴
とする方法。 - 【請求項２５】 請求項２４において、前記第二導電型
の領域を位置させるステップが、前記デバイス領域と前
記基板との間に前記第一電圧よりも大きな第二電圧を印
加した場合に、第二導電型の前記領域が存在しなかった
場合に形成されるであろうデバイス領域周りの空乏領域
の曲率半径より大きな空乏領域の曲率半径を発生させる
のに十分な距離前記デバイス領域から離して第二導電型
の前記領域を位置させることを特徴とする方法。 - 【請求項２６】 請求項２１において、更に、前記基板
の表面における前記デバイス領域から離隔して且つ第二
導電型の前記領域から離隔してフィールド形成領域を設
けることを特徴とする方法。 - 【請求項２７】 請求項２６において、更に、前記デバ
イス領域と前記基板との間に第一電圧が印加される場合
に、第二導電型の前記領域と前記フィールド形成領域と
の間に空乏領域を形成するのに十分な距離前記フィール
ド形成領域から離して第二導電型の前記領域を位置させ
ることを特徴とする方法。 - 【請求項２８】 請求項２７において、前記第二導電型
の領域を位置させるステップが、更に、前記デバイス領
域と前記基板との間に前記第一電圧より大きな第二電圧
を印加する場合に、第二導電型の前記領域が存在しなか
った場合に形成されるであろう前記フィールド形成領域
の周りの空乏領域の曲率半径よりも大きな空乏領域の曲
率半径を発生させるのに十分な距離前記フィールド形成
領域から離して第二導電型の前記領域を位置させること
を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/775,632 US6011298A (en) | 1996-12-31 | 1996-12-31 | High voltage termination with buried field-shaping region |
| US08/775632 | 1996-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209451A true JPH10209451A (ja) | 1998-08-07 |
Family
ID=25105000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9354748A Pending JPH10209451A (ja) | 1996-12-31 | 1997-12-24 | 埋込み電界整形領域を有する高電圧終端 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6011298A (ja) |
| EP (1) | EP0851505A3 (ja) |
| JP (1) | JPH10209451A (ja) |
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