CN104779290B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104779290B
CN104779290B CN201510010080.3A CN201510010080A CN104779290B CN 104779290 B CN104779290 B CN 104779290B CN 201510010080 A CN201510010080 A CN 201510010080A CN 104779290 B CN104779290 B CN 104779290B
Authority
CN
China
Prior art keywords
region
epitaxial layer
band gap
semiconductor device
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510010080.3A
Other languages
English (en)
Other versions
CN104779290A (zh
Inventor
江口聪司
中泽芳人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104779290A publication Critical patent/CN104779290A/zh
Application granted granted Critical
Publication of CN104779290B publication Critical patent/CN104779290B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041—Making n- or p-doped regions
    • H01L21/0415—Making n- or p-doped regions using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及半导体器件。提高包括功率半导体元件的半导体器件的可靠性。实施例的基本构思在于使单元区域的带隙小于***区域的带隙。具体而言，在单元区域中形成具有比外延层的带隙更小的带隙的低带隙区域。此外，在***区域中形成具有比外延层的带隙更大的带隙的高带隙区域。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2014年1月10日提交的日本专利申请No.2014-003504的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件。其涉及可有效地应用于如下半导体器件的技术，该半导体器件包括例如以MOSFET(金属氧化物半导体场效应晶体管)为代表的功率半导体元件。
背景技术
在日本未审专利公开No.2001-94098(专利文献1)中，描述了一种控制用于在使用碳化硅(SiC)作为构成材料的MOSFET中引起雪崩击穿的位置的技术。具体而言，在专利文献1中，外延层的表面层部分掺杂有作为不活跃离子种类的碳(C)并且掺杂有作为导电杂质的硼(B)，由此以形成高浓度深基底层；因而，在高浓度深基底层处引起雪崩击穿。
日本未审专利公开No.7-58328(专利文献2)描述了下列技术：在元件区域的内部中形成具有宽带隙的p型SiC层，该元件区域中形成有用作硅构成材料的IGBT。
在非专利文献1中，引入了给定pn结的击穿电压的近似表达，用于在以MOSFET、IGBT(绝缘栅双极晶体管)和二极管为代表的器件中使用。
美国专利No.5,441,901(专利文献3)描述了以下内容：通过待掺杂到硅中的碳的浓度，可以将带隙设定成小于硅的带隙或者可以将带隙设定成高于硅的带隙。
专利文献
[专利文献1]日本未审专利公开No.2001-94098
[专利文献2]日本未审专利公开No.7-58328
[专利文献3]美国专利No.5,441,901
非专利文献
[非专利文献1]S.a.G.Gibbons,"Avalanche Breakdown voltage of abrupt andlinearly graded p-n junctions in Ge,Si,GaAs,and Gap",1966.
发明内容
使用例如以功率MOSFET或IGBT为代表的功率半导体元件作为用于驱动负载的切换元件。当负载包括电感时，功率半导体元件的截止由于电感而引起反向电动势。由反向电动势引起的电压施加到功率半导体元件。在这种情况下，功率半导体元件被施加有等于或大于电源电压的电压。当电压超过雪崩击穿电压时，雪崩击穿现象出现在功率半导体元件中，所以雪崩电流从中流过。当雪崩电流超过功率半导体元件的雪崩耐量(可允许电流量)时，功率半导体元件被击穿。雪崩耐量表示直到通过雪崩击穿现象引起击穿为止流过的雪崩电流的可允许电流量。当在功率半导体元件中出现雪崩电流的局部电流集中时，超出雪崩耐量。结果，功率半导体元件变得更可能被击穿。
由此，为了提高功率半导体元件的可靠性，期望充分考虑功率半导体元件的器件结构，使得最小化雪崩电流的局部电流集中并防止雪崩电流超出雪崩耐量。
例如，在包括形成在其中的功率半导体元件的半导体芯片中，通常存在其中形成功率半导体元件的单元区域(cell region)和围绕单元区域的外侧的***区域。这里，关注雪崩击穿电压。从防止功率半导体元件的击穿的角度而言，期望的是，***区域的雪崩击穿电压高于单元区域的雪崩击穿电压。这是由于以下造成的：与当在单元区域中引起雪崩击穿现象时相比，当在***区域中出现雪崩击穿现象时雪崩电流更加局部地集中；因此超出雪崩耐量，这使得功率半导体元件更可能被击穿。
然而，在实际器件结构的情况下，即使在比单元区域的雪崩击穿电压更低的电压下，雪崩击穿也可能出现在***区域中。因此，为了有效地防止由于功率半导体元件中的雪崩击穿现象造成功率半导体元件的击穿，以及为了提高包括功率半导体元件的半导体器件的可靠性，需要精细设计的配置来防止在雪崩击穿现象出现在单元区域中之前雪崩击穿现象出现在***区域中。即，需要精细设计以设定***区域中的雪崩击穿电压高于单元区域中的雪崩击穿电压。
从本说明书的描述和附图中将明白其它目的和新颖特征。
在一个实施例的半导体器件中，在由***区域围绕的单元区域中形成具有比外延层的带隙更小的带隙的低带隙区域。
此外，在另一实施例的半导体器件中，在围绕单元区域的***区域中的比预定深度更浅的区域中，形成具有比外延层的带隙更大的带隙的高带隙区域。
根据一个实施例，可以提高包括功率半导体元件的半导体器件的可靠性。
附图说明
图1是示出第一实施例的半导体芯片的平面配置的示意图；
图2是沿图1的线A-A截取的横截面图；
图3是示出制造步骤期间的第一实施例的半导体器件的横截面图；
图4是示出图3之后的制造步骤期间的半导体器件的横截面图；
图5是示出图4之后的制造步骤期间的半导体器件的横截面图；
图6是示出图5之后的制造步骤期间的半导体器件的横截面图；
图7是示出图6之后的制造步骤期间的半导体器件的横截面图；
图8是示出图7之后的制造步骤期间的半导体器件的横截面图；
图9是示出图8之后的制造步骤期间的半导体器件的横截面图；
图10是示出图9之后的制造步骤期间的半导体器件的横截面图；
图11是示出图10之后的制造步骤期间的半导体器件的横截面图；
图12是示出图11之后的制造步骤期间的半导体器件的横截面图；
图13是示出图12之后的制造步骤期间的半导体器件的横截面图；
图14是示出图13之后的制造步骤期间的半导体器件的横截面图；
图15是示出第二实施例的半导体器件的配置的横截面图；
图16是示出制造步骤期间的第二实施例的半导体器件的横截面图；
图17是示出图16之后的制造步骤期间的半导体器件的横截面图；
图18是示出图17之后的制造步骤期间的半导体器件的横截面图；
图19是示出图18之后的制造步骤期间的半导体器件的横截面图；
图20是示出图19之后的制造步骤期间的半导体器件的横截面图；
图21是示出图20之后的制造步骤期间的半导体器件的横截面图；
图22是示出图21之后的制造步骤期间的半导体器件的横截面图；
图23是示出第三实施例的半导体器件的配置的横截面图；以及
图24是示出第四实施例的半导体芯片的平面配置的示意图。
具体实施方式
在下列实施例的描述中，为方便起见，必要时可以将实施例以多个划分的章节或实施例进行描述。但是，除非另外指出，否则这些划分的章节或实施例并非彼此无关，而是存在其中一个是另一个的部分或全部的修改示例、细节、补充说明等这样的关系。
在下列实施例中，当提及元件的数目等(包括数字、数值、数量、范围等)时，元件的数目不限于特定的数目，而是可以大于或小于特定数目，除非另外指出，或者除了其中数目原则上明显限于特定数目的情况，或者除非其它情况。
此外，在下列实施例中，自然理解到的是，构成元素(包括要素步骤等)并不总是必需的，除非另外指出，或者除了其中构成要素原则上明显认为必需的情况，或者除非其它情况。
类似地，在下列实施例中，当提及构成元件等的形状、位置关系等时，应理解到的是，它们包括与这些形状等基本类似或相似的形状等，除非另外指出，或者除非原则上明显另外考虑的情况，或者除非其它情况。这也适用于前述数值和范围。
而在所有用于描述下列实施例的附图中，原则上相同部件被给定相同的参考符号和标号，并且省略对其的重复描述。顺便提及，为便于理解附图，甚至在平面图中也可能提供阴影。
第一实施例
<第一实施例的基本构思>
例如，在以MOSFET、IGBT或二极管为代表的pn结器件中，形成pn结。pn结的击穿电压决定器件的击穿电压。
这里提及的pn结的击穿电压(BVdss)是指引起雪崩击穿现象的雪崩击穿电压。例如，以MOSFET为例。pn结的击穿电压定义为当在栅极电极和源极区域接地的情况下向漏极区域施加电压时出现雪崩击穿现象时的电压。
具体而言，雪崩击穿电压是当向pn结施加反向电压(待施加以使得增加在该结处形成的势垒的电压)时出现雪崩击穿现象时的电压。雪崩击穿现象是由于下列机制出现的现象。即，当反向电压施加到pn结时，在pn结处形成的耗尽层中，高电场下加速的电子和空穴与晶格撞击。在此步骤处，建立晶格部分之间的耦合的共价键断开，导致形成另一电子和空穴对(碰撞电离)。然后，新产生的电子-空穴对在高电场下也需要能量，并且与晶格撞击，由此产生又一个电子-空穴对。倍增现象增长，所以大电流流过耗尽层。该现象是雪崩击穿现象。
pn结的这种击穿电压由下面的(式1)近似。
VB≈60×(Eg/1.1)3/2×(NB/1016)-3/4...(式1)
其中VB表示pn结的击穿电压，Eg表示带隙，NB表示杂质浓度。(式1)表明pn结的击穿电压与带隙的3/2次幂成正比且与杂质浓度的3/4次幂成反比。因而，pn结的击穿电压取决于带隙和杂质浓度。特别是，由于(式1)的幂的差异，带隙的变化比杂质浓度的变化更大程度地影响击穿电压。为此原因，在本第一实施例中，关注的是很大程度上影响pn结的击穿电压的带隙。然后，如从(式1)所见，带隙越大，pn结的击穿电压越大。换言之，随着带隙减小，pn结的击穿电压减小。这表明如下：为了改善pn结的击穿电压，期望增加带隙。
例如，如在发明内容的章节中所描述的，从提高功率半导体元件的可靠性的角度而言，期望的是，雪崩击穿现象不出现在***区域中而出现在单元区域中。换言之，从基于雪崩击穿现象防止功率半导体元件的击穿的角度而言，期望的是，***区域的雪崩击穿电压被设定成大于单元区域的雪崩击穿电压。
因而，在本第一实施例中，为了将***区域的雪崩击穿电压设定成大于单元区域的雪崩击穿电压，关注(式1)所示的pn结的击穿电压和带隙之间的关系。具体而言，本第一实施例的基本构思在于，将单元区域的带隙设定成小于***区域的带隙。换言之，本第一实施例的基本构思在于，将***区域的带隙设定成大于单元区域的带隙。结果，***区域的雪崩击穿电压变得大于单元区域的雪崩击穿电压。出于此原因，在雪崩击穿现象出现在***区域中之前，雪崩击穿现象出现在单元区域中。换言之，根据本第一实施例的基本构思，可以不在其中雪崩电流局部集中的***区域中，而在其中雪崩电流不像***区域中那么集中的单元区域中，引起雪崩击穿现象。结果，根据本第一实施例的基本构思，可以有效地防止功率半导体元件由于雪崩击穿现象导致的击穿。这可以提高包括功率半导体元件的半导体器件的可靠性。
然后，在本第一实施例中，进行精细设计以实现前述基本构思。以下，将对经过精细设计的本第一实施例的技术构思进行描述。
<半导体器件的配置>
在本第一实施例中，将通过以作为功率半导体元件的功率MOSFET为例给出描述。图1是示意性地示出作为本第一实施例中的半导体器件的构成元件的半导体芯片CHP1的平面配置的视图。如图1所示，本第一实施例的半导体芯片CHP1例如以矩形形状形成，并且具有单元区域CR和***区域PER(端接区域)。然后，如图1所示，单元区域CR布置在***区域PER的内部区域中。换言之，***区域PER布置在单元区域CR的外侧区域中。换言之，可以这样说，以使得围绕单元区域CR的外侧的方式布置***区域PER。相反地，也可以这样说，在由***区域PER围绕的内部区域中布置单元区域CR。
在单元区域CR中，形成有例如用作切换元件的多个功率MOSFET。另一方面，在***区域PER中，形成有例如由倾斜刻蚀***的斜面结构、扩散环结构、场环结构和场板结构表示的***结构。***结构基于电场集中基本上使得雪崩击穿现象难以出现的设计构思而形成。如至此描述的，在本第一实施例的半导体芯片CHP1中，在包括中心区域的内部区域中形成多个功率MOSFET，并且在围绕内部区域的外侧区域中形成作为电场释放结构的***结构。
然后，图2是沿着图1的线A-A截取的横截面图。如图2所示，在半导体芯片CHP1中，形成有单元区域CR和***区域PER。
首先，将描述单元区域CR的器件结构。在图2中，在由包括n型杂质诸如磷(P)或砷(As)的硅形成的半导体衬底1S上方，形成有外延层EPI。外延层EPI由包括掺杂有n型杂质诸如磷(P)或砷(As)的硅作为主要组分的半导体层形成。半导体衬底1S和外延层EPI形成功率MOSFET的漏极区域。
然后，以使得在外延层EPI中彼此间隔开的方式形成多个p柱区域PCR。每个p柱区域PCR形成为例如柱形，并且由掺杂有p型杂质诸如硼(B)的半导体区域形成。在此步骤处，外延层EPI***在相互邻近的p柱区域PCR之间的局部区域可以称为n柱区域。即，在本第一实施例中，在半导体衬底1S上方的外延层EPI中，交替地布置多个p柱区域PCR和多个n柱区域。该结构称为超结结构。然后，在包括形成在其中的超结结构的外延层EPI的表面处，形成有元件部分。
具体而言，在本第一实施例的元件部分中，在外延层EPI的表面处形成与p柱区域PCR接触的沟道区域。源极区域SR以使得包括在沟道区域CH内部的方式形成。在此步骤处，沟道区域CH由掺杂有p型杂质诸如硼(B)的半导体区域形成。源极区域SR由掺杂有n型杂质诸如磷(P)或砷(As)的半导体区域形成。
然后，在***于相互邻近的沟道区域CH之间的区域上方，形成有栅极绝缘膜GOX。在栅极绝缘膜GOX上方，形成有栅极电极GE。栅极绝缘膜GOX例如由氧化硅膜形成，但不限于此，并且也可以由例如介电常数高于氧化硅膜的高介电常数膜形成。此外，栅极电极GE由例如多晶硅膜形成。栅极电极GE以使得与源极区域SR对准的方式形成。而例如由氧化硅膜形成的层间绝缘膜IL以使得覆盖栅极电极GE的相对侧上的侧表面和顶表面的方式形成。
然后，在相互邻近的栅极电极GE之间且从层间绝缘膜IL露出的区域的表面中，形成有穿过源极区域SR且到达沟道区域CH的沟槽。在沟槽底部处，形成有体接触区域BC。体接触区域BC由掺杂有p型杂质诸如硼(B)的半导体区域形成。体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
随后，以使得填充包括在其底部处形成的体接触区域BC的沟槽以及使得在覆盖多个栅极电极GE的层间绝缘膜IL上方延伸的方式，形成源极电极SE，该源极电极SE由例如钛钨膜和铝膜形成的阻挡导体膜形成。结果，源极电极SE与源极区域SR电耦合，并且也经由体接触区域BC与沟道区域CH电耦合。
在此步骤处，体接触区域BC具有确保与源极电极SE欧姆接触的作用。体接触区域BC的存在使得在源极区域SR和沟道区域CH之间的电耦合建立在相同的电势。
因此，可以抑制寄生npn双极晶体管的导通操作，该寄生npn双极晶体管包括源极区域SR作为发射极区域、沟道区域CH作为基极区域、外延层EPI作为集电极区域。即，源极区域SR和沟道区域CH电耦合在相同的电势意味着，在寄生npn双极晶体管的发射极区域和基极区域之间不引起电势差。结果，可以抑制寄生npn双极晶体管的导通操作。
此外，在单元区域CR中，并且在与***区域PER的边界区域的附近，经由栅极绝缘膜GOX在形成于外延层EPI中的沟道区域CH上方形成由与栅极电极GE同一层的多晶硅膜形成的栅极上拉部分GPU。然后，以使得覆盖栅极上拉部分GPU的相对侧上的侧壁和顶表面的方式，形成层间绝缘膜IL。在层间绝缘膜IL的一部分中，形成有开口，用于露出栅极上拉部分GPU的顶表面的一部分。然后，在包括该开口的内部的层间绝缘膜IL上方，形成有栅极上拉电极GPE。在这里，栅极上拉部分GPU与多个栅极电极GE电耦合。因而，施加到栅极上拉电极GPE的栅极电压经由栅极上拉部分GPU施加到多个栅极电极GE中的每个栅极电极GE。
以使得部分地覆盖源极电极SE和栅极上拉电极GPE的方式，形成例如由氧化硅膜形成的表面保护膜PAS。源极电极SE的部分区域和栅极上拉电极GPE的部分区域从表面保护膜PAS露出。以至此描述的方式，在单元区域CR中形成多个功率MOSFET。
随后，将对在单元区域CR外侧形成的***区域PER的结构给出描述。如图2所示，如在单元区域CR中那样，同样在***区域PER中，在半导体衬底1S上方形成有外延层EPI。然后，在外延层EPI中以使得彼此间隔开的方式形成多个p柱区域PCR。此外，在外延层EPI的表面中，形成有从单元区域CR延伸的沟道区域CH。以使得包括在沟道区域CH内部的方式形成源极上拉区域SPR。此外，在外延层EPI的表面处，形成有多个电极FFP，该多个电极FFP由与形成在单元区域CR中的栅极电极GE处于同一层的多晶硅膜形成。
以使得覆盖多个电极FFP的相对侧上的侧壁和顶表面的方式，在外延层EPI上方形成层间绝缘膜IL。在层间绝缘膜IL中，以使得露出源极上拉区域SPR的方式形成开口。然后，在填充该开口并覆盖多个电极FFP的层间绝缘膜IL上方，形成有源极上拉电极SPE，源极上拉电极SPE由阻挡导体膜形成，阻挡导体膜由例如钛钨膜和铝膜形成。
然后，同样在***区域PER中，以使得部分地覆盖源极上拉电极SPE的方式形成例如由氧化硅膜形成的表面保护膜PAS。源极上拉电极SPE的部分区域从表面保护膜PAS露出。以至此描述的方式，在***区域PER中形成***结构。
<超结结构的优势>
如上所述，本第一实施例中的功率MOSFET为超结结构。这种超结结构的功率MOSFET可以提供下列优势。即，在普通功率MOSFET的情况下，降低外延层(漂移层)的杂质浓度，由此使得在功率MOSFET的截止状态时在外延层中形成的耗尽层伸长。结果，击穿电压得以确保。因此，为了实现高击穿电压，需要增加低杂质浓度外延层的厚度。另一方面，当具有低杂质浓度的漂移层的厚度增加时，功率MOSFET的导通电阻增加。换言之，在该功率MOSFET中，击穿电压的改善和导通电阻的减小保持折衷关系。
关于这一点，在本第一实施例的功率MOSFET中，在外延层中形成由周期性的p柱区域和n柱区域形成的超结结构。在具有超结结构的功率MOSFET中，在截止状态期间，耗尽层也在横向方向上从形成在p柱区域和n柱区域之间的边界区域中的pn结延伸。由于此原因，在具有超结结构的功率MOSFET中，即使当增加作为电流路径的n柱区域(外延层)的杂质浓度时，在***于两个边界区域之间的n柱区域的向内方向上延伸的耗尽层也被耦合。这便于整个n柱区域的耗尽。结果，整个n柱区域(整个外延层)在截止状态中耗尽。因此，可以确保击穿电压。换言之，在具有超结结构的功率MOSFET中，在增加作为电流路径的n柱区域的杂质浓度的同时，可以耗尽整个n柱区域。结果，具有超结结构的功率MOSFET可以获得能够在确保高击穿电压的同时减小导通电阻的优势。
<第一实施例中的特征>
接下来将对本第一实施例的特征给出描述。如图2所示，本第一实施例的第一特征在于，在单元区域CR中，在比p柱区域PCR的深度的一半更深的区域中，形成有具有比外延层EPI的带隙更小的带隙的低带隙区域LBG。此外，考虑到低带隙区域LBG形成在外延层EPI中的事实，低带隙区域LBG形成在比p柱区域PCR的底部更浅的区域处。然后，在本第一实施例中，低带隙区域LBG仅形成在单元区域CR中，而不形成在***区域PER中。这表明如下：考虑到表示雪崩击穿电压(pn结的击穿电压)与带隙之间的关系的(式1)，低带隙区域LBG的雪崩击穿电压在单元区域CR中是最低的，并且低于***区域PER的雪崩击穿电压。
因此，例如在其中在受负载中包括的电感的影响下功率MOSFET被施加有等于或高于电源电压的电压的情况中，当电压超过低带隙区域LBG的雪崩击穿电压时，在功率MOSFET的低带隙区域LBG中引起雪崩击穿现象。换言之，在本第一实施例的功率MOSFET中，在单元区域CR中形成具有最低雪崩击穿电压的低带隙区域LBG。结果，在***区域PER中未引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。由此，根据本第一实施例，可以有效地抑制雪崩击穿现象在其中雪崩电流局部集中的***区域PER中的出现。结果，可以防止功率MOSFET由于超过功率MOSFET的雪崩耐量而被击穿。即，在本第一实施例的功率MOSFET的情况下，可以在单元区域CR中引起雪崩击穿现象，与在***区域PER中相比，在该单元区域CR中雪崩电流不太可能局部集中。换言之，根据本第一实施例，在其中功率MOSFET的雪崩耐量往往被超过的***区域PER中出现雪崩击穿现象之前，可以在其中与***区域PER中相比功率MOSFET的雪崩耐量不太可能被超过的单元区域CR中引起雪崩击穿现象。结果，在本第一实施例中的功率MOSFET的情况下，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率MOSFET的击穿的情形。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
因而，在本第一实施例中，特征在于，在单元区域CR中设置低带隙区域LBG。下面将对低带隙区域LBG的具体配置示例给出描述。首先，例如当外延层EPI由硅(Si)形成时，低带隙区域LBG可以由通过利用至少碳(C)对硅进行掺杂得到的半导体区域形成。这是由于下列原因：例如，如专利文献3中所示，当硅被掺杂有低浓度碳时，带隙减小。具体而言，在本第一实施例中，例如，碳的浓度设定在大于等于0.5mol％且小于等于1.0mol％。结果，可以使低带隙区域LBG的带隙小于硅的带隙。在这种情况下，例如低带隙区域LBG的带隙约为0.8eV，其小于硅的带隙(1.12eV)。
此外，例如当外延层EPI由硅(Si)形成时，低带隙区域LBG也可以由通过利用至少锗(Ge)对硅进行掺杂得到的半导体区域形成。这是由于下列原因：当硅被掺杂有锗时，带隙减小。具体而言，在本第一实施例中，例如锗的浓度可以设定在大于等于10mol％且小于等于30mol％。在这种情况下，例如低带隙区域LBG的带隙约为0.8eV，其小于硅的带隙(1.12eV)。
此外，例如当外延层EPI由碳化硅(SiC)形成时，低带隙区域LBG也可以由通过利用至少硅(Si)对碳化硅进行掺杂得到的半导体区域形成。这是由于下列原因：当碳化硅被掺杂有硅时，带隙减小。
随后，将对期望低带隙区域LBG形成在比p柱区域PCR的深度的一半更深的区域中的原因给出描述。例如，从设定单元区域CR的雪崩击穿电压低于***区域PER的雪崩击穿电压的角度而言，可以考虑如下：仅低带隙区域LBG设置在单元区域CR中是必需的，而低带隙区域LBG在单元区域CR中的形成位置无关紧要。但是，从抑制功率MOSFET的击穿以及提高包括功率MOSFET的半导体器件的可靠性的角度而言，期望将低带隙区域LBG形成在比p柱区域PCR的深度的一半更深的区域中。以下将描述这一点。
例如，将考虑如下情况，其中在单元区域CR中，低带隙区域LBG设置在外延层EPI的表面层部分的附近。换言之，将考虑其中低带隙区域LBG形成在比p柱区域PCR的深度的一半更浅的区域中的情况。这里，在外延层EPI的表面层部分的附近，形成有功率MOSFET的元件部分。具体而言，在外延层EPI的表面层部分的附近，形成有沟道区域CH。以使得被包括在沟道区域CH内部的方式形成源极区域SR。然后，形成穿过源极区域SR并到达沟道区域CH的沟槽。以使得填充沟槽的方式形成源极电极SE。此外，在沟槽的底部处，形成体接触区域BC。
当低带隙区域LBG形成在外延层EPI的表面层部分的附近时，低带隙区域LBG和元件部分彼此靠近。在这种情况下，例如当在低带隙区域LBG中引起雪崩击穿现象时，基于雪崩击穿现象大量产生空穴/电子对。然后，大量产生的电子穿过作为n型半导体区域的外延层EPI(n柱区域)，并流入到在半导体衬底1S的后侧处形成的漏极电极中。另一方面，大量产生的空穴从p柱区域PCR穿过沟道区域CH，并经由体接触区域BC进一步流入到源极电极SE中。以此方式，雪崩电流流动。在这种情况下，当低带隙区域LBG和元件部分彼此靠近时，雪崩电流变得更加可能从沟道区域CH穿过体接触区域BC，并以集中的方式流到源极电极SE中。即，当低带隙区域LBG和元件部分彼此靠近时，从沟道区域CH流到源极电极SE中的雪崩电流往往增加。这意味着，寄生npn双极晶体管变得更加可能执行导通操作，该寄生npn双极晶体管包括源极区域SR作为发射极区域、沟道区域CH作为基极区域以及外延层EPI作为集电极区域。换言之，大雪崩电流流过沟道区域CH意味着大雪崩电流流过沟道区域CH的基极电阻。这引起大的电压降。这导致由沟道区域CH形成的基极区域与由源极区域SR形成的发射极区域之间的电势差的增加。结果，寄生npn双极晶体管执行导通操作。因而，当寄生npn双极晶体管执行导通操作时，功率MOSFET的栅极电极GE中不可控的大电流流动。这使得功率MOSFET产生比所需更多的热量，导致击穿。即，当低带隙区域LBG和元件部分设定成彼此靠近时，寄生npn双极晶体管变得更可能执行导通操作。结果，功率MOSFET变得更可能被击穿。这表明如下：通过在单元区域CR中设置低带隙区域LBG，可以有效地抑制在***区域PER中引起雪崩击穿现象；然而，如上所述，当低带隙区域LBG和元件部分也以使得彼此靠近的方式形成在单元区域CR中时，功率MOSFET由于寄生npn双极晶体管的导通操作导致的击穿变得更可能出现。
因而，在本第一实施例中，将低带隙区域LBG形成在比p柱区域PCR的深度的一半更深的区域中。换言之，低带隙区域LBG和元件部分彼此间隔开。在这种情况下，例如当在低带隙区域LBG中引起雪崩击穿现象时，大量产生的空穴流过p柱区域PCR。然而，低带隙区域LBG和元件部分彼此间隔开。由于此原因，大量产生的空穴以分散方式流过在与图2的纸面垂直的方向上延伸的p柱区域PCR。换言之，当如本第一实施例中那样将低带隙区域LBG和元件部分彼此间隔开时，雪崩电流变得不太可能集中。因而，雪崩电流分散。结果，流过沟道区域CH的雪崩电流的集中得以抑制。这可以减少流过沟道区域CH的雪崩电流。这抑制由于雪崩电流流过沟道区域CH的基极电阻导致的电压降。因此，根据本第一实施例，可以减少与由源极区域SR形成的发射极区域的电势差。由于此原因，可以抑制寄生npn双极晶体管的导通操作。因而，根据本第一实施例，可以抑制由于寄生npn双极晶体管的导通操作导致的功率MOSFET的击穿。
根据至此的描述，在本第一实施例中，首先，通过在单元区域CR中设置低带隙区域LBG，可以抑制在***区域PER中引起雪崩击穿现象。然后，在本第一实施例中，形成在单元区域CR中的低带隙区域LBG形成在比p柱区域PCR的深度的一半更深的区域中。结果，即使当在低带隙区域LBG中引起雪崩击穿现象时，也可以有效地抑制寄生npn双极晶体管的导通操作。因此，根据本第一实施例，即使当向功率MOSFET施加超过电源电压的电压以由此引起雪崩击穿现象时，也可以防止功率MOSFET击穿。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
然后，如图2所示，本第一实施例的第二特征在于，在***区域PER中，在比p柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG，该高带隙区域HBG具有比外延层EPI的带隙更大的带隙。此外，考虑到高带隙区域HBG形成在外延层EPI中的事实，将高带隙区域HBG形成在比p柱区域PCR的底部更浅的区域中。因此，在本第一实施例中，形成在***区域PER中的高带隙区域HBG形成在比形成于单元区域CR中的低带隙区域LBG更浅的区域中。
这里，将考虑表明雪崩击穿电压(pn结的击穿电压)与带隙之间的关系的(式1)。其表明形成在***区域PER中的高带隙区域HBG的雪崩击穿电压高于单元区域CR中的雪崩击穿电压。特别地，在本第一实施例中，在单元区域CR中形成低带隙区域LBG。结果，根据本第一实施例，通过在单元区域CR中形成低带隙区域LBG的事实与在***区域PER中形成高带隙区域HBG的事实的协同作用，可以抑制在***区域PER中引起雪崩击穿现象。
因此，例如，即使当在负载中包括的电感的影响下，功率MOSFET被施加有等于或大于电源电压的电压时，在***区域PER中没有引起雪崩击穿现象的情况下，在单元区域CR的低带隙区域LBG中引起雪崩击穿现象。换言之，在本第一实施例的功率MOSFET的情况下，在***区域PER中形成具有高雪崩击穿电压的高带隙区域HBG。结果，在***区域PER中不引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。由此，根据本第一实施例，可以有效地抑制雪崩击穿现象在其中雪崩电流局部集中的***区域PER中的出现。结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。即，在本第一实施例的功率MOSFET的情况下，可以在单元区域CR中引起雪崩击穿现象，与***区域PER中相比，在该单元区域CR中雪崩电流不太可能局部集中。换言之，根据本第一实施例，在***区域PER中形成高带隙区域HBG。因此，在其中功率MOSFET的雪崩耐量往往被超过的***区域PER中出现雪崩击穿现象之前，可以在单元区域CR中引起雪崩击穿现象，与***区域PER中相比在该单元区域CR中功率MOSFET的雪崩耐量不太可能被超过。结果，在本第一实施例的功率MOSFET的情况下，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可避免导致功率MOSFET的击穿的情形。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
特别地，在本第一实施例中，在***区域PER中，在比p柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。换言之，以使得被包括在形成于外延层EPI的表面层附近的元件部分(主结部分)内部的方式形成高带隙区域HBG。假设主结部分表示例如形成于沟道区域CH与外延层EPI之间的pn结。结果，根据本第一实施例，可以有效地抑制形成于外延层EPI的表面层附近的元件部分(主结部分)处的寄生npn双极晶体管的导通操作。换言之，在本第一实施例中，高带隙区域HBG形成在比p柱区域PCR(包括在主结部分内部的区域)的深度的一半更浅的区域中。结果，可以使得引起寄生npn双极晶体管的导通操作的雪崩击穿现象不太可能出现在该区域中。即，根据本第一实施例，可以将***区域PER中特别是其中寄生npn双极晶体管往往执行导通操作的区域中的雪崩击穿电压设定为高。结果，可以避免由于雪崩击穿现象导致功率MOSFET的击穿。这可以提高包括功率MOSFET的半导体器件的可靠性。
因而，在本第一实施例中，特征还在于，在***区域PER中设置高带隙区域HBG。以下，将对高带隙区域HBG的具体配置示例给出描述。首先，例如，当外延层EPI由硅(Si)形成时，高带隙区域HBG可以由通过利用至少碳(C)对硅进行掺杂得到的半导体区域形成。这是由于下列原因：例如，如专利文献3中所示，当硅被掺杂有高浓度碳时，带隙增加。具体而言，在本第一实施例中，例如，碳的浓度被设定在大于等于20mol％且小于等于30mol％。结果，可以使高带隙区域HBG的带隙大于硅的带隙。在这种情况下，例如，高带隙区域HBG的带隙约为2.2eV至3.3eV，这大于硅的带隙(1.12eV)。
<对超结结构的利用>
随后，将描述将本第一实施例的技术构思应用到具有超结结构的功率MOSFET的利用。超结结构是其中即使当外延层EPI(n柱区域)的杂质浓度设定成高时整个外延层EPI也往往被耗尽的结构。因此，可以减小导通电阻，同时确保高击穿电压。因此，从实现导通电阻的充分减小的角度而言，在具有超结结构的功率MOSFET中，外延层EPI的杂质浓度高于普通结构的功率MOSFET中的外延层EPI的杂质浓度。外延层EPI不仅形成在单元区域CR中而且形成在***区域PER中。由于此原因，在具有超结结构的功率MOSFET中，形成于***区域PER中的外延层EPI的杂质浓度也高于普通结构的功率MOSFET中形成于***区域PER中的外延层EPI的杂质浓度。这里，在无论超结结构或普通结构的任何结构中，当在***区域PER中引起雪崩击穿现象时，与在单元区域CR中引起雪崩击穿现象时相比，雪崩电流都更多地局部集中。因此，雪崩耐量被超过，这使得功率MOSFET更可能被击穿。这表明如下：有用的是本第一实施例中的技术构思，该技术构思基于如下基本构思：不管是超结结构或普通结构，***区域PER的雪崩击穿电压都被设定成高于单元区域CR的雪崩击穿电压，以便防止功率MOSFET的击穿。
此外，在超结结构的情况下，为了充分地减小导通电阻，外延层EPI(n柱区域)的杂质浓度是比普通结构中高的浓度。在这点上，基于雪崩击穿现象的雪崩电流与外延层EPI的杂质浓度成比例。因此，在其中外延层EPI(n柱区域)的杂质浓度为高浓度的超结结构的情况下，雪崩电流大于普通结构的雪崩电流。结果，在超结结构的情况下，当在***区域PER中引起雪崩击穿现象时，与当在单元区域CR中引起雪崩击穿现象时相比雪崩电流更多地局部集中。除了这一点，由于外延层EPI的杂质浓度为高浓度这一事实引起的雪崩电流本身的幅度也大。由于这些点的协同因素，雪崩耐量被超过，这使得功率MOSFET相比普通结构而言更可能被击穿。因此，本第一实施例的技术构思可特别有用地适用于具有超结结构的功率MOSFET，该技术构思基于如下基本构思：将***区域PER的雪崩击穿电压设定成高于单元区域CR的雪崩击穿电压。
然后，在超结结构中，将p柱区域PCR和n柱区域交替地布置在外延层EPI中。因此，在超结结构中，同样在外延层EPI的沿着其厚度深的部分中，在p柱区域PCR和n柱区域之间的边界区域中形成pn结。换言之，在超结结构中，不仅存在在外延层EPI的表面层区域附近的外延层EPI与沟道区域CH之间的边界区域中形成的pn结(主结部分)，而且存在在外延层EPI的深区域中的n柱区域和p柱区域PCR之间的边界区域中形成的pn结(列结部分)。由于此原因，在超结结构的情况下，通过在外延层EPI的深区域中设置低带隙区域LBG，可以特意地减小列结部分的雪崩击穿电压。在这种情况下，其中已经特意减小雪崩击穿电压的列结部分与元件部分充分隔离开。因此，流过元件部分的雪崩电流被分散。结果，可以抑制寄生npn双极晶体管在元件部分中的导通操作。即，在超结结构的功率MOSFET中，列结部分(pn结)也存在于深区域中。由于此原因，可以在与列结部分对应的外延层EPI的深区域中形成低带隙区域。结果，即使当在形成于外延层EPI的深区域中的低带隙区域LBG中引起雪崩击穿现象时，也可以有效地抑制寄生npn双极晶体管的导通操作。结果，在超结结构的功率MOSFET的情况下，即使当大于电源电压的电压被施加到功率MOSFET以引起雪崩击穿现象时，也可以防止功率MOSFET被击穿。因而表明，本第一实施例的技术构思可有效地适用于特别是具有超结结构的功率MOSFET。
另一方面，在普通结构的功率MOSFET中，主结部分形成在外延层的浅区域中。而pn结不形成在外延层的深区域中。因此，对于普通结构的功率MOSFET，认为如超结结构的功率MOSFET中那样在外延层的深区域中的pn结处形成具有特意减小雪崩击穿电压的作用的低带隙区域是不太重要的。换言之，在普通结构的功率MOSFET中，需要在包括主结部分的外延层的浅区域中形成低带隙区域。在这种情况下，与其中在外延层的深区域中形成低带隙区域对其而言有用的超结结构的功率MOSFET相比，对于普通结构的功率MOSFET而言，该形成被认为对于避免功率MOSFET的击穿不太有用。
然而，即使在普通结构的功率MOSFET中，低带隙区域在单元区域CR中的设置也可以提供抑制***区域中的雪崩击穿现象的效果。因此，为了使得单元区域CR的雪崩击穿电压低于***区域PER的雪崩击穿电压，在单元区域CR中设置低带隙区域。本第一实施例中的该基本构思被认为即使在应用于普通结构的功率MOSFET时也具有给定实用性。
而在本第一实施例中，作为形成于单元区域CR中的低带隙区域LBG的具体配置示例，当外延层EPI为硅时，低带隙区域LBG可以由通过利用至少锗(Ge)对硅进行掺杂得到的半导体区域形成。当将该配置应用于超结结构的功率MOSFET时，除了关于第一实施例的特征描述的基本效果之外，还可以得到下列继发效果。
例如，如图2所示，在超结结构中，形成有均由p型半导体区域形成的p柱区域PCR。在单元区域CR中，低带隙区域LBG以使得覆盖p柱区域PCR的方式形成。这里，p柱区域PCR掺杂有例如作为p型杂质的硼(B)；并且低带隙区域LBG掺杂有作为低带隙杂质的锗。因此，在其中低带隙区域LBG和p柱区域PCR彼此重叠的重叠区域中，硅掺杂有硼和锗。然后，锗具有抑制硼的扩散的作用。结果，由于硼的扩散导致的p柱区域PCR的宽度的扩大(在图2的横向方向上)在重叠区域中得以抑制。由于此原因，例如，根据本第一实施例，可以抑制由于p柱区域PCR的宽度的扩大导致的n柱区域(外延层EPI)的宽度的变窄。考虑到n柱区域用作电流路径的事实，这意味着抑制电流路径变窄。换言之，这意味着抑制导通电阻增加。因此，根据本第一实施例，低带隙区域LBG由通过利用至少锗对硅进行掺杂得到的半导体区域形成。当将该配置应用于超结结构的功率MOSFET时，也可以得到能够抑制功率MOSET的导通电阻增加的继发效果。
<修改示例>
在本第一实施例中，对下列示例给出了描述：例如，如图2所示，在单元区域CR中，在比p柱区域PCR的深度的一半更深的区域中形成低带隙区域LBG；并且在***区域PER中，在比p柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。然而，本第一实施例的技术构思不限于此。例如，可以仅采用其中在单元区域中在比p柱区域PCR的深度的一半更深的区域中形成低带隙区域LBG的配置。备选地，也可以仅采用其中在***区域PER中在比p柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG的配置。
同样在这种情况下，可以实现将***区域PER的雪崩击穿电压设定成高于单元区域CR的雪崩击穿电压的基本构思。换言之，同样在本修改示例中，不在其中雪崩电流局部集中的***区域PER中，而在其中雪崩电流不像在***区域PER中那么局部集中的单元区域CR中，可以引起雪崩击穿现象。结果，同样根据本修改示例，可以有效地防止功率MOSFET由于雪崩击穿现象的击穿。结果，可以提高包括功率MOSFET的半导体器件的可靠性。
<用于制造半导体器件的方法>
如上所述配置本第一实施例中的半导体器件。以下将通过参照附图描述其制造方法的一个示例。用于制造本第一实施例的半导体器件的方法是用于制造具有单元区域和形成在单元区域外侧的***区域的半导体器件的方法。例如，在本第一实施例中，将对称为所谓“多外延方法”的制造方法给出描述。
首先，如图3所示，提供有半导体衬底1S，其在主表面(前表面或顶表面)上方包括外延层EPI，该外延层EPI由n型半导体层形成。例如，通过利用n型杂质诸如磷(P)或砷(As)对单晶硅进行掺杂来形成半导体衬底1S。此外，当假设器件具有200V至1000V的漏极/源极击穿电压(BVdss)时，外延层EPI的杂质浓度例如约为1×1015/cm3至5×1015/cm3。在初始阶段，外延层EPI的厚度约为10μm至20μm。
然后，如图4所示，在外延层EPI上涂覆抗蚀膜FR1。然后使抗蚀膜FR1经受曝光/显影处理，由此对抗蚀膜FR1进行构图。执行抗蚀膜FR1的构图使得露出单元区域CR，并且使得抗蚀膜FR1覆盖***区域PER。然后，使用构图后的抗蚀膜FR1作为掩膜，通过离子注入方法，在单元区域CR中的外延层EPI的内部中掺杂用于使带隙小于外延层EPI的带隙的低带隙杂质。结果，在单元区域CR中的外延层EPI的内部中形成低带隙区域LBG。
例如，当外延层EPI由硅形成时，作为低带隙杂质，可以提及的是低浓度碳(C)和锗(Ge)。例如，通过将碳的浓度设定在大于等于0.5mol％且小于等于1.0mol％，可以将低带隙区域LBG的带隙制成小于硅的带隙。另一方面，可以将锗的浓度设定在大于等于10mol％且小于等于30mol％。而当外延层EPI由碳化硅(SiC)形成时，作为低带隙杂质，可以提及的是硅(Si)。
然后，去除构图后的抗蚀膜FR1。然后，如图5所示，在外延层EPI上方形成构图后的抗蚀膜FR2。以使得露出p柱形成区域并且覆盖其它区域中的外延层EPI的表面的方式执行抗蚀膜FR2的构图。然后，使用构图后的抗蚀膜FR2作为掩膜，通过离子注入方法，例如将硼(B)掺杂到从单元区域CR延伸到***区域PER的外延层EPI的内部中。结果，形成多个p柱区域PCR。通过例如以变化的注入能量多次执行离子注入，以从外延层EPI的底表面到顶表面延伸的基本柱形形成该多个p柱区域PCR中的每个p柱区域PCR。p柱区域PCR的杂质浓度被设定成使得与外延层EPI实现电荷平衡，并且例如约为1×1015/cm3至5×1015/cm3。然后，以使得彼此隔开的方式形成多个p柱区域PCR。在此步骤处，***在相互邻近的p柱区域PCR之间的外延层EPI的部分区域变成n柱区域。结果，根据本第一实施例，在外延层EPI中，可以交替地形成p柱区域PCR和n柱区域，导致形成超结结构。
随后，如图6所示，在包括形成在其中的低带隙区域LBG和p柱区域PCR的外延层EPI上方，进一步形成外延层EPI。然后，如图7所示，在外延层EPI的顶表面上方，形成构图后的抗蚀膜FR3。执行抗蚀膜FR3的构图，使得露出***区域PER并覆盖单元区域CR。然后，使用构图后的抗蚀膜FR3作为掩膜，通过离子注入方法，在***区域PER中的外延层EPI中掺杂用于使带隙大于外延层EPI的带隙的高带隙杂质。结果，在***区域PER中的外延层EPI中形成高带隙区域HBG。
例如，当外延层EPI由硅形成时，作为高带隙杂质，可以提及的是高浓度碳(C)。例如，通过将碳的浓度设定在大于等于20mol％且小于等于30mol％，可以将高带隙区域HBG的带隙制成大于硅的带隙。
然后，如图8所示，通过使用光刻技术和离子注入方法，例如将硼(B)掺杂到从单元区域CR延伸到***区域PER的外延层EPI中。结果，形成多个p柱区域PCR。通过例如以变化的注入能量多次执行离子注入，以基本柱形形成多个p柱区域PCR中的每一个p柱区域PCR。然后，以使得彼此隔开的方式形成该多个p柱区域PCR。在此步骤处，每个p柱区域PCR在上层外延层EPI中形成，使得与形成在下层外延层EPI中的对应的p柱区域PCR电耦合。
其中通过多个步骤在多个分开的层中这样形成用于形成p柱区域PCR的外延层EPI的方法是“多外延方法”。为了简化“多外延方法”的描述，在本第一实施例中，已经通过其中在两个分开的层中形成外延层EPI的示例的方式给出描述。然而，在实际的“多外延方法”中，例如以具有600V的源极/漏极击穿电压(BVdss)的产品为例，在6至7个分开的层中形成外延层EPI。即，在实际的“多外延方法”中，约6次或7次地重复从外延层EPI的形成、通过光刻步骤到硼离子注入步骤的过程，由此以形成超结结构。换言之，在“多外延方法”中，依次形成包括在其中形成的p柱区域的第一外延层到包括在其中形成的p柱区域的第N(N为整数)外延层。结果，形成超结结构。换言之，根据待设计的源极和漏极之间的击穿电压，设计n型外延层EPI的浓度和厚度。而p型离子注入量被设定成使得与n型外延层EPI实现电荷平衡(Qn≈Qp)。此外，用于在带隙的调整中使用的C(碳)或Ge(锗)与Si(硅)一样是四价的，并因此并不影响电荷平衡。
这里，在单元区域CR中，在比从形成于第一外延层中的多个p柱区域PCR的每个p柱区域PCR到形成于第N外延层中的多个p柱区域PCR中的每个p柱区域PCR的叠置区域的厚度的一半更深的区域中形成低带隙区域LBG。换言之，在本第一实施例中，在比贯穿叠置形成的外延层EPI而形成的p柱区域PCR的深度的一半更深的位置处形成低带隙区域LBG。
另一方面，在***区域PER中，在比从形成于第一外延层中的多个p柱区域PCR的每个p柱区域PCR到形成于第N外延层中的多个p柱区域PCR中的每个p柱区域PCR的叠置区域的厚度的一半更浅的区域中形成高带隙区域HBG。即，在本第一实施例中，在比贯穿叠置形成的外延层EPI而形成的p柱区域PCR的深度的一半更浅的位置处形成高带隙区域HBG。
以至此描述的方式，根据本第一实施例，通过“多外延方法”可以在外延层EPI中形成超结结构。随后，将对在包括形成在其中的超结结构的外延层EIP的表面上方形成元件部分的步骤给出描述。
首先，如图9所示，通过使用光刻技术和离子注入方法，在单元区域CR和***区域PER中形成沟道区域CH。沟道区域CH是通过例如在外延层EPI中掺杂p型杂质诸如硼(B)而形成的p型半导体区域。
然后，如图10所示，在外延层EPI的表面上方，形成栅极绝缘膜GOX。在栅极绝缘膜GOX上方，形成导体膜PF1。栅极绝缘膜GOX例如由氧化硅膜形成，并且可以通过例如热氧化方法形成。然而，栅极绝缘膜GOX不限于氧化硅膜，而是也可以由介电常数高于氧化硅膜的高介电常数膜形成，例如以氧化铪为代表。另一方面，形成在栅极绝缘膜GOX上方的导体膜PF1例如由多晶硅膜形成，并且可以通过使用例如CVD(化学气相沉积)方法来形成。
然后，如图11所示，通过使用光刻技术和刻蚀技术，对导体膜PF1进行构图。结果，在单元区域CR中，形成多个栅极电极GE和栅极上拉部分GPU。在***区域PER中，形成多个电极(虚电极)FFP。在单元区域CR中，栅极上拉部分GPU以使得与多个栅极电极GE电耦合的方式形成。
随后，如图12所示，通过使用光刻技术和离子注入方法，在单元区域CR中，形成与栅极电极GE对准的多个源极区域SR。在***区域PER中，形成源极上拉区域SPR。源极区域SR和源极上拉区域SPR均为例如通过在外延层EPI中掺杂诸如磷或砷的n型杂质形成的n型半导体区域。形成在单元区域CR中的多个源极区域SR与形成在***区域PER中的源极上拉区域SPR电耦合。
然后，如图13所示，以使得覆盖栅极电极GE、栅极上拉部分GPU和电极FFP的方式，在外延层EPI上方形成层间绝缘膜IL。层间绝缘膜IL例如由氧化硅膜形成并且可以通过使用例如CVD方法形成。然后，通过使用光刻技术和刻蚀技术，在单元区域CR中的相邻栅极电极GE之间形成穿过层间绝缘膜IL和源极区域SR并在其底部处到达沟道区域CH的沟槽。此外，形成用于露出栅极上拉部分GPU的部分的开口。另一方面，在***区域PER中，在层间绝缘膜IL中形成开口，由此露出源极上拉区域SPR。然后，在单元区域CR中，通过使用光刻技术和离子注入方法，在穿过层间绝缘膜IL和源极区域SR并在其底部处到达沟道区域CH的沟槽的底部处，形成体接触区域BC。体接触区域BC是通过在外延层EPI中掺杂诸如硼(B)之类的p型杂质形成的p型半导体区域，并且形成为使得体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
随后，如图14所示，在包括沟槽(该沟槽包括形成在其底部处的体接触区域BC)的层间绝缘膜IL、用于露出栅极上拉部分GPU的开口和用于露出源极上拉区域SPR的开口的上方，形成金属膜。金属膜由例如钛钨膜和铝膜的叠置膜形成，并且可以通过使用例如溅射方法形成。然后，通过使用光刻技术和刻蚀技术，对金属膜进行构图。结果，在单元区域CR中，形成与源极区域SR和体接触区域BC电耦合的源极电极SE，并且形成与栅极上拉部分GPU电耦合的栅极上拉电极GPE。另一方面，在***区域PER中，形成与源极上拉区域SPR电耦合的源极上拉电极SPE。
然后，如图2所示，以使得覆盖源极电极SE、栅极上拉电极GPE和源极上拉电极SPE的方式，形成表面保护膜PAS。然后，通过使用光刻技术和刻蚀技术，对表面保护膜PAS进行构图，由此从表面保护膜PAS露出源极电极SE的部分区域、栅极上拉电极GPE的部分区域和源极上拉电极SPE的部分区域。这允许从表面保护膜PAS露出的区域用作外部耦合区域。以至此描述的方式，可以制造本第一实施例中的半导体器件。
<多外延方法的优势>
在本第一实施例中，利用“多外延方法”在外延层EPI中形成超结结构。根据“多外延方法”，可以得到以下优势。例如，当先前已经形成厚外延层EPI时，变得难以在单元区域CR的深区域中形成低带隙区域LBG。这是由于下列原因：例如，通过离子注入方法，在外延层EPI中掺杂低带隙杂质，形成低带隙区域LBG；然而，当外延层EPI的厚度先前已经增加时，必须增加离子注入方法中的注入能量，这是难以实现的。
相比之下，在本第一实施例中使用的“多外延方法”中，通过多个步骤在多个分开的层中形成外延层EPI。由于此原因，可以容易地实现低带隙杂质在多个层中的初始阶段首先形成的外延层中的掺杂。即，在“多外延方法”中，在将初始阶段的外延层形成为多个外延层的深层的阶段，执行用于掺杂低带隙杂质的离子注入方法。结果，可以在初始阶段的外延层中形成低带隙区域LBG。然后，利用“多外延方法”，在包括形成在其中的低带隙区域LBG的外延层上方，叠置地形成多个外延层。作为结果，可以在整个外延层的深区域中形成低带隙区域LBG。根据至此的描述，“多外延方法”具有能够容易地实现作为本第一实施例的特征的低带隙区域LBG的优势。
第二实施例
在第一实施例中，描述了其中向具有通过“多外延方法”形成的超结结构的功率MOSFET应用新颖技术构思的示例。在本第二实施例中，将描述其中向具有通过“沟槽填充方法”形成的超结结构的功率MOSFET施加新颖技术构思的示例。
<半导体器件的配置>
图15是示出本第二实施例中的半导体器件(功率MOSFET)的配置的横截面图。图15所示的本第二实施例的功率MOSFET的配置与图2所示的第一实施例的功率MOSFET的配置大致相同，并且因此将主要描述区别。
在图15中，本第二实施例的功率MOSFET与其中通过离子注入方法形成p柱区域PCR的第一实施例的功率MOSFET(参见图2)的不同之处在于，形成于外延层EPI中的多个p柱区域PCR均通过在沟槽中填充p型半导体膜而形成。然而，所得的p柱区域PCR本身的功能是相同的。
然后，在本第二实施例的功率MOSFET中，低带隙区域LBG不形成于单元区域CR中，因为将“沟槽填充方法”用于制造功率MOSFET的方法。然而，在***区域PER中，与第一实施例中一样，形成高带隙区域HBG。换言之，同样在本第二实施例中，在***区域PER中，在比p柱区域PCR的深度的一半更浅的区域中形成具有比外延层EPI的带隙更大的带隙的高带隙区域HBG。
结果，同样在本第二实施例中，例如即使当在负载中包括的电感的影响下功率MOSFET被施加有等于或大于电源电压的电压时，也可以在***区域PER中不引起雪崩击穿现象的情况下，在单元区域CR中引起雪崩击穿现象。换言之，同样在本第二实施例的功率MOSFET中，在***区域PER中形成具有高雪崩击穿电压的高带隙区域HBG。结果，在***区域PER中不引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。
因此，同样在本第二实施例中，可以有效地抑制在其中雪崩电流局部集中的***区域PER中发生雪崩击穿现象。结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。因此，同样在本第二实施例的功率MOSFET中，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率MOSFET的击穿的情形。由于此原因，同样根据本第二实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
<用于制造半导体器件的方法>
如上所述配置本第二实施例中的半导体器件。以下将通过参照附图描述其制造方法的一个示例。用于制造本第二实施例的半导体器件的方法是用于制造具有单元区域和形成在单元区域外侧的***区域的半导体器件的方法。例如，在本第二实施例中，将对称为所谓“沟槽填充方法”的制造方法给出描述。
首先，如图16所示，提供半导体衬底1S，其包括形成在主表面上方的外延层EPI，该外延层EPI由n型半导体层形成。在此步骤处，例如，在具有约600V的击穿电压的产品的情况中，外延层EPI的杂质浓度例如约为1×1015/cm3至5×1015/cm3。外延层EPI的厚度约为40μm到50μm。然后，通过使用光刻技术和刻蚀技术，在从单元区域CR延伸到***区域PER的外延层EPI中形成多个沟槽(沟槽)DIT。在此步骤处，沟槽DIT的锥角例如约为88.0度至90度。在此步骤处，***在相邻沟槽DIT之间的外延层EPI的部分区域变成n柱区域NCR。
然后，如图17所示，例如在通过填充外延生长方法在外延层EPI中形成的沟槽DIT的内部中，形成有由p型半导体区域形成的p柱区域PCR。其中在外延层EPI中因而形成彼此隔开的多个沟槽DIT并且分别在沟槽中形成p柱区域PCR的方法是“沟槽填充方法”。通过“沟槽填充方法”，根据本第二实施例，可以在外延层EPI中交替地形成p柱区域PCR和n柱区域NCR。结果，可以形成超结结构。
随后，如图18所示，通过使用光刻技术和离子注入方法，将高带隙杂质掺杂到***区域PER中的外延层EPI中，该高带隙杂质用于使带隙大于外延层EPI的带隙。结果，在***区域PER中的外延层EPI中形成高带隙杂质HBG。
例如，当外延层EPI由硅形成时，作为高带隙杂质，可以提及的是高浓度碳(C)。例如，通过将碳的浓度设定在大于等于20mol％且小于等于30mol％，可以将高带隙区域HBG的带隙制成大于硅的带隙。这里，在***区域PER中，在比形成于沟槽DIT中的p柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。
然后，将描述在包括形成在其中的超结结构的外延层EPI的表面上方形成元件部分的步骤。首先，如图19所示，通过使用光刻技术和离子注入方法，在单元区域CR和***区域PER中形成沟道区域CH。沟槽区域CH是通过例如将诸如硼(B)的p型杂质掺杂到外延层EPI中形成的p型半导体区域。
然后，在外延层EPI的表面上方，形成栅极绝缘膜GOX。在栅极绝缘膜GOX上方，形成导体膜PF1。栅极绝缘膜GOX例如由氧化硅膜形成，并且可以通过例如热氧化方法形成。然而，栅极绝缘膜GOX不限于氧化硅膜，也可以由以例如氧化铪膜为代表的介电常数高于氧化硅膜的高介电常数膜形成。另一方面，形成在栅极绝缘膜GOX上方的导体膜PF1例如由多晶硅膜形成并且可以通过使用例如CVD方法形成。
随后，如图20所示，通过使用光刻技术和刻蚀技术，对导体膜PF1进行构图。结果，在单元区域CR中，形成多个栅极电极GE和栅极上拉部分GPU。在***区域PER中，形成多个电极(虚电极)FFP。在单元区域CR中，以使得与多个栅极电极GE电耦合的方式形成栅极上拉部分GPU。
然后，如图21所示，通过使用光刻技术和离子注入方法，在单元区域CR中，形成分别与栅极电极GE对准的多个源极区域SR。在***区域PER中，形成源极上拉区域SPR。源极区域SR和源极上拉区域SPR均为通过例如将诸如磷或砷之类的n型杂质掺杂到外延层EPI中形成的n型半导体区域。在单元区域CR中形成的多个源极区域SR与在***区域PER中形成的源极上拉区域SPR电耦合。
然后，在覆盖栅极电极GE、栅极上拉部分GPU和电极FFP的外延层EPI上方，形成层间绝缘膜IL。层间绝缘膜IL例如由氧化硅膜形成并且可以通过使用例如CVD方法形成。然后，通过使用光刻技术和刻蚀技术，在单元区域CR中的相邻栅极电极GE之间形成穿过层间绝缘膜IL和源极区域SR并在其底部到达沟道区域CH的沟槽。此外，形成用于露出栅极上拉部分GPU的一部分的开口。另一方面，在***区域PER中，形成在层间绝缘膜IL中的开口，由此露出源极上拉区域SPR。然后，在单元区域CR中，通过使用光刻技术和离子注入方法，在穿过层间绝缘膜IL和源极区域SR并在其底部到达沟道区域CH的沟槽的底部处，形成体接触区域BC。体接触区域BC是通过在外延层EPI中掺杂诸如硼(B)的p型杂质而形成的p型半导体区域，并且形成为使得体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
然后，如图22所示，在包括沟槽(该沟槽包括形成在其底部处的体接触区域BC)的层间绝缘膜IL、用于露出栅极上拉部分GPU的开口以及用于露出源极上拉区域SPR的开口上方，形成金属膜。金属膜由例如钛钨膜和铝膜的叠置膜形成，并且可以通过使用例如溅射方法形成。然后，通过使用光刻技术和刻蚀技术，对金属膜进行构图。结果，在单元区域CR中，形成与源极区域SR和体接触区域BC电耦合的源极电极SE，并且形成与栅极上拉部分GPU电耦合的栅极上拉电极GPE。另一方面，在***区域PER中，形成与源极上拉区域SPR电耦合的源极上拉电极SPE。
然后，如图15所示，以使得覆盖源极电极SE、栅极上拉电极GPE和源极上拉电极SPE的方式形成表面保护膜PAS。然后，通过使用光刻技术和刻蚀技术，对表面保护膜PAS进行构图，由此从表面保护膜PAS露出源极电极SE的部分区域、栅极上拉电极GPE的部分区域和源极上拉电极SPE的部分区域。这允许从表面保护膜PAS露出的区域用作外部耦合区域。以至此描述的方式，可以制造本第二实施例中的半导体器件。
<沟槽填充方法的优势>
例如，在本第二实施例的制造方法中使用的“沟槽填充方法”中，厚的外延层EPI是之前已经形成的。由于此原因，变得难以在单元区域CR的深区域中形成低带隙区域LBG。这是由于下列原因：例如，低带隙区域LBG是通过离子注入方法在外延层EPI中掺杂低带隙杂质形成的；然而，当之前增加外延层EPI的厚度时，必需增加离子注入方法中的注入能量，这是难以实现的。因此，在本第二实施例中，不在单元区域CR中形成低带隙区域LBG。另一方面，形成于***区域PER中的高带隙区域HBG形成在外延层EPI的浅区域中，并因而在本第二实施例中使用“沟槽填充方法”也可以容易地形成该高带隙区域HBG。由于此原因，同样在本第二实施例中，在***区域PER中形成高带隙区域HBG。
至此的描述表明如下：在考虑到可以在单元区域CR中形成低带隙区域LBG这一点时，从在单元区域CR中而不在***区域PER中引起雪崩击穿现象的角度而言，可以认为第一实施例中描述的“多外延方法”优于在本第二实施例中描述的“沟槽填充方法”。
然而，在本第二实施例中描述的“沟槽填充方法”在一些点上也优于第一实施例中描述的“多外延方法”。因此，以下将描述这一点。
例如，在超结结构中，从减小导通电阻的角度而言，有效的是使p柱区域PCR和n柱区域NCR之间的距离变窄。这是由于下列原因：从减小导通电阻的角度而言，期望增加作为电流路径的n柱区域NCR的杂质浓度。即，当n柱区域NCR的杂质浓度增加以便减小导通电阻时，减少了耗尽层到n柱区域NCR的扩展。因此，为了耗尽整个n柱区域NCR，需要减小n柱区域NCR的宽度。因此，在增加n柱区域NCR的杂质浓度由此减小超结结构的功率MOSFET的导通电阻的同时，也确保击穿电压。考虑到这一点，使p柱区域PCR和n柱区域NCR之间的距离变窄是必要的。
关于这一点，在“多外延方法”中，通过离子注入方法形成p柱区域PCR。由于此原因，考虑到杂质扩散效应，不可能使p柱区域PCR和n柱区域NCR之间的距离充分变窄。另一方面，在“沟槽填充方法”中，通过填充外延方法在形成于外延层EPI中的沟槽DIT中形成p柱区域PCR。由于此原因，在“沟槽填充方法”中，由沟槽DIT的形成精度决定p柱区域PCR的形成精度。然后，沟槽DIT由光刻技术形成。在此步骤，光刻工艺的精度高于离子注入方法的精度。由于此原因，相比利用“多外延方法”而言，利用“沟槽填充方法”可以更高精度地形成p柱区域PCR。这意味着，相比利用“多外延方法”而言，利用“沟槽填充方法”可以使p柱区域PCR和n柱区域NCR之间的距离变得更窄。作为结果，与“多外延方法”中相比，“沟槽填充方法”具有能够制造具有更小导通电阻的功率MOSFET的优势。即，“沟槽填充方法”相比“多外延方法”的优越性在于，可以在确保击穿电压的同时制造具有更小导通电阻的功率MOSFET。
第三实施例
在第一实施例和第二实施例中，描述了其中将新颖技术构思应用于具有超结结构的功率MOSFET的示例。然而，在本第三实施例中，将描述其中将新颖技术构思应用于不是超结结构而是普通结构的功率MOSFET的示例。例如，普通结构的功率MOSFET包括平面型功率MOSFET和沟槽栅极型功率MOSFET。本说明书的新颖技术构思可适用于任何普通结构的功率MOSFET。特别地，在本第三实施例中，将描述其中将新颖技术构思应用于沟槽栅极型功率MOSFET的示例。此外，在本第三实施例中，将通过不以使用硅衬底的功率MOSFET(以下将描述为Si功率MOSFET)而是以使用碳化硅衬底的功率MOSFET(以下将描述为SiC功率MOSFET)为例给出描述。
<SiC功率MOSFET的优势>
在作为功率半导体元件之一的功率MOSFET的领域中，使用硅衬底(Si衬底)的Si功率MOSFET是主流。然而，使用碳化硅衬底(SiC衬底)的SiC功率MOSFET相比Si功率MOSFET而言具有能够实现更高集成电压和更低损耗的优势。这是由于下列原因：碳化硅的带隙大于硅的带隙，所以击穿电压变得更大；作为结果，即使当将外延层(漂移层)制得薄时，也可以确保击穿电压。换言之，SiC功率MOSFET具有即使当外延层制得薄时也能够确保击穿电压以及由于外延层的厚度的减小而能够减小SiC功率MOSFET的导通电阻的优势。由于此原因，例如，在功率节省或环境友好的反相器技术的领域中，注意力集中在SiC功率MOSFET上。
<SiC功率MOSFET的配置>
以下将描述本第三实施例的SiC功率MOSFET的配置。SiC功率MOSFET的基本结构与Si功率MOSFET的基本结构。图23是示出本第三实施例中的SiC功率MOSFET的配置的横截面图。如图23所示，在本第三实施例的SiC功率MOSFET中，在由例如碳化硅形成的半导体衬底1S的背表面(底表面)处，形成漏极电极DE。在半导体衬底1S的前表面(顶表面)中，形成由n型半导体层形成的外延层EPI，该n型半导体层是通过例如用n型杂质对碳化硅进行掺杂得到的。
在外延层EPI中，形成由p型半导体区域形成的沟道区域CH，并且以使得穿过沟道区域CH的方式形成沟槽TR。然后，在沟槽TR的内壁处，形成栅极绝缘膜GOX。此外，在沟槽TR的内部中，经由栅极绝缘膜GOX嵌入栅极电极GE。
此外，以使得被包括在沟道区域CH内部并且与沟槽TR接触的方式，形成由n型半导体区域形成的源极区域SR。与源极区域SR接触并且与沟道区域CH电耦合地形成体接触区域BC，该体接触区域BC由p型半导体区域形成。然后，以使得与源极区域SR和体接触区域BC二者电耦合的方式形成源极电极SE。
在这样配置的本第三实施例的SiC功率MOSFET中，如图23所示，以使得包括在外延层EPI和沟道区域CH之间的边界区域中形成的pn结的方式形成低带隙区域LBG。低带隙区域LBG由例如通过用硅对碳化硅进行掺杂得到的半导体区域形成。同样在本第三实施例中，低带隙区域LBG仅形成在单元区域中，而不形成在***区域(在图23中未示出)中。作为结果，低带隙区域LBG的雪崩击穿电压低于***区域的雪崩击穿电压。
因此，例如在其中在负载中包括的电感的影响下SiC功率MOSFET被施加有等于或大于电源电压的电压的情况下，当电压超过低带隙区域LBG的雪崩击穿电压时，在SiC功率MOSFET的低带隙区域LBG中引起雪崩击穿现象。换言之，同样在本第三实施例的SiC功率MOSFET中，在单元区域中形成具有低雪崩击穿电压的低带隙区域LBG。作为结果，在***区域中不引起雪崩击穿现象的情况下，可以在单元区域中引起雪崩击穿现象。因此，同样在本第三实施例中，可以有效地抑制在其中雪崩电流局部集中的***区域PER中出现雪崩击穿现象。作为结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。因此，同样在本第三实施例的SiC功率MOSET中，即使当SiC功率MOSET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致SiC功率MOSET的击穿的情形。由于此原因，同样根据本第三实施例，可以提高包括SiC功率MOSET的半导体器件的可靠性。
第四实施例
在第一实施例中，例如，如图1所示，已经通过以包括其中形成有功率MOSFET的半导体芯片CHP1的半导体器件(分立产品)为例给出了描述。然而，本说明书的新颖技术构思并不限于此，而是也可适用于包括如下半导体芯片的半导体器件，该半导体芯片包括合并在其中的功率半导体元件和集成电路(IC)。
图24是示出本第四实施例的半导体芯片CHP2的布局配置的示意图。如图24所示，本第四实施例的半导体芯片CHP2形成为矩形形状，并且具有输入部IU、信号处理部SPU、驱动部DU和输出部OU。输入部IU包括例如由形成在其中的CMOS电路形成，并且从外部设备接收输入信号。然后，信号处理部SPU包括例如由数字电路形成的处理器，并且由用于处理从输入部IU输入的输入信号的信号处理电路形成。然后，输出部OU包括例如功率半导体元件，并且包括输出电路，输出电路用于输出在信号处理部SPU处理的信号作为输出信号。输出部OU通过包括例如CMOS电路的驱动部DU驱动控制，并且输出部OU由单元区域CR和***区域PER形成。则在单元区域CR中形成功率半导体元件。在此步骤处，在***区域PER中形成高带隙区域。
因此，当关注在本第四实施例的半导体芯片CHP2中的包括形成在其中的功率半导体元件的输出部OU时，形成在***区域PER中的高带隙区域的雪崩击穿电压高于单元区域CR的雪崩击穿电压。因此，例如，即使当在负载中包括的电感的影响下功率半导体元件被施加有等于或大于电源电压的电压时，也在***区域PER中不引起雪崩击穿现象的情况下，在单元区域CR中引起雪崩击穿现象。因此，根据本第四实施例，可以有效地抑制在其中雪崩电流局部集中的***区域PER中出现雪崩击穿现象。作为结果，可以防止功率半导体元件由于功率半导体元件的雪崩耐量的超过而被击穿。因此，在本第四实施例的功率半导体元件中，即使当功率半导体元件被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率半导体元件的击穿的情形。由于此原因，同样根据本第四实施例，可以提高包括功率半导体元件的半导体器件的可靠性。
至此，已经通过其实施例的方式具体地描述了本发明人作出的本发明。然而，自然理解到的是，本发明并不限于这些实施例，而是可以在不脱离其精神的范围内进行各种改变。
例如，在实施例中，已经通过以作为功率半导体元件的功率MOSFET为例描述了新颖技术构思。然而，在本说明书中描述的该新颖技术构思并不限于此，而是可以广泛地应用于包括功率半导体元件的半导体器件，以例如IGBT或二极管为代表。
实施例包括以下形式。
(附加表述1)
一种用于制造半导体器件的方法，该半导体器件具有单元区域和在单元区域外侧形成的***区域，该方法包括以下步骤：
(a)提供半导体衬底，该半导体衬底包括形成在其主表面上方的第一导电类型的第一外延层，
(b)在单元区域中的第一外延层中掺杂低带隙杂质，该低带隙杂质用于使得带隙小于掺杂之前的第一外延层的带隙，并由此形成低带隙区域，
(c)在步骤(b)之后，以使得彼此隔开的方式，在从单元区域延伸到***区域的第一外延层中形成第二导电类型的多个第一柱区域，该第二导电类型是与第一导电类型相反的导电类型，
(d)在步骤(c)之后，在从单元区域延伸到***区域的第一外延层上方形成第一导电类型的第二外延层，
(e)在步骤(d)之后，以使得彼此隔开的方式，在第二外延层中形成分别与第一柱区域电耦合的第二导电类型的多个第二柱区域，
(f)在步骤(e)之后，重复地执行与步骤(d)相同的步骤以及与步骤(e)相同的步骤，并由此在第二外延层上方叠置地形成第三外延层至第N外延层，该第三外延层包括形成在其中的多个第三柱区域，该N外延层包括形成在其中的多个第N柱区域，以及
(g)在步骤(f)之后，在第N外延层的表面处形成元件部分。
(附加表述2)
根据附加表述1所述的用于制造半导体器件的方法，
其中在单元区域中，在比叠置区域的厚度的一半更深的区域中形成低带隙区域，该叠置区域从每个第一柱区域延伸到每个第N柱区域。
(附加表述3)
根据附加表述1所述的用于制造半导体器件的方法，
其中第一外延层由硅形成，并且
其中低带隙杂质为碳或锗。
(附加表述4)
根据附加表述3所述的用于制造半导体器件的方法，
其中在步骤(b)中，将碳以大于等于0.5mol％且小于等于1.0mol％的浓度掺杂到第一外延层中，由此以形成低带隙区域。
(附加表述5)
根据附加表述3所述的用于制造半导体器件的方法，
其中在步骤(b)中，将锗以大于等于10mol％且小于等于20mol％的浓度掺杂到第一外延层中，由此以形成低带隙区域。
(附加表述6)
根据附加表述1所述的用于制造半导体器件的方法，
其中步骤(b)使用离子注入方法。
(附加表述7)
根据附加表述1所述的用于制造半导体器件的方法，
其中步骤(f)包括在***区域中的外延层中掺杂高带隙杂质并由此在从第三外延层到第N外延层的一个或多个外延层中形成高带隙区域的步骤，该高带隙杂质用于使带隙大于掺杂之前的外延层的带隙，以及
其中在***区域中，在比叠置区域的厚度的一半更浅的区域中形成高带隙区域，该叠置区域从每个第一柱区域延伸到每个第N柱区域。
(附加表述8)
根据附加表述7所述的用于制造半导体器件的方法，
其中高带隙杂质为碳，并且
其中在步骤(b)中，将碳以大于等于20mol％且小于等于30mol％的浓度掺杂到第一外延层中，由此以形成高带隙区域。
(附加表述9)
一种用于制造半导体器件的方法，该半导体器件具有单元区域和形成在单元区域外侧的***区域，该方法包括以下步骤：
(a)提供半导体衬底，该半导体衬底包括形成在其主表面上方的第一导电类型的外延层，
(b)在从单元区域延伸到***区域的外延层中形成多个沟槽，
(c)在每个沟槽中填充作为与第一导电类型相反的导电类型的第二导电类型的半导体膜，并由此以使得彼此隔开的方式形成多个第二导电类型柱区域，
(d)在***区域中的外延层中掺杂高带隙杂质，并由此形成高带隙区域，高带隙杂质用于使带隙大于掺杂之前的外延层的带隙，以及
(e)在步骤(d)之后，在外延层的表面处形成元件部分，
其中，在***区域中，将高带隙区域形成在比每个第二导电类型柱区域的深度的一半更浅的区域中。
(附加表述10)
根据附加表述9所述的用于制造半导体器件的方法，
其中所述步骤(d)使用离子注入方法。
(附加表述11)
根据附加表述9所述的用于制造半导体器件的方法，
其中外延层由硅形成，
其中高带隙杂质为碳，并且
其中在步骤(d)中，将碳以大于等于20mol％且小于等于30mol％的浓度掺杂到外延层中，由此以形成高带隙区域。

Claims (26)

1.一种半导体器件，包括：
半导体芯片，具有单元区域；以及
***区域，形成在所述单元区域的外侧，
所述半导体芯片包括：
(a)半导体衬底；
(b)第一导电类型的外延层，形成在所述半导体衬底上方；
(c)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型；
(d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域***在相互邻近的所述第二导电类型柱区域之间；以及
(e)元件部分，形成在所述外延层的表面处，
其中具有比所述外延层的带隙更小的带隙的低带隙区域形成在所述单元区域中，
其中所述外延层由硅形成，
其中所述低带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及
其中所述碳的浓度为大于等于0.5mol％且小于等于1.0mol％。
2.根据权利要求1所述的半导体器件，
其中所述低带隙区域形成在比每个所述第二导电类型柱区域的深度的一半更深的区域中。
3.根据权利要求1所述的半导体器件，
其中所述低带隙区域形成在比每个所述第二导电类型柱区域的底部更浅的区域中。
4.根据权利要求1所述的半导体器件，
其中所述低带隙区域的雪崩击穿电压在所述单元区域中是最低的，并且比所述***区域的雪崩击穿电压低。
5.根据权利要求1所述的半导体器件，
其中具有比所述外延层的带隙更大的带隙的高带隙区域形成在所述***区域中的比每个所述第二导电类型柱区域的底表面更浅的区域中。
6.根据权利要求5所述的半导体器件，
其中所述高带隙区域形成在所述***区域中的比每个所述第二导电类型柱区域的深度的一半更浅的区域中。
7.根据权利要求5所述的半导体器件，
其中形成在所述***区域中的所述高带隙区域的形成位置比形成在所述单元区域中的所述低带隙区域的形成位置浅。
8.根据权利要求5所述的半导体器件，
其中所述高带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及
其中所述高带隙区域中的所述碳的浓度为大于等于20mol％且小于等于30mol％。
9.根据权利要求5所述的半导体器件，
其中形成在所述***区域中的所述高带隙区域的雪崩击穿电压比所述单元区域的雪崩击穿电压高。
10.根据权利要求1所述的半导体器件，
其中所述半导体芯片包括：
(f1)输入部，包括形成在其中的输入电路；
(f2)信号处理部，包括形成在其中的信号处理电路，所述信号处理电路用于处理通过所述输入部输入的输入信号；以及
(f3)输出部，包括形成在其中的输出电路，所述输出电路用于输出在所述信号处理部处理的信号作为输出信号，并且所述输出电路由所述单元区域和所述***区域形成，
其中所述输出电路包括功率半导体元件，以及
其中所述功率半导体元件形成在所述单元区域中。
11.一种半导体器件，包括：
半导体芯片，具有单元区域；以及
***区域，形成在所述单元区域的外侧，
所述半导体芯片包括：
(a)半导体衬底；
(b)第一导电类型的外延层，形成在所述半导体衬底上方；
(c)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型；
(d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域***在相互邻近的所述第二导电类型柱区域之间；以及
(e)元件部分，形成在所述外延层的表面处，
其中具有比所述外延层的带隙更小的带隙的低带隙区域形成在所述单元区域中，
其中所述外延层由硅形成，以及
其中所述低带隙区域由通过用至少锗对硅进行掺杂得到的半导体区域形成。
12.根据权利要求11所述的半导体器件，
其中所述锗的浓度为大于等于10mol％且小于等于30mol％。
13.一种半导体器件，包括：
半导体芯片，具有单元区域；以及
***区域，形成在所述单元区域的外侧，
所述半导体芯片包括：
(a)半导体衬底；
(b)第一导电类型的外延层，形成在所述半导体衬底上方；
(c)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型；
(d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域***在相互邻近的所述第二导电类型柱区域之间；以及
(e)元件部分，形成在所述外延层的表面处，
其中具有比所述外延层的带隙更小的带隙的低带隙区域形成在所述单元区域中，
其中所述外延层由碳化硅形成，以及
其中所述低带隙区域由通过用至少硅对碳化硅进行掺杂得到的半导体区域形成。
14.一种半导体器件，包括半导体芯片，所述半导体芯片具有单元区域和形成在所述单元区域外侧的***区域，
所述半导体芯片包括：
(a)半导体衬底；
(b)第一导电类型的外延层，形成在所述半导体衬底上方；
(c)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型；
(d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域***在相互邻近的所述第二导电类型柱区域之间；以及
(e)元件部分，形成在所述外延层的表面处，
其中具有比所述外延层的带隙更大的带隙的高带隙区域形成在所述***区域中的比每个所述第二导电类型柱区域的底表面更浅的区域中。
15.根据权利要求14所述的半导体器件，
其中所述高带隙区域形成在所述***区域中的比每个所述第二导电类型柱区域的深度的一半更浅的区域中。
16.根据权利要求14所述的半导体器件，
其中所述外延层由硅形成，
其中所述高带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及
其中所述碳的浓度为大于等于20mol％且小于等于30mol％。
17.根据权利要求14所述的半导体器件，
其中形成在所述***区域中的所述高带隙区域的雪崩击穿电压比所述单元区域的雪崩击穿电压高。
18.一种用于制造半导体器件的方法，所述半导体器件包括单元区域和形成在所述单元区域的外侧的***区域，所述方法包括：
(a)提供半导体衬底，所述半导体衬底包括形成在其主表面上方的第一导电类型的第一外延层，
(b)在所述第一外延层中进行掺杂之前，在所述单元区域中掺杂低带隙杂质，用于制成比所述第一外延层的带隙小的带隙，并由此形成低带隙区域，
(c)在所述步骤(b)之后，在所述第一外延层中、从所述单元区域延伸到所述***区域、以彼此隔开的方式形成第二导电类型的多个第一柱区域，所述第二导电类型是与所述第一导电类型相反的导电类型，
(d)在所述步骤(c)之后，在所述第一外延层上方、从所述单元区域延伸到所述***区域，形成所述第一导电类型的第二外延层，
(e)在所述步骤(d)之后，在所述第二外延层中以彼此隔开的方式形成所述第二导电类型的多个第二柱区域，所述多个第二柱区域分别与所述第一柱区域电耦合，
(f)在所述步骤(e)之后，重复地执行与所述步骤(d)相同的步骤以及与步骤(e)相同的步骤，并由此在所述第二外延层上方层叠地形成第三外延层至第N外延层，所述第三外延层包括形成在其中的多个第三柱区域，所述第N外延层包括形成在其中的多个第N柱区域，以及
(g)在所述步骤(f)之后，在所述第N外延层的表面处形成元件部分，
其中所述第一外延层由硅形成，
其中所述低带隙杂质为碳，
其中在所述步骤(b)中，在所述第一外延层中利用大于等于0.5mol％且小于等于1.0mol％的浓度掺杂所述碳，由此形成所述低带隙区域。
19.根据权利要求18所述的用于制造半导体器件的方法，
其中在所述单元区域中，所述低带隙区域形成在比每个从所述第一柱区域延伸到每个所述第N柱区域的层叠区域的厚度的一半更深的区域中。
20.根据权利要求18所述的用于制造半导体器件的方法，
其中所述步骤(b)使用离子注入方法。
21.根据权利要求18所述的用于制造半导体器件的方法，
其中所述步骤(f)包括以下步骤：在所述第三外延层至所述第N外延层中的一个外延层中进行掺杂之前，在所述***区域中掺杂高带隙杂质，用于制成比该外延层的带隙大的带隙，并由此在所述第三外延层至所述第N外延层中的一个或多个外延层中形成高带隙区域，以及
其中在所述***区域中，在比从每个所述第一柱区域延伸到每个所述第N柱区域的层叠区域的厚度的一半更浅的区域中形成所述高带隙区域。
22.根据权利要求21所述的用于制造半导体器件的方法，
其中所述高带隙杂质为碳，以及
其中在所述步骤(f)中，在所述第三外延层至所述第N外延层中的一个或多个外延层中利用大于等于20mol％且小于等于30mol％的浓度掺杂所述碳，由此形成所述高带隙区域。
23.一种用于制造半导体器件的方法，所述半导体器件包括单元区域和形成在所述单元区域的外侧的***区域，所述方法包括：
(a)提供半导体衬底，所述半导体衬底包括形成在其主表面上方的第一导电类型的第一外延层，
(b)在所述第一外延层中进行掺杂之前，在所述单元区域中掺杂低带隙杂质，用于制成比所述第一外延层的带隙小的带隙，并由此形成低带隙区域，
(c)在所述步骤(b)之后，在所述第一外延层中、从所述单元区域延伸到所述***区域、以彼此隔开的方式形成第二导电类型的多个第一柱区域，所述第二导电类型是与所述第一导电类型相反的导电类型，
(d)在所述步骤(c)之后，在所述第一外延层上方、从所述单元区域延伸到所述***区域，形成所述第一导电类型的第二外延层，
(e)在所述步骤(d)之后，在所述第二外延层中以彼此隔开的方式形成所述第二导电类型的多个第二柱区域，所述多个第二柱区域分别与所述第一柱区域电耦合，
(f)在所述步骤(e)之后，重复地执行与所述步骤(d)相同的步骤以及与步骤(e)相同的步骤，并由此在所述第二外延层上方层叠地形成第三外延层至第N外延层，所述第三外延层包括形成在其中的多个第三柱区域，所述第N外延层包括形成在其中的多个第N柱区域，以及
(g)在所述步骤(f)之后，在所述第N外延层的表面处形成元件部分，
其中所述第一外延层由硅形成，
其中所述低带隙杂质为锗，
其中在所述步骤(b)中，在所述第一外延层中利用大于等于10mol％且小于等于30mol％的浓度掺杂锗，由此形成所述低带隙区域。
24.一种用于制造半导体器件的方法，所述半导体器件包括单元区域和形成在所述单元区域的外侧的***区域，所述方法包括：
(a)提供半导体衬底，所述半导体衬底包括形成在其主表面上方的第一导电类型的外延层，
(b)在所述外延层中从所述单元区域延伸到所述***区域，形成多个沟槽，
(c)在每个所述沟槽中填充第二导电类型的半导体膜，所述第二导电类型是与所述第一导电类型相反的导电类型，并由此以彼此隔开的方式形成所述第二导电类型的多个第二导电类型柱区域，
(d)在所述外延层中进行掺杂之前，在所述***区域中掺杂高带隙杂质，用于制成比所述外延层的带隙大的带隙，并由此形成高带隙区域，以及
(e)在所述步骤(d)之后，在所述外延层的表面处形成元件部分，
其中在所述***区域中，所述高带隙区域形成在比每个所述第二导电类型柱区域的深度的一半更浅的区域中。
25.根据权利要求24所述的用于制造半导体器件的方法，
其中所述步骤(d)使用离子注入方法。
26.根据权利要求24所述的用于制造半导体器件的方法，
其中所述外延层由硅形成，
其中所述高带隙杂质为碳，以及
其中在所述步骤(d)中，在所述外延层中利用大于等于20mol％且小于等于30mol％的浓度掺杂所述高带隙杂质，由此形成所述高带隙区域。
CN201510010080.3A 2014-01-10 2015-01-08 半导体器件 Active CN104779290B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014003504A JP6228850B2 (ja) 2014-01-10 2014-01-10 半導体装置
JP2014-003504 2014-01-10

Publications (2)

Publication Number Publication Date
CN104779290A CN104779290A (zh) 2015-07-15
CN104779290B true CN104779290B (zh) 2020-05-12

Family

ID=52231971

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510010080.3A Active CN104779290B (zh) 2014-01-10 2015-01-08 半导体器件

Country Status (4)

Country Link
US (2) US9252262B2 (zh)
EP (1) EP2894673A1 (zh)
JP (1) JP6228850B2 (zh)
CN (1) CN104779290B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
CN111463281B (zh) * 2020-03-30 2021-08-17 南京华瑞微集成电路有限公司 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法
WO2022009474A1 (ja) * 2020-07-10 2022-01-13 住友電気工業株式会社 炭化珪素半導体装置
CN113889525B (zh) * 2021-12-08 2022-03-18 杭州芯迈半导体技术有限公司 提升耐压工艺窗口的超结器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758328A (ja) 1993-08-18 1995-03-03 Hitachi Ltd 自己消弧型半導体装置
US5360986A (en) 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
JP3228093B2 (ja) * 1995-06-28 2001-11-12 富士電機株式会社 高耐圧ｉｃ
US5877515A (en) * 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
JP4568929B2 (ja) 1999-09-21 2010-10-27 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4843843B2 (ja) * 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
EP1742250A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
JP2011146429A (ja) * 2010-01-12 2011-07-28 Renesas Electronics Corp パワー系半導体装置
JP2012199444A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 半導体素子
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US8816429B2 (en) * 2011-07-07 2014-08-26 Fairchild Semiconductor Corporation Charge balance semiconductor devices with increased mobility structures
US8884360B2 (en) * 2012-02-24 2014-11-11 Infineon Technologies Austria Ag Semiconductor device with improved robustness
US8866221B2 (en) * 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area

Also Published As

Publication number Publication date
US20150200293A1 (en) 2015-07-16
US20160133505A1 (en) 2016-05-12
US9252262B2 (en) 2016-02-02
JP2015133385A (ja) 2015-07-23
CN104779290A (zh) 2015-07-15
US9520318B2 (en) 2016-12-13
JP6228850B2 (ja) 2017-11-08
EP2894673A1 (en) 2015-07-15

Similar Documents

Publication Publication Date Title
CN104779290B (zh) 半导体器件
US10546950B2 (en) Semiconductor device
CN105097934B (zh) 半导体器件及其制造方法
US9136324B2 (en) Power semiconductor device and method for manufacturing the same
US20130334598A1 (en) Semiconductor device and method for manufacturing same
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20120012929A1 (en) Semiconductor device
US9299788B2 (en) Multi-gate VDMOS transistor
US20160240614A1 (en) Semiconductor device and semiconductor package
JP2009088345A (ja) 半導体装置
US9536959B2 (en) Power semiconductor device having field plate electrode
JP7290973B2 (ja) 半導体装置
US9905689B2 (en) Semiconductor device
US20220199766A1 (en) SiC Devices with Shielding Structure
CN108231868B (zh) 场效应半导体构件及其制造方法
US10243051B2 (en) Transistor device with a field electrode that includes two layers
US20120241817A1 (en) Semiconductor device
KR102088181B1 (ko) 반도체 트랜지스터 및 그 제조 방법
JP7472090B2 (ja) 半導体装置及び半導体装置の製造方法
TWI714749B (zh) 垂直碳化矽金屬氧化物半導體場效電晶體
US20220416018A1 (en) Semiconductor device
US20230246102A1 (en) Superjunction semiconductor device
US9502498B2 (en) Power semiconductor device
JP2018129532A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant