JP2009088006A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】 １つの基板を共通のドレイン領域として２つの素子領域を集積化した絶縁ゲート型半導体装置において、２つの素子領域間に流れる電流は低抵抗の半導体基板あるいはその裏面に設けた金属層まで深く迂回するため、電流経路の抵抗を低減するには限界があった。
【解決手段】 ２つの素子領域間のシールドメタル層下方のｎ−型半導体層に、ｎ＋型半導体基板に達する埋め込み金属層を設ける。埋め込み金属層により、基板の底部付近を迂回していた電流の一部が、ｎ−型半導体層底部付近の浅い位置を流れるため、一部の電流経路が短くなり、装置のトータルの電流経路の抵抗を低減することができる。２つの素子領域間の境界領域は、空乏層を終端させるアニュラー領域が配置されるのみであるので、その下方に低抵抗層を配置することができ、装置のオン抵抗低減に寄与できる。
【選択図】 図２

Description

本発明は、絶縁ゲート型半導体装置に関し、特に１チップに２つの素子領域を配置する構造において抵抗低減を実現した絶縁ゲート型半導体装置に関する。

二次電池の充放電のバッテリーマネージメントを行う保護回路装置などに用いられるスイッチング素子として、１つのチップに２つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)の素子領域を配置し、双方向の電流経路の切り替えを可能とした絶縁ゲート型半導体装置が知られている（例えば特許文献１参照。）。

図５は、従来の絶縁ゲート型半導体装置の一例として、１チップに２つの素子領域を集積化したＭＯＳＦＥＴを示す図である。図５（Ａ）が平面図であり、図５（Ｂ）が図５（Ａ）のｃ−ｃ線断面図である。

ＭＯＳＦＥＴ１５０は、第１素子領域１３１、第２素子領域１３２を１チップに集積化したものである。

第１素子領域１３１および第２素子領域１３２は、ｎ＋型半導体基板１３０ａにｎ−型半導体層１３０ｂが積層された１つの基板（半導体チップ）１３０に設けられる。すなわち、それぞれの素子領域１３１、１３２を構成するＭＯＳＦＥＴのセルが基板１３０に設けられ、２つの素子領域１３１、１３２はドレイン領域を共有している。

第１素子領域１３１、第２素子領域１３２はチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、第1ゲート配線電極１３３、第２ゲート配線電極１３４はそれぞれ第１ソース電極１３５、第２ソース電極１３６の外側を囲んで設けられる。また基板３０の周端部及び第１素子領域１３１と第２素子領域１３２の境界には基板３０内に広がる空乏層のストッパー領域となる高濃度のｎ型不純物領域１３７が設けられ、その上にシールドメタル層１３８が配置される。シールドメタル層１３８は、第１素子領域１３１および第２素子領域１３２のそれぞれの周囲に配置され、第１素子領域１３１と第２素子領域１３２の境界では２つの素子領域で共有している。

素子領域１３１、１３２は、同一の構成であり、ｐ型チャネル層１４１にトレンチ１４２を設け、トレンチ１４２は内壁をゲート絶縁膜１４３で被覆して、ゲート電極１４４を埋設する。トレンチ１４２間にはｎ型のソース領域１４５とｐ型のボディ領域１４７を設け、ゲート電極１４４上を層間絶縁膜１４６で被覆して第１ソース電極１３５（１３６）を設ける。また例えばフリップチップ構造の場合には、基板１３０の裏面には電流経路の抵抗を低減するための金属層１４０が設けられている。
特開２００２−１１８２５８号公報

図６を参照して、上記の第１素子領域１３１および第２素子領域１３２のドレイン領域は共通であり、導通時には一方の素子領域から他方の素子領域に向かうドレイン領域に電流経路が形成される。

より詳細には、高抵抗なｎ−型半導体層１３０ｂを避け、低抵抗のｎ＋型半導体基板１３０ａまたは裏面の金属層１４０を主な経路として基板１３０の主面に対して水平方向に電流が流れる。

しかし、ｎ＋型半導体基板１３０ａの垂直方向の厚みは１００μｍ〜３００μｍ程度であり、金属層１４０またはその近傍のｎ＋型半導体基板１３０ａをその経路とすると電流は深く迂回することになり、抵抗低減に限界があった。

本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板上に設けられた一導電型半導体層と、該一導電型半導体層の一主面に設けられた第１の絶縁ゲート型半導体素子領域と、前記一導電型半導体層の一主面に設けられた第２の絶縁ゲート型半導体素子領域と、前記第１および第２の絶縁ゲート型半導体素子領域間の前記一導電型半導体層に埋め込まれた金属層と、を具備することにより解決するものである。

本発明によれば、第１の絶縁ゲート型半導体素子領域と第２の絶縁ゲート型半導体素子領域間のｎ−型半導体層に埋め込まれた金属層により、ｎ−半導体層底部（ｎ＋型半導体基板の表面）に低抵抗領域を形成できる。これにより、基板の裏面付近まで深く迂回していた電流の一部が、ｎ−型半導体層下方の比較的浅い領域を流れることとなり、電流経路の一部が短くなる。従って電流経路のトータルとしての抵抗が低減でき、絶縁ゲート型半導体装置のオン抵抗が低減できる。

特に、第１の絶縁ゲート型半導体素子領域と第２の絶縁ゲート型半導体素子領域の境界近くに存在するトランジスタセルを基点とした電流経路の抵抗低減に効果的である。

また、チップの中心線に沿って金属層を配置するのみでよいので、所望の幅で、すなわち素子領域のパターンを変更することなく、装置のオン抵抗低減に寄与できる。

本発明の絶縁ゲート型半導体装置の実施の形態を、図１から図４を参照して、ｎチャネル型ＭＯＳＦＥＴの場合を例に説明する。

本発明のＭＯＳＦＥＴ１００は、一導電型半導体基板１と、一導電型半導体層２と、第１のＭＯＳＦＥＴ素子領域１００ａと、第２のＭＯＳＦＥＴ素子領域１００ｂと、金属層とから構成される。

図１は、ＭＯＳＦＥＴ１００を示す平面図である。

本実施形態のＭＯＳＦＥＴ１００は、１つの半導体チップを構成する基板１０に、第１のＭＯＳＦＥＴ素子領域（以下第１素子領域）１００ａと、第２のＭＯＳＦＥＴ素子領域（以下第２素子領域）１００ｂとを集積化したものである。

第１素子領域１００ａと、第２素子領域１００ｂとは基板（チップ）１０の中心線Ｘ−Ｘに対して例えば線対称に配置される。

第１素子領域１００ａの表面には、第１素子領域１００ａのソース領域（不図示）と接続する第１ソース電極１７ａが設けられ、第１ソース電極１７ａの外周に第１ゲート配線電極１８ａが設けられる。第１ゲート配線電極１８ａの一部にはゲートパッド部１８ａｐが設けられる。第１ゲート配線電極１８ａの下方には、第１素子領域１００ａのゲート電極（不図示）と接続するポリシリコン層などの導電層（不図示）が設けられる。

第２素子領域１００ｂの表面には、第２素子領域１００ｂのソース領域（不図示）と接続する第２ソース電極１７ｂが設けられ、第２ソース電極１７ｂの外周に第２ゲート配線電極１８ｂが設けられる。第２ゲート配線電極１８ｂの一部にはゲートパッド部１８ｂｐが設けられる。第２ゲート配線電極１８ｂの下方には、第２素子領域１００ｂのゲート電極（不図示）と接続するポリシリコン層などの導電層（不図示）が設けられる。

基板１０端部の全周に渡り、シールドメタル層５２が設けられる。シールドメタル層５２は、例えば第１ソース電極１７ａ、第１ゲート配線電極１８ａ（第２素子領域１００ｂ側も同様）と同じ金属層（例えばＡｌ層）により形成される。シールドメタル層５２は、いずれの電位も印加されないフローティング状態である。

シールドメタル層５２は、基板１０の中央となる第１素子領域１００ａおよび第２素子領域１００ｂの境界にも配置され、当該領域においては２つの素子領域１００ａ、１００ｂで共有されている。

この境界のシールドメタル層５２下方のｎ−型半導体層（後述）には、破線の如く金属層５０が埋め込まれる。

図２は、図１のａ−ａ線の断面図である。

第１素子領域１００ａ、第２素子領域１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する同一の半導体基板１０に設けられる。これにより、第１素子領域１００ａおよび第２素子領域１００ｂは、ドレイン領域が共通となっている。

第１素子領域１００ａの構成は以下の通りである。尚、第２素子領域１００ｂについても同一構成であるので、説明は省略する。

半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層したものである。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。

トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。

トレンチ７の内壁にはゲート絶縁膜（例えば酸化膜）１１を設ける。ゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。

ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳＦＥＴのトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの第１素子領域１００ａを構成している。第１素子領域１００ａの外周には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。

尚本実施形態では便宜上、ガードリング２１の内側までの領域を第１素子領域１００ａ（第２素子領域１００ｂ）として説明する。

ゲート電極１３は層間絶縁膜１６で被覆される。第１ソース電極１７ａは第１素子領域１００ａ上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。第１ソース電極１７ａはアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。

ゲート電極１３は、導電層１３ｃにより半導体基板１０上に引き出され、半導体基板１０の周囲を取り巻く第１ゲート配線電極１８ａまで延在され、ゲートパッド部に接続する（図１参照）。第１ソース電極１７ａ上は窒化膜２３が設けられる。

半導体基板１０の第２主面Ｓｆ２側には、裏面金属層３０が設けられる。裏面金属層３０は半導体基板１０を流れる電流の抵抗低減に寄与する。

更に、第１素子領域１００ａおよび第２素子領域１００ｂ間のｎ−型半導体層２に、金属層５０が埋め込まれる。金属層（以下埋め込み金属層）５０は、チップの中心線（Ｘ−Ｘ線）に配置されたシールドメタル層５２と重畳し、これの下方に配置される。埋め込み金属層５０の底部は、ｎ＋型半導体基板１まで達する。埋め込み金属層５２は、ｎ−型半導体層２に形成したトレンチに、アルミニウム等の金属層を埋設して形成される。

更に、埋め込み金属層５２周囲のｎ−型半導体層２表面には、高濃度のｎ型不純物を拡散したｎ型不純物領域（アニュラー領域）５１を設ける。アニュラー領域５１は、第１素子領域１００ａおよび第２素子領域１００ｂから広がる空乏層を終端させる。

図３は、上記のＭＯＳＦＥＴ１００を、双方向の電流経路を切り替えるスイッチング素子に採用する場合の一例を示す等価回路図である。

ＭＯＳＦＥＴ１００は、第１素子領域１００ａに形成される第１ＭＯＳＦＥＴ１００ａ’と、第２素子領域１００ｂに形成される第２ＭＯＳＦＥＴ１００ｂ’を、ドレインを共通として直列接続した構成であり、ドレイン端子は外部に導出しない。

つまり第１および第２ゲート配線電極にそれぞれ接続する第１ゲート端子Ｇ１、第２ゲート端子Ｇ２と、第１および第２ソース電極にそれぞれ接続する第１ソース端子Ｓ１、第２ソース端子Ｓ２を外部に導出した４端子素子である。

ＭＯＳＦＥＴ１００は、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２にそれぞれゲート信号を印可して両ＭＯＳＦＥＴ１００ａ’、１００ｂ’を制御する。そして、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。

第１ＭＯＳＦＥＴ１００ａ’および第２ＭＯＳＦＥＴ１００ｂ’はそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａ’をオフし、第２ＭＯＳＦＥＴ１００ｂ’をオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａ’の寄生ダイオードと第２ＭＯＳＦＥＴによりｄ１方向の電流経路を形成する。

一方、制御信号により第２ＭＯＳＦＥＴ１００ｂ’をオフし、第１ＭＯＳＦＥＴ１００ａ’をオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第２ＭＯＳＦＥＴ１００ｂ’の寄生ダイオードと第１ＭＯＳＦＥＴによりｄ２方向の電流経路を形成する。

図４は、本実施形態のＭＯＳＦＥＴ１００の導通時の電流経路の概略を示す断面図である。図４は図１のｂ−ｂ線断面図である。尚、第１素子領域１００ａおよび第２素子領域１００ｂの詳細は省略する。

図４を参照して、シールドメタル層５２とアニュラー領域５１は、第１素子領域１００ａと第２素子領域１００ｂを囲む半導体基板１０の端部にも設けられる。しかし、埋め込み金属層５０は、第１素子領域１００ａと第２素子領域１００ｂ間のシールドメタル層５２下方にのみ設けられる。

本実施形態では、ＭＯＳＦＥＴ１００の導通時には第１ソース電極１７ａおよび第１素子領域１００ａから、ｎ−型半導体層２、ｎ＋型半導体基板１、裏面金属層３０を経由して第２素子領域１００ｂおよび第２ソース電極１７ｂに至る電流経路が形成される（電流の流れる方向はいずれでもよい）。

このとき、埋め込み金属層５０によって電流経路の抵抗値を低減することができる。すなわち、電流は主に、抵抗値の低い半導体基板１０の第２主面Ｓｆ２側（裏面金属層３０およびその近傍のｎ＋型半導体基板１）に沿って深く迂回するように流れる。本実施形態ではこれに加えて、埋め込み金属層５０によりｎ−型半導体層２の底部に沿った領域にも電流が流れる。従って、深く迂回していた電流のうち一部の経路が浅く、短くなるため、電流経路の全体として抵抗を低減できる。

特に、第１素子領域１００ａと第２素子領域１００ｂの境界近くに存在するセルを基点とした電流経路の抵抗低減に効果的である。

第１素子領域１００ａおよび第２素子領域１００ｂの境界領域は、空乏層を終端させるアニュラー領域５１が配置されていればよく、その内側であれば低抵抗の埋め込み層５０を配置することができる。

また、ＭＯＳＦＥＴ１００のチップの中心線に沿って埋め込み金属層５０を配置するのみでよいので、素子領域のパターンを変更することなく、ＭＯＳＦＥＴ１００のオン抵抗低減に寄与できる。

更に、電流経路を短縮する低抵抗層を不純物の拡散領域で形成した場合よりもさらに抵抗を低減することができる。

尚、本実施形態ではｎチャネル型ＭＯＳＦＥＴの場合を例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。

本発明の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の実施形態の絶縁ゲート型半導体装置を説明する等価回路図である。 本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の絶縁ゲート型半導体装置を説明する断面図である。

符号の説明

１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ 導電層
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ａ 第１ソース電極
１７ｂ 第２ソース電極
１８ａ 第１ゲート配線電極
１８ｂ 第２ゲート配線電極
１８ａｐ、１８ｂｐ ゲートパッド部
２３ 窒化膜
３０ （裏面）金属層
５０ （埋め込み）金属層
５１ アニュラー領域
５２ シールドメタル層
１００ ＭＯＳＦＥＴ
１００ａ 第１（絶縁ゲート型半導体）素子領域
１００ｂ 第２（絶縁ゲート型半導体）素子領域
１００ａ’ 第１ＭＯＳＦＥＴ
１００ｂ’ 第２ＭＯＳＦＥＴ
１３０ 基板
１３０ａ ｎ＋型シリコン半導体基板
１３０ｂ ｎ−型半導体層
１３１ 第１素子領域
１３２ 第２素子領域
１３３ 第１ゲート配線電極
１３４ 第２ゲート配線電極
１３５ 第１ソース電極
１３６ 第２ソース電極
１３７ ｎ型不純物領域
１３８ シールドメタル層
１４０ 金属層
１４１ チャネル層
１４２ トレンチ
１４３ ゲート絶縁膜
１４４ ゲート電極
１４５ ソース領域
１４６ 層間絶縁膜
Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
Ｓ１、Ｓ２ ソース端子
Ｇ１、Ｇ２ ゲート端子

Claims (5)

1. 一導電型半導体基板と、
   該一導電型半導体基板上に設けられた一導電型半導体層と、
   該一導電型半導体層の一主面に設けられた第１の絶縁ゲート型半導体素子領域と、
   前記一導電型半導体層の一主面に設けられた第２の絶縁ゲート型半導体素子領域と、
   前記第１および第２の絶縁ゲート型半導体素子領域間の前記一導電型半導体層に埋め込まれた金属層と、
   を具備することを特徴とする絶縁ゲート型半導体装置。
2. 前記金属層は、前記一導電型半導体基板に達することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記金属層の表面に、いずれの電位も印加されない他の金属層を設けることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
4. 前記他の金属層は、前記一導電型半導体層の周辺に延在することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
5. 前記金属層の周囲の前記一導電型半導体層表面に高濃度の一導電型不純物領域を設けることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。

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