JPS62126674A - 縦形ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電力用の縦形ＭＯＳＦＥＴに関し、特に高
電圧のサージに対する耐量を向上させたものである。

［発明の技術的背景とその問題点］ 近年、各種車載電力負荷等のスイッチング素子として電
力用の縦形ＭＯＳＦＥＴが用いられている。車載電力負
荷は、モータやソレノイド等の誘導性の負荷である場合
が多く、これらの電力負荷は負荷電流を遮断した際に高
電圧のサージが発生ずる。この高電圧のサージは、縦形
ＭＯＳＦＥＴのトレインソース間に加わるので、縦形Ｍ
ＯＳＦＥＴは、通常これに対する保護手段が採られてい
る。

このような保護手段の採られた従来の縦形ＭＯＳＦＥＴ
としては、例えば第４図に示すようなものが提案されて
いる（特開昭５９−９８５５７号公報）。

半導体基板は、ドレイン耐圧を高めるため、ｎ＋基板１
上に、ｎ−エピタキシャル層２が形成されて＜１００＞
面を主面としたものが用いられている。高抵抗のｎ−エ
ピタキシャル層２の部分が実質的にドレインとなる。以
下このｎ＋オンｎ−のエピタキシャル基板を指してｐ形
（ｐ形を第１導電形とすれば、後述のｐ形が第２導電形
となる）の半導体基板３という。

半導体基板３の一方の主面（ｎ−エピタキシャル層２側
の而）には、高不純物濃度領域ｐ”を含むｐ形のチャン
ネル領域４が形成され、このチャンネル領域４内に、ｎ
＋ソース領域５が形成されている。またチャンネル領域
４のほぼ中央部には、ｐ＋コンタクト領域６がｎ＋ソー
ス領域５よりも深く拡散形成されている。

なおチャンネル領域４内の高不純物濃度領域ｐ１と、ｎ
−エピタキシャル層２との間に形成されるｐｎ接合によ
りドレイン耐圧が規定される。

ソース領域５および半導体基板３０ｎ−領域内における
チャンネル領域４上には、ゲート酸化膜（絶縁膜）７を
介して多結晶シリコンを用いたゲート電極８が形成され
ている。前記のｐ形のチャンネル領域４およびｎ＋ソー
ス領域５は、上記の多結晶シリコンのゲート電極８をマ
スクとして２重拡散により形成され、またｐ＋コンタク
ト領域６は、このチャンネル領域４とｎ＋ソース領域５
の両拡散工程の間の工程で拡散形成される。

９はＰＳＧを用いた中間絶縁膜、１１はソース電極でｐ
＋コンタクト領域６を介してチャンネル領域４にも接続
されている。このソース電極１１によりチャンネル領域
４およびｎ＋ソース領域５が所要の外部に接続される。

１２はドレイン電極で半導体基板３の他方の主面に形成
されている。

ところでこのような縦形ＭＯＳＦＥＴは、その内部にエ
ピタキシャル層２のｎ−領域をコレクタ、チャンネル領
域４のｐ領域をベース、ソース領域５のｎ＋領領域エミ
ッタとしたバイポーラ形の寄生トランジスタが形成され
ている。

そして負荷電流を遮断した際高電圧のサージが発生する
と、この高電圧のサージは、縦形ＭＯ３ＦＥＴのドレイ
ン・ソース間に逆電圧として加わり、特にトレイン２と
チャンネル領域４間のｐｎ接合のコーナ一部ａに集中し
て加わり易い。このため高電圧のサージがドレイン耐圧
を越えると、コーナ一部ａでアバランシェ降伏（１次降
伏）を起し、そのブレークダウン電流が、チャンネル領
域４を経てソース電極１１に流れる。

チャンネル領域４は、前記のように寄生トランジスタの
ベース領域に相当するので、その抵抗、即ちベース抵抗
が大きいと、ブレークダウン電流による電圧効果で寄生
トランジスタのエミッタ・ベース間が順バイアスされる
。この結果寄生トランジスタはオン状態に転じて発熱し
、さらに電流増大が生じて２次降伏状態に至り、このよ
うな内部現象により縦形ＭＯＳＦＥＴは破壊傾向が生じ
る。

これに対して前記第４図に示した従来の縦形ＭＯＳＦＥ
Ｔは、ｐ＋コンタクト領域６を、ｎ＋ソース領域５より
も深く拡散形成して、ブレークダウン電流の電流経路、
即ち寄生トランジスタのベース抵抗を下げる構造として
奇生トランジスタの２次降伏耐量を大にし、縦形ＭＯＳ
ＦＥＴのサージ耐量を向上させるようにしていた。

しかしながら、このような従来の縦形ＭＯＳＦＥＴにあ
っては、ポリシリコンのゲート電極８をマスクとしたｐ
形のチャンネル領域４およびｎ＋ソース領域５の２重拡
散工程の間に、比較的深いｐ４コンタクト領域６の拡散
工程を必要とするため、製造工程が複雑になるとともに
、チャンネル領域４の拡散プロファイルが変ってチャン
ネル長の精密な制御が難しいという問題点があった。

［発明の目的］ この発明は、上記事情に基づいてなされたもので、寄生
トランジスタの２次降伏耐量を大にしてサージ耐量を向
上させるとともに、チャンネル長の精密な制御を行なう
ことのできる縦形ＭＯＳＦＥＴを提供することを目的と
する。

［発明の概要コ この発明は、上記目的を達成するために、ソース領域を
貫通してチャンネル領域内に達する溝を穿設し、この溝
の内面にソース領域およびチャンネル領域に共通に接続
された外部取出し用の電極を設けることにより、寄生ト
ランジスタのベース抵抗を下げ、また熱拡散工程に代え
て溝の穿設という低温プロセスを採用して拡散プロノア
イルの変動を防止するようにしたものである。

［発明の実施例］ 以下この発明の実施例を、第１図および第２図の（ａ）
〜（？）に基づいて説明する。

なお第１図および第２図の（ａ）〜（すにおいて、前記
第４図における部材または部位と同一ないし均等のもの
は、前記と同一符号を以って示し重複した説明を省略す
る。

まず構成を説明すると、この実施例においてはチャンネ
ル領域４のほぼ中央部に、反応性イオンエツチング（Ｒ
ＩＥ）法等の低温プロセスにより、ｎ＋ソース領域５を
貫通して当該チャンネル領域４内に達する溝１３が穿設
されている。そしてソース電極１１がこの溝１３の内面
部に及んでｎ＋ソース領域５およびチャンネル領域４の
高不純物濃度領域ｐ１に共通に接続されている。

而してソース電極１１がチャンネル領域４の内部深くま
で及ぶ構造とすることにより、ブレークダウンが生じた
場合のその電流経路の抵抗、即ち寄生トランジスタのベ
ース抵抗の減少が図られている。

次いで縦形ＭＯＳＦＥＴの製造工程の一例を第２図の（
ａ）〜（↓うを用いて説明することによりその構成をさ
らに詳述する。なお以下の説明において（ａ）〜（４）
の各項目記号は、第２図の（ａ）〜（すのそれぞれに対
応する。

（ａ）　　低抵抗のｎ＋基板１上に、実質的にドレイン
領域となる高抵抗のｎ−エピタキシャル層２を約１０μ
ｍの厚さに成長させて、半導体基板３を準備する。

（ｂ）　　ドレイン耐圧が規定される高不純物濃度領域
ｐ″を、ボロンのイオン注入および熱拡散によりｎ−エ
ピタキシャル層２内に約６μｍの深さに形成する。

（Ｃ）　　ゲート酸化膜７として、熱酸化膜を約１０Ｑ
ｎｍ成長させる。次いでゲート酸化膜７上にＣＶＤ法に
より多結晶シリコンを約３００ｎｍ堆積し、フォトエツ
チング法により不要部分を除去してゲート電極８を形成
する。

＜ｄ）　　ゲート電極８の多結晶シリコンをマスクとし
てボロンのイオン注入および熱拡散によりｐ形のチャン
ネル領域４を約４μｍの深さに形成する。

（ｅ）　　上記と同様にゲート電極８の多結晶シリコン
をマスクとしてリンのイオン注入、熱拡散により、チャ
ンネル領域４内にｎ＋ソース領域５を約２μｍの深さに
形成し、ゲート電極８直下のチャンネル部４ａを整える
。

（ｆ）　　ＣＦ４、ＳＦａ等のガスを用いた反応性イオ
ンエツチング（ＲＩＥ）法により、ｎ＋ソース領域５を
貫通してチャンネル領域４内に達する深さ３〜３．５μ
ｍ程度の溝１３を穿設する。なおエツチング法は、ＫＯ
Ｈ等を用いたく１００〉面に対する異方性液体エツチン
グ法を採用することもできる。

（ｉ３）　ＣＶＤ法により全面にＰＳＧ膜９を約５００
〜７００ｎｍの厚さに堆積し、次いでフォトエツチング
法により溝１３穿設領域のソース・チャンネル領域共通
コンタクト部１４の酸化膜７およびＰＳＧ膜９を除去す
る。

（−Ｌ）溝１３の内面を含む全面に通常の方法でＡ愛膜
を蒸着したのち、フォトエツチング法によりパターニン
グしてソース電極１１等の所要の電極および配線層を形
成する。

次に作用を説明する。

高電圧のサージに対する縦形ＭＯＳＦＥＴのサージ耐慟
は、前記したように、寄生トランジスタの２次降伏耐量
で決められる。一般にバイポーラトランジスタの２次降
伏耐量は、第３図のブレークダウン特性で示すように、
ベース電流Ｉ　ｂ＝０のとき門人になる。このため寄生
トランジスタの２次降伏耐量を増大させるためには、そ
のエミッタ・ベース間が順バイアスされることをできる
だけ避けることが必要である。

この実施例では、チャンネル領域４内に所要深さの溝１
３が形成され、高電圧のサージが加わったときのアバラ
ンシェ降伏（１次降伏〉の生じ易いドレイン・チャンネ
ル領域間のｐｎ接合のコーナ一部ａから、ソース電極１
１までの物理的経路長が短かくされている。

このためアバランシェ降伏が生じたときのブレークダウ
ン電流の電流経路の抵抗、云い換えれば奇生トランジス
タのベース抵抗の低下が図られて、アバランシェ電流に
よる電圧発生が極力小値に抑えられ、奇生トランジスタ
のエミッタ・ベース間の順バイアス電圧は低値に抑えら
れる。

したがって寄生トランジスタのベース電流Ｉｂは少値に
なって、その２次降伏耐量が増大し、縦形ＭＯ３ＦＥＴ
のサージ耐量の向上が図られる。

またこの実施例では、寄生トランジスタのベース抵抗の
減少を、前記第４図に示すｐ＋コンタクト６の拡散形成
に変えて、低温プロセスで形成できる溝１３の穿設構造
により行なったので、チャンネル領域４の拡散プロファ
イルの変動が避けられ、チャンネル４ａ長を精密に制御
することができて縦形ＭＯＳＦＥＴの特性管理が容易に
される。

［発明の効果］ 以上説明したように、この発明によればソース領域を貫
通してチャンネル領域内に達する溝を穿設し、この溝の
内面にソース領域およびチャンネル領域に共通に接続さ
れた外部取出し用の電極を設けたので、寄生トランジス
タのベース抵抗が下り、その２次降伏Ｍ石が増大してサ
ージ耐量が向上するという効果が得られる。また溝の穿
設という低温プロセスを採用したので、拡散プロファイ
ルの変動を最小限に抑えることかできて、チャンネル長
の精密な制御を行なうことができ、特性管理が容易にな
るという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る縦形ＭＯＳＦＥＴの実施例を示
す縦断面図、第２図は同上実施例の製造工程の一例を示
す工程図、第３図は寄生トランジスタのブレークダウン
特性を示す特性図、第４図は従来の縦形ＭＯＳＦＥＴを
示す縦断面図である。 １：ｎ＋基板、　　２：ｎ−■ビタキシャル層、３：半
導体基板、　　４：チャンネル領域、４ａ：チャンネル
部、　　５：・・・ソース領域、７：ゲート酸化膜（ゲ
ート絶縁膜）、 ８：ゲート電極、　　　１１：ソース電極、第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 ドレイン領域となる第１導電形の半導体基板と、該半導
   体基板の一方の主面に形成された第２導電形のチャンネ
   ル領域と、該チャンネル領域内に形成された第１導電形
   のソース領域と、該ソース領域および前記半導体基板の
   第１導電形領域間における前記チャンネル領域上にゲー
   ト絶縁膜を介して配設されたゲート電極とを有する縦形
   ＭＯＳＦＥＴにおいて、 前記ソース領域を貫通して前記チャンネル領域に達する
   溝を穿設し、該溝の内面に前記ソース領域およびチャン
   ネル領域に共通に接続された外部取出し用の電極を設け
   たことを特徴とする縦形ＭＯＳＦＥＴ。