JP2009088198A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート幅を増大することができながら、ゲート電極への局所的な応力の集中を回避することができる、半導体装置を提供する。
【解決手段】Ｐ型のボディ領域４には、トレンチ５が形成されている。ボディ領域４の表層部には、トレンチ５の側方に、Ｎ型のソース領域８が形成されている。また、ソース領域８を厚さ方向に貫通して、Ｐ型のボディコンタクト領域９が形成されている。ボディコンタクト領域９は、平面視において、千鳥配列状に配置されている。そして、トレンチ５は、平面視において、列方向Ｙに整列するボディコンタクト領域９がなす列に対して、列方向と直交する行方向Ｘにおける両側に設けられている。各トレンチ５は、列方向Ｙに延び、隣り合うトレンチ５間およびボディコンタクト領域９との間にそれぞれ一定間隔Ｄが生じるように、複数の弧状部１１を連結した蛇行状をなしている。
【選択図】図１

Description

本発明は、トレンチゲート構造の縦型ＭＯＳＦＥＴを備える半導体装置に関する。
たとえば、トレンチゲート構造のＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
たとえば、トレンチゲート構造のＮチャネルＶＤＭＯＳＦＥＴを備える半導体装置では、Ｎ＋型（高濃度Ｎ型）基板上に、Ｎ型のエピタキシャル層が積層されている。エピタキシャル層の表層部には、Ｐ型のボディ領域が形成されている。ボディ領域には、その表面から掘り下がったトレンチが形成されている。トレンチには、ゲート絶縁膜を介して、ゲート電極が埋設されている。また、ボディ領域の表層部には、Ｎ＋型のソース領域と、このソース領域を厚さ方向に貫通するＰ＋型（高濃度Ｐ型）のボディコンタクト領域とが形成されている。ソース領域およびボディコンタクト領域を接地し、Ｎ＋型基板の裏面に形成されたドレイン電極に適当な大きさの正電圧を印加しつつ、ゲート電極の電位を制御することにより、ボディ領域におけるゲート絶縁膜（トレンチ）との界面近傍にチャネルを形成して、ソース領域とドレイン電極との間に電流を流すことができる。
この種のＶＤＭＯＳＦＥＴにおいて、トレンチ（ゲート電極）のレイアウトを工夫することにより、ユニットセル面積あたりのチャネル面積を拡大し、オン抵抗の低減を図ることが検討されている。
図４は、従来の半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。
従来の半導体装置では、複数のボディコンタクト領域４１が平面視で千鳥配列状に形成されている。ゲート電極４２は、所定方向Ｙ（以下、この項において「列方向Ｙ」という。）に整列する複数のボディコンタクト領域４１がなす列に対して、列方向Ｙと直交する行方向Ｘにおける両側に設けられている。各ゲート電極４２は、列方向Ｙに延びており、行方向Ｘに隣り合うゲート電極４２との間およびボディコンタクト領域４１との間に、行方向Ｘにボディコンタクト領域４１の行方向Ｘの幅と等しい間隔Ｄが生じるように、行方向Ｘの両側に交互に繰り返し直角に屈曲している。
この構成によれば、ボディコンタクト領域を平面視で行列状に形成し、列方向に整列するボディコンタクト領域がなす各列間に直線状に延びるゲート電極を形成した構成と比較して、ゲート電極が屈曲している分、１つのユニットセルにおけるゲート幅（平面視におけるゲートの全長）が大きく、ユニットセル面積あたりのチャネル面積が大きい。よって、オン抵抗の低減を図ることができる。
特開２００７−４２８９２号公報
ところが、図４に示す構造では、ゲート電極４２が直角に屈曲することによる角部を有しているので、半導体装置にストレスが加わると、その角部に応力が集中し、ゲート電極４２の断線を生じるおそれがあった。
そこで、本発明の目的は、ゲート幅を増大することができながら、ゲート電極への局所的な応力の集中を回避することができる、半導体装置を提供することにある。
前記の目的を達成するための請求項１記載の発明は、第１導電型のボディ領域と、前記ボディ領域の表面から掘り下がったトレンチと、前記トレンチに埋設されたゲート電極と、前記ボディ領域の表層部における前記トレンチの側方に形成された第２導電型のソース領域と、前記ソース領域を厚さ方向に貫通し、前記ボディ領域に接する第１導電型のボディコンタクト領域とを含み、前記ボディコンタクト領域は、平面視において、千鳥配列状に形成されており、前記トレンチは、平面視において、所定の列方向に整列する前記ボディコンタクト領域がなす列に対して、前記列方向と直交する行方向における両側に設けられ、前記列方向に延び、隣り合う前記トレンチ間および前記ボディコンタクト領域との間にそれぞれ前記行方向に所定間隔が生じるように、複数の弧状部を連結した蛇行状をなしている、半導体装置である。
この構成によれば、ゲート電極が埋設されるトレンチは、第１導電型のボディ領域の表面から掘り下がって形成されている。ボディ領域の表層部には、トレンチの側方に、第２導電型のソース領域が形成されている。また、ソース領域を厚さ方向に貫通して、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、平面視において、千鳥配列状に配置されている。そして、トレンチは、平面視において、所定の列方向に整列するボディコンタクト領域がなす列に対して、列方向と直交する行方向における両側に設けられている。各トレンチは、列方向に延び、隣り合うトレンチ間およびボディコンタクト領域との間にそれぞれ行方向に所定間隔が生じるように、複数の弧状部を連結した蛇行状をなしている。
これにより、ボディコンタクト領域を平面視で行列状に形成し、列方向に整列するボディコンタクト領域がなす各列間に直線状に延びるゲート電極を形成した構成と比較して、ゲート電極が蛇行している分、１つのユニットセルにおけるゲート幅（平面視におけるゲートの全長）を大きくすることができ、ユニットセル面積あたりのチャネル面積を増大させることができる。その結果、オン抵抗の低減を図ることができる。また、トレンチが角部を有していないので、半導体装置にストレスが加わったときに、トレンチに埋設されたゲート電極に局所的な応力集中が生じるのを回避することができる。
請求項２記載の発明は、第１導電型のボディ領域と、前記ボディ領域の表面から掘り下がったトレンチと、前記トレンチに埋設されたゲート電極と、前記ボディ領域の表層部における前記トレンチの側方に形成された第２導電型のソース領域と、前記ソース領域を厚さ方向に貫通し、前記ボディ領域に接する第１導電型のボディコンタクト領域とを含み、前記ボディコンタクト領域は、平面視において、千鳥配列状に形成されており、前記トレンチは、平面視において、所定の列方向に整列する前記ボディコンタクト領域がなす列に対して、前記列方向と直交する行方向における両側に設けられ、前記列方向に延び、隣り合う前記トレンチ間および前記ボディコンタクト領域との間にそれぞれ前記行方向に所定間隔が生じるように、複数の屈曲部を連結した蛇行状をなし、前記屈曲部は、９０度よりも大きな内角で屈曲している、半導体装置である。
この構成によれば、ゲート電極が埋設されるトレンチは、第１導電型のボディ領域の表面から掘り下がって形成されている。ボディ領域の表層部には、トレンチの側方に、第２導電型のソース領域が形成されている。また、ソース領域を厚さ方向に貫通して、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、平面視において、千鳥配列状に配置されている。そして、トレンチは、平面視において、所定の列方向に整列するボディコンタクト領域がなす列に対して、列方向と直交する行方向における両側に設けられている。各トレンチは、列方向に延び、隣り合うトレンチ間およびボディコンタクト領域との間にそれぞれ行方向に所定間隔が生じるように、複数の屈曲部を連結した蛇行状をなしている。
これにより、ボディコンタクト領域を平面視で行列状に形成し、列方向に整列するボディコンタクト領域がなす各列間に直線状に延びるゲート電極を形成した構成と比較して、ゲート電極が蛇行している分、１つのユニットセルにおけるゲート幅（平面視におけるゲートの全長）を大きくすることができ、ユニットセル面積あたりのチャネル面積を増大させることができる。その結果、オン抵抗の低減を図ることができる。また、トレンチの屈曲部が９０度よりも大きな内角で屈曲しているので、半導体装置にストレスが加わったときに、トレンチに埋設されたゲート電極に局所的な応力集中が生じるのを回避することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。図２は、図１に示す切断線II−IIにおける半導体装置の図解的な断面図である。
図２に示すように、半導体装置１は、シリコンからなるＮ＋型の半導体基板２を備えている。半導体基板２上には、シリコンからなるＮ型のエピタキシャル層３が形成されている。
エピタキシャル層３の表層部には、Ｐ型のボディ領域４が形成されている。また、エピタキシャル層３には、トレンチ５がその表面から掘り下がって形成されている。トレンチ５は、ボディ領域４を貫通し、その最深部がボディ領域４の下方のエピタキシャル層３に達している。トレンチ５内には、その内面全域を覆うように、ゲート絶縁膜６が形成されている。そして、ゲート絶縁膜６の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ５内にゲート電極７が埋設されている。
また、ボディ領域４の表層部には、トレンチ５の側方に、Ｎ＋型のソース領域８が形成されている。また、ソース領域８を貫通して、Ｐ＋型のボディコンタクト領域９がソース領域８を貫通して形成されている。
半導体基板２の裏面には、ドレイン電極１０が形成されている。
ソース領域８およびボディコンタクト領域９を接地し、ドレイン電極１０に適当な大きさの正電圧を印加しつつ、ゲート電極７の電位を制御することにより、ボディ領域４におけるゲート絶縁膜６（トレンチ５）との界面近傍にチャネルを形成して、ソース領域８とドレイン電極１０との間に電流を流すことができる。
図１に示すように、ボディコンタクト領域９は、平面視において、正方形状をなし、千鳥配列状に配置されている。より具体的には、ボディコンタクト領域９は、複数列をなし、各列において列方向Ｙに一定のピッチで配置されている。そして、列方向Ｙと直交する行方向Ｘに互いに隣り合う２列において、一方の列をなすボディコンタクト領域９と他方の列をなすボディコンタクト領域９とは、半ピッチ（列方向にボディコンタクト領域９が配置されるピッチの半分）ずれる位置関係を有している。
そして、トレンチ５（ゲート電極７）は、平面視において、列方向Ｙに整列するボディコンタクト領域がなす列に対して、行方向Ｘにおける両側に設けられている。各トレンチ５は、列方向Ｙに延び、隣り合うトレンチ５間およびボディコンタクト領域９との間において、それぞれ行方向Ｘに一定間隔Ｄが生じるように、複数の弧状部１１を連結した蛇行状をなしている。
これにより、ボディコンタクト領域を平面視で行列状に形成し、列方向に整列するボディコンタクト領域がなす各列間に直線状に延びるゲート電極を形成した構成と比較して、ゲート電極７が蛇行している分、１つのユニットセルにおけるゲート幅（平面視におけるゲートの全長）を大きくすることができ、ユニットセル面積あたりのチャネル面積を増大させることができる。その結果、オン抵抗の低減を図ることができる。また、トレンチ５が角部を有していないので、半導体装置１にストレスが加わったときに、トレンチ５に埋設されたゲート電極７に局所的な応力集中が生じるのを回避することができる。
図３は、本発明の他の実施形態に係る半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。図３において、図１に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。
この半導体装置３１では、トレンチ３２は、平面視で列方向Ｙに延び、隣り合うトレンチ３２間およびボディコンタクト領域９との間において、それぞれ行方向に一定間隔Ｄが生じるように、複数の屈曲部３３を連結した蛇行状をなしている。各屈曲部３３は、トレンチ３２の列方向Ｙに延びる部分に対して内角１２０度で行方向Ｘの一方側に屈曲し、列方向Ｙに延び、その列方向Ｙに延びる部分に対して内角１２０度で行方向Ｘの他方側に屈曲した形状を有している。
これにより、ボディコンタクト領域を平面視で行列状に形成し、列方向に整列するボディコンタクト領域がなす各列間に直線状に延びるゲート電極を形成した構成と比較して、ゲート電極７が蛇行している分、１つのユニットセルにおけるゲート幅（平面視におけるゲートの全長）を大きくすることができ、ユニットセル面積あたりのチャネル面積を増大させることができる。その結果、図１に示す構成と同様に、オン抵抗の低減を図ることができる。また、トレンチ３２の屈曲部３３が９０度よりも大きな内角で屈曲しているので、半導体装置３１にストレスが加わったときに、トレンチ３２に埋設されたゲート電極３４に局所的な応力集中が生じるのを回避することができる。
以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
図１は、本発明の一実施形態に係る半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。 図２は、図１に示す切断線II−IIにおける半導体装置の図解的な断面図である。 図３は、本発明の他の実施形態に係る半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。 図４は、従来の半導体装置におけるゲート電極およびボディコンタクト領域のレイアウトを示す図解的な平面図である。
符号の説明
１ 半導体装置
４ ボディ領域
５ トレンチ
７ ゲート電極
８ ソース領域
９ ボディコンタクト領域
１１ 弧状部
３１ 半導体装置
３２ トレンチ
３３ 屈曲部
３４ ゲート電極
Ｄ 一定間隔
Ｘ 行方向
Ｙ 列方向

Claims (2)

  1. 第１導電型のボディ領域と、
    前記ボディ領域の表面から掘り下がったトレンチと、
    前記トレンチに埋設されたゲート電極と、
    前記ボディ領域の表層部における前記トレンチの側方に形成された第２導電型のソース領域と、
    前記ソース領域を厚さ方向に貫通し、前記ボディ領域に接する第１導電型のボディコンタクト領域とを含み、
    前記ボディコンタクト領域は、平面視において、千鳥配列状に形成されており、
    前記トレンチは、平面視において、所定の列方向に整列する前記ボディコンタクト領域がなす列に対して、前記列方向と直交する行方向における両側に設けられ、前記列方向に延び、隣り合う前記トレンチ間および前記ボディコンタクト領域との間にそれぞれ前記行方向に所定間隔が生じるように、複数の弧状部を連結した蛇行状をなしている、半導体装置。
  2. 第１導電型のボディ領域と、
    前記ボディ領域の表面から掘り下がったトレンチと、
    前記トレンチに埋設されたゲート電極と、
    前記ボディ領域の表層部における前記トレンチの側方に形成された第２導電型のソース領域と、
    前記ソース領域を厚さ方向に貫通し、前記ボディ領域に接する第１導電型のボディコンタクト領域とを含み、
    前記ボディコンタクト領域は、平面視において、千鳥配列状に形成されており、
    前記トレンチは、平面視において、所定の列方向に整列する前記ボディコンタクト領域がなす列に対して、前記列方向と直交する行方向における両側に設けられ、前記列方向に延び、隣り合う前記トレンチ間および前記ボディコンタクト領域との間にそれぞれ前記行方向に所定間隔が生じるように、複数の屈曲部を連結した蛇行状をなし、
    前記屈曲部は、９０度よりも大きな内角で屈曲している、半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013161568A1 (ja) * 2012-04-23 2013-10-31 三菱電機株式会社 半導体装置及びその製造方法
WO2014174911A1 (ja) * 2013-04-23 2014-10-30 三菱電機株式会社 半導体装置
JP2016111207A (ja) * 2014-12-08 2016-06-20 三菱電機株式会社 電力用半導体装置
JP2020043307A (ja) * 2018-09-13 2020-03-19 トヨタ自動車株式会社 半導体装置
JP2021048251A (ja) * 2019-09-18 2021-03-25 株式会社東芝 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP2011014610A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 半導体記憶装置
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
CN103872126B (zh) * 2012-12-18 2016-12-28 上海华虹宏力半导体制造有限公司 沟槽型功率mosfet器件
DE102015121563B4 (de) * 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
US10269955B2 (en) * 2017-01-17 2019-04-23 Cree, Inc. Vertical FET structure
KR102394547B1 (ko) * 2017-10-25 2022-05-04 현대자동차 주식회사 반도체 소자
CN111727491B (zh) 2018-03-01 2022-06-07 艾鲍尔半导体 自对准沟槽mosfet的结构和方法
US10777661B2 (en) 2018-03-01 2020-09-15 Ipower Semiconductor Method of manufacturing shielded gate trench MOSFET devices
US11251297B2 (en) 2018-03-01 2022-02-15 Ipower Semiconductor Shielded gate trench MOSFET devices
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
CN111370462A (zh) * 2018-12-25 2020-07-03 无锡华润上华科技有限公司 一种沟槽型vdmos的元胞版图结构
CN113519054B (zh) * 2019-03-01 2024-03-26 艾鲍尔半导体 制造屏蔽栅极沟槽mosfet装置的方法
US11469313B2 (en) 2020-01-16 2022-10-11 Ipower Semiconductor Self-aligned trench MOSFET and IGBT structures and methods of fabrication
CN112614879A (zh) * 2020-11-27 2021-04-06 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111976A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 半導体装置
JPH11330469A (ja) * 1998-05-21 1999-11-30 Nec Kansai Ltd 絶縁ゲート型半導体装置
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US7075147B2 (en) * 2003-06-11 2006-07-11 International Rectifier Corporation Low on resistance power MOSFET with variably spaced trenches and offset contacts
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
JP2007042892A (ja) 2005-08-03 2007-02-15 Sharp Corp トレンチ型ｍｉｓｆｅｔ
JP5147341B2 (ja) * 2007-09-21 2013-02-20 パナソニック株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111976A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 半導体装置
JPH11330469A (ja) * 1998-05-21 1999-11-30 Nec Kansai Ltd 絶縁ゲート型半導体装置
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013161568A1 (ja) * 2012-04-23 2013-10-31 三菱電機株式会社 半導体装置及びその製造方法
JPWO2013161568A1 (ja) * 2012-04-23 2015-12-24 三菱電機株式会社 半導体装置及びその製造方法
WO2014174911A1 (ja) * 2013-04-23 2014-10-30 三菱電機株式会社 半導体装置
JP2016111207A (ja) * 2014-12-08 2016-06-20 三菱電機株式会社 電力用半導体装置
JP2020043307A (ja) * 2018-09-13 2020-03-19 トヨタ自動車株式会社 半導体装置
JP2021048251A (ja) * 2019-09-18 2021-03-25 株式会社東芝 半導体装置
JP7242489B2 (ja) 2019-09-18 2023-03-20 株式会社東芝 半導体装置

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