JP2009135595A - スイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタad変換器 - Google Patents
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Abstract
【課題】 電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能なスイッチトキャパシタ回路を提供すること。
【解決手段】サンプリングを行うキャパシタと、キャパシタと入力端との間に設けられる第1のスイッチと、キャパシタと出力端との間に設けられる第2のスイッチと、を含むスイッチトキャパシタ回路であって、第1のスイッチと第2のスイッチとは、クロック信号の入力を受けてオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路が提供される。
【選択図】図1
【解決手段】サンプリングを行うキャパシタと、キャパシタと入力端との間に設けられる第1のスイッチと、キャパシタと出力端との間に設けられる第2のスイッチと、を含むスイッチトキャパシタ回路であって、第1のスイッチと第2のスイッチとは、クロック信号の入力を受けてオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路が提供される。
【選択図】図1
Description
本発明は、スイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタAD変換器に関する。
スイッチトキャパシタ回路を用いたパッシブ型スイッチトキャパシタフィルタは、離散時間アナログフィルタを低消費電力で実現することが出来る。そして、パッシブ型スイッチトキャパシタフィルタをシグマデルタ型のAD変換器におけるループフィルタに応用することで、低消費電力でありながら高速に動作することが報告されている(非特許文献1、非特許文献2参照)。
図15は、非特許文献1に記載された、従来のパッシブ型スイッチトキャパシタフィルタを用いたシグマデルタ型AD変換器におけるループフィルタを、フィルタとしての機能だけに着目して等価な回路に変換したループフィルタ回路10aについて説明する説明図であり、図16は、図15に示したループフィルタに入力するクロック信号の波形を示す説明図である。図15に示したループフィルタ回路10aの各スイッチの近傍に付した記号φ1およびφ2は、それぞれ図16に示したクロック信号φ1またはφ2がHIGHとなったときにオンとなるスイッチであることを示している。
図15に示したように、従来のループフィルタ回路10aはキャパシタC1、C2、C3、CR1、CR2、CR3と、キャパシタへの電荷の蓄積および放出を制御するスイッチとで構成されている。図15に示したループフィルタ回路10aの符号11a、11b、11cで囲まれた部分は、サンプリングキャパシタCR1、CR2、CR3を介して電荷を双方向に移動する動作を行う。例えば、符号11aで囲まれた部分に着目すれば、クロック信号φ2がHIGHとなった場合に入力端子INから電流がキャパシタCR1に流れ込み、キャパシタCR1に電荷が蓄積される。そして、クロック信号φ1がHIGHとなった場合に、キャパシタCR1に蓄積されていた電荷が放出される。このように、クロック信号φ1およびφ2の状態によって、電荷の蓄積と放出が行われる。従って、図15に示したループフィルタ回路10aは、図17に示した連続時間のRCフィルタ回路10bと同様のフィルタであることが分かる。
図15のループフィルタ回路10aのサンプリング周波数は10MHzであり、フィルタの極は8kHzと34kHz、零点は750kHzにあることが、非特許文献1に示されている。この条件から図15のループフィルタ回路10aの各キャパシタの容量値を算出した結果、CR1=0.2pF、C1=23pF、CR2=2.5pF、C2=0.5pF、CR3=2.5pF、C3=4.15pFとなった。このときの入出力電圧の周波数特性を図18に、極零点配置を図19に、それぞれ示す。図18に示したループフィルタ回路10aの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図19では、横軸を実数軸(Re)、縦軸を虚数軸(Im)として示しており、極(Pole)の位置を“×”で、零点(Zero)の位置を“○”で、それぞれ示している。
Feng Chen, Bosco Leung, "A 0.25mW 13b Passive ΣΔ Modulator fora 10MHz IF Input," in IEEE Int. Solid State Circuits Conf. Dig. Tech.Papers, Feb. 1996, pp. 58-59.
Feng Chen, Srinath Ramaswamy, Bertan Bakkaloglu, "A 1.5V 1mA80dB Passive ΣΔ ADC in 0.13μm Digital CMOS Process," in IEEE Int. SolidState Circuits Conf. Dig. Tech. Papers, Feb. 2003, pp. 54-55.
パッシブ型スイッチトキャパシタフィルタは、受動素子であるスイッチとキャパシタから構成されるパッシブ型のフィルタである。従って、図18に示したように、フィルタの伝達特性に電圧ゲインが得られず、シグマデルタ型AD変換器におけるループフィルタにパッシブ型スイッチトキャパシタフィルタを適用すると、コンパレータのノイズが支配的になり、ダイナミックレンジが制限されてしまうという問題があった。また、ダイナミックレンジを拡大するためには、チャージポンプ等の付加回路を追加しなければならないという問題もあった。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能な、新規かつ改良されたスイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタAD変換器を提供することにある。
上記課題を解決するために、本発明のある観点によれば、サンプリングを行うキャパシタと、キャパシタと入力端との間に設けられる第1のスイッチと、キャパシタと出力端との間に設けられる第2のスイッチと、を含むスイッチトキャパシタ回路であって、第1のスイッチと第2のスイッチとは、クロック信号の入力を受けて互いに重複しないタイミングでオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路が提供される。
かかる構成によれば、キャパシタはサンプリングを行い、第1のスイッチはキャパシタと入力端との間に設けられ、第2のスイッチはキャパシタと出力端との間に設けられる。そして、第1のスイッチと第2のスイッチとは、クロック信号の入力を受けてオン・オフし、キャパシタは、容量値がクロック信号に同期して変化する可変容量素子である。その結果、サンプリングを行うキャパシタに、容量値がクロック信号に同期して変化する可変容量素子を用いることで、低消費電力で高速動作を行うことができる。
上記可変容量素子の容量は、第1のスイッチがオンである場合の容量が、第2のスイッチがオンである場合の容量に比べて大きくてもよい。その結果、入力端に近い第1のスイッチがオンとなった場合に大きな容量を有する可変容量素子を用いることで、周波数特性に電圧ゲインを得ることができる。
可変容量素子は、MOS容量による可変容量素子であってもよい。可変容量素子にMOS容量による可変容量素子を用いることで、クロック信号のHIGH・LOWによって容量を可変にすることができ、その結果として簡易な構成で周波数特性に電圧ゲインを得ることができ、かつ消費電力を抑えながら高速動作を行うことができる。
また、上記課題を解決するために、本発明の別の観点によれば、上記スイッチトキャパシタ回路を少なくとも1つ備えることを特徴とする、スイッチトキャパシタフィルタが提供される。その結果、周波数特性に電圧ゲインを得ることができ、かつ、低消費電力で高速動作を行うことができる。
また、上記課題を解決するために、本発明の別の観点によれば、上記スイッチトキャパシタ回路およびキャパシタをそれぞれ3つ備え、第1のスイッチトキャパシタ回路は、入力端子と第1のキャパシタとの間に設けられ、第2のスイッチトキャパシタ回路は、第1のキャパシタと第2のキャパシタおよび出力端子との間に設けられ、第3のスイッチトキャパシタ回路は、第3のキャパシタと第2のキャパシタおよび出力端子との間に設けられることを特徴とする、スイッチトキャパシタフィルタが提供される。
上記スイッチトキャパシタフィルタは、伝達関数が、
で表されていてもよい。ただし、CR1、CR2、CR3は第1〜第3のスイッチトキャパシタ回路においてを容量が大きい場合の容量値、Cr1、Cr2、Cr3は第1〜第3のスイッチトキャパシタ回路においてを容量が小さい場合の容量値、C1、C2、C3は第1〜第3のキャパシタの容量値を示す。
また、上記課題を解決するために、本発明の別の観点によれば、アナログ入力信号とアナログ帰還信号との差を積分するループフィルタとして、上記スイッチトキャパシタフィルタを用いることを特徴とする、シグマデルタAD変換器が提供される。
以上説明したように本発明によれば、容量値がサンプリングクロック信号に同期して変化する可変容量素子をサンプリングキャパシタに用いることによって、電圧ゲインを得ることができ、かつ、低消費電力で高速動作が可能な、新規かつ改良されたスイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタAD変換器を提供することができる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
(第1の実施形態)
まず、本発明の第1の実施形態にかかるスイッチトキャパシタ回路、およびスイッチトキャパシタ回路を用いたスイッチトキャパシタフィルタについて説明する。図1は、本発明の第1の実施形態にかかるスイッチトキャパシタフィルタ100について説明する説明図であり、図2は図1に示したスイッチトキャパシタフィルタ100に入力されるクロック信号について示す説明図である。以下、図1を用いて本発明の第1の実施形態にかかるスイッチトキャパシタフィルタ100について説明する。
まず、本発明の第1の実施形態にかかるスイッチトキャパシタ回路、およびスイッチトキャパシタ回路を用いたスイッチトキャパシタフィルタについて説明する。図1は、本発明の第1の実施形態にかかるスイッチトキャパシタフィルタ100について説明する説明図であり、図2は図1に示したスイッチトキャパシタフィルタ100に入力されるクロック信号について示す説明図である。以下、図1を用いて本発明の第1の実施形態にかかるスイッチトキャパシタフィルタ100について説明する。
図1に示したように、本発明の第1の実施形態にかかるスイッチトキャパシタフィルタ100は、スイッチトキャパシタ回路110a、110b、および110cと、キャパシタC1、C2、C3と、を含んで構成される。
スイッチトキャパシタ回路110aは、スイッチ121a、122aと、サンプリング用のキャパシタCR1と、を含んで構成される。同様に、スイッチトキャパシタ回路110bはスイッチ121b、122bと、サンプリング用のキャパシタCR2と、を含んで構成され、スイッチトキャパシタ回路110cはスイッチ121c、122cと、サンプリング用のキャパシタCR3と、を含んで構成される。
サンプリング用のキャパシタCR1、CR2、およびCR3は、いずれも容量を可変にできる可変容量素子である。本実施形態においては、スイッチトキャパシタフィルタ100に入力されるクロック信号に応じてキャパシタCR1、CR2、およびCR3の容量を変化させることを特徴としている。図1の各スイッチの近傍に付した記号φ1、φ2は、図2に示したクロック信号φ1およびφ2に対応しており、それぞれのクロック信号がHIGHである場合にそれぞれのスイッチがオンとなることを示している。また、キャパシタCR1、CR2、およびCR3の近傍に付した記号φ1、φ2も、同じく図2に示したクロック信号φ1およびφ2に対応しており、それぞれのクロック信号がHIGHである場合に、他方のクロック信号はHIGHである場合に比べて大きい容量を有することを示している。例えば、キャパシタCR1はクロック信号φ1がHIGHの場合に比べ、クロック信号φ2がHIGHの場合の方が大きい容量を有することになる。
図3および図4は、本発明で用いる可変容量素子の一例であるMOS(Metal−Oxide−Semiconductor)容量による可変容量素子の構成を示す説明図である。以下、図3および図4を用いて、可変容量素子の一例であるMOS容量による可変容量素子の構成および動作について説明する。
まず図3を用いて説明すると、MOS容量による可変容量素子は、p型のMOSFET(p−MOSFET;Metal−Oxide−Semiconductor Field−Effect Transistor)P1、P2と、n型のMOSFET(n−MOSFET)N1、N2と、スイッチSW1、SW2と、を含んで構成される。図3に示した可変容量素子には、例えば図2に示したようなクロック信号φ1およびφ2が入力される。
スイッチSW1、SW2の近傍に付した記号φ1およびφ2は、図2のクロック信号φ1、φ2のどちらがHIGHの場合にどちらの端子に接続されるかを示しているものである。例えば、クロック信号φ1がHIGHの場合には、スイッチSW1はGND(グランド)側に接続され、スイッチSW2はVDD側に接続される。一方、クロック信号φ2がHIGHの場合には、スイッチSW1はVDD側に接続され、スイッチSW2はGND側に接続される。
図3に示した可変容量素子において、クロック信号φ2がHIGHの場合に、スイッチSW3がオンとなることで入力端子INと可変容量素子とが接続される。また、クロック信号φ2がHIGHの場合にスイッチSW1はVDDに接続され、スイッチSW2はGNDに接続される。この状態で、n−MOSFET N1のゲート電極はVDDに接続され、n−MOSFET N2のソース電極及びドレイン電極はGNDに接続されている。また、p−MOSFET P1のソース電極およびドレイン電極はVDDに接続され、p−MOSFET P2のゲート電極はGNDに接続されている。この状態は、n−MOSFET N1、N2およびp−MOSFET P1、P2に電荷を蓄えている状態であり、この状態のことをTrack状態と称する。
Track状態においては、n−MOSFET N1、N2およびp−MOSFET P1、P2のゲート電極直下の半導体界面には反転層が生じており、容量が大きくなっている。
クロック信号φ2がHIGHからLOWに変わると、図2に示したようにクロック信号φ1とφ2とが共にLOWとなっている。この期間ではスイッチSW3がオフとなることで入力端子INと可変容量素子との間の接続が遮断され、n−MOSFET N1、N2およびp−MOSFET P1、P2に蓄えられた電荷が保持されている状態である。この状態のことをHold状態と称する。
そして、クロック信号φ1がLOWからHIGHに変わると、スイッチSW4がオンとなることで可変容量素子と出力端子OUTとが接続される。また、クロック信号φ1がHIGHの場合にスイッチSW1はGNDに接続され、スイッチSW2はVDDに接続される。この状態で、n−MOSFET N1のゲート電極はGNDに接続され、n−MOSFET N2のソース電極及びドレイン電極はVDDに接続されている。また、p−MOSFET P1のソース電極およびドレイン電極はGNDに接続され、p−MOSFET P2のゲート電極はVDDに接続されている。この状態は、各MOSFETにおけるMOS容量が減少し、出力される信号の電圧が増大する状態であり、この状態のことをBoost状態と称する。
Boost状態においては、n−MOSFET N1、N2およびp−MOSFET P1、P2のゲート電極直下の半導体界面に生じていた反転層が消滅し、容量が小さくなっている。
これにより、入力端子IN側から出力端子OUT側の方向に転送する電荷の量は増大し、その逆の方向に転送する電荷の量は少なくなるので、回路に方向性を持たせることができる。
回路の方向性を逆にしたい場合には、図4に示すような可変容量素子を用いてもよい。図4に示した可変容量素子では、図3に示した可変容量素子と異なり、クロック信号φ1がHIGHの場合に、スイッチSW4がオンとなることで出力端子OUTと可変容量素子とが接続される。また、クロック信号φ1がHIGHの場合にスイッチSW1はVDDに接続され、スイッチSW2はGNDに接続されることで、図4に示した可変容量素子はTrack状態となる。
そして、クロック信号φ1とφ2とが共にLOWとなってHold状態を経た後に、クロック信号φ2がLOWからHIGHに変わると、スイッチSW3がオンとなることで可変容量素子と入力端子OUTとが接続される。また、クロック信号φ2がHIGHの場合にスイッチSW1はGNDに接続され、スイッチSW2はVDDに接続されることで、図4に示した可変容量素子はBoost状態となる。これにより、出力端子OUT側から入力端子IN側の方向に転送する電荷の量は増大し、その逆の方向に転送する電荷の量は少なくなるので、回路に方向性を持たせることができる。
上述したように、図1に示したスイッチトキャパシタフィルタ100では、キャパシタCR1はクロック信号φ2がHIGHの場合の方が大きい容量を有している。同様に、キャパシタCR2はクロック信号φ1がHIGHの場合の方が大きい容量を有し、キャパシタCR3はクロック信号φ2がHIGHの場合の方が大きい容量を有している。
キャパシタCR1、CR2、およびCR3に、それぞれ異なる方向性を持たせることができるため、図1に示したスイッチトキャパシタフィルタ100において、左側のスイッチ(スイッチ121a、121b、121c)が閉じた時の容量に大文字のインデックス(CR1、CR2、CR3)を付けて、右側のスイッチ(スイッチ122a、122b、122c)が閉じた時の容量に小文字のインデックス(Cr1、Cr2、Cr3)を付けることにして求めた入出力電圧の伝達関数を以下に示す。
なお、本発明においては、図1に示したキャパシタCR1、CR2、CR3の全てがクロック信号に応じて容量変化をする必要は無く、任意のキャパシタに可変容量素子を用いてもよい。また、キャパシタCR1、CR2、CR3に可変容量素子を用いた場合における電荷の移動の方向性も、図1に示した方向以外にも任意に設定することが可能である。
図1に示したスイッチトキャパシタ回路110a、110b、および110cは、サンプリング用のキャパシタCR1、CR2、CR3を介して電荷を双方向に移動する動作を行うので、抵抗と類似する働きを行う。しかし、スイッチトキャパシタ回路110a、110b、および110cは、電荷の移動に方向性を有しているため、スイッチトキャパシタ回路110a、110b、および110cは方向性を有する抵抗と同じ働きを行うこととなる。もし、完全な一方通行であるならば、電荷は完全積分されるので、受動素子のみで構成されるパッシブ回路でありながら積分器を構成できることになる。従って、本発明の原理を用いることにより、従来の回路とは異なるスイッチトキャパシタフィルタを構成することが出来る。さらには、従来の回路とは異なるスイッチトキャパシタフィルタを用いることで様々なデバイス、例えばシグマデルタAD変換器に適用することで、優れた性質を有することができる。
以下、本発明の第1の実施形態にかかるスイッチトキャパシタ回路の実施例について説明する。
(第1の実施例)
図5は、本発明の第1の実施形態にかかるスイッチトキャパシタ回路の第1の実施例であるスイッチトキャパシタフィルタ100aについて説明する説明図である。以下、図5を用いてスイッチトキャパシタフィルタ100aの構成及び動作について説明する。
図5は、本発明の第1の実施形態にかかるスイッチトキャパシタ回路の第1の実施例であるスイッチトキャパシタフィルタ100aについて説明する説明図である。以下、図5を用いてスイッチトキャパシタフィルタ100aの構成及び動作について説明する。
図5に示したスイッチトキャパシタフィルタ100aは、図1に示した本発明の第1の実施形態にかかるスイッチトキャパシタ100において、キャパシタCR3についてのみ可変容量素子を適用したものであり、その他の構成は図1に示したスイッチトキャパシタ100の構成と同一である。キャパシタCR3は、スイッチ121cが閉じたときに容量が大きくなり、スイッチ122cが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。
図15に示した従来のループフィルタ回路10aのサンプリング周波数は10MHzであり、フィルタの極は8kHzと34kHz、零点は750kHzであり、各キャパシタの容量値は、CR1=0.2pF、C1=23pF、CR2=2.5pF、C2=0.5pF、CR3=2.5pF、C3=4.15pFであった。スイッチトキャパシタフィルタ100aの周波数特性をループフィルタ回路10aの周波数特性を同じ特性にするには、キャパシタC3の容量値を小さくし、零点を同じ位置にすればよい。ここで、キャパシタCR3の容量変化比をkとすると、キャパシタC3の容量値を、
C3=4.15/k[pF]
とすればよい。この条件で求めたスイッチトキャパシタフィルタ100aの周波数特性を図6に、極零点配置を図7に、それぞれ示す。図6に示したスイッチトキャパシタフィルタ100aの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図7では、横軸を実数軸(Re)、縦軸を虚数軸(Im)として示しており、極(Pole)の位置を“×”で、零点(Zero)の位置を“○”で、それぞれ示している。当然ながら、図15に示した従来のループフィルタ回路10aの周波数特性や極零点配置と一致する。しかし、ループフィルタ回路10aに比べてスイッチトキャパシタフィルタ100aではキャパシタC3の容量値を小さくすることが出来る。従って、スイッチトキャパシタフィルタ100aはループフィルタ回路10aに比べて回路の実装面積を小さくすることが出来るという効果が得られる。
C3=4.15/k[pF]
とすればよい。この条件で求めたスイッチトキャパシタフィルタ100aの周波数特性を図6に、極零点配置を図7に、それぞれ示す。図6に示したスイッチトキャパシタフィルタ100aの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図7では、横軸を実数軸(Re)、縦軸を虚数軸(Im)として示しており、極(Pole)の位置を“×”で、零点(Zero)の位置を“○”で、それぞれ示している。当然ながら、図15に示した従来のループフィルタ回路10aの周波数特性や極零点配置と一致する。しかし、ループフィルタ回路10aに比べてスイッチトキャパシタフィルタ100aではキャパシタC3の容量値を小さくすることが出来る。従って、スイッチトキャパシタフィルタ100aはループフィルタ回路10aに比べて回路の実装面積を小さくすることが出来るという効果が得られる。
(第2の実施例)
図8は、本発明の第1の実施形態にかかるスイッチトキャパシタ回路の第2の実施例であるスイッチトキャパシタフィルタ100bについて説明する説明図である。以下、図8を用いてスイッチトキャパシタフィルタ100bの構成及び動作について説明する。
図8は、本発明の第1の実施形態にかかるスイッチトキャパシタ回路の第2の実施例であるスイッチトキャパシタフィルタ100bについて説明する説明図である。以下、図8を用いてスイッチトキャパシタフィルタ100bの構成及び動作について説明する。
図8に示したスイッチトキャパシタフィルタ100bは、図1に示した本発明の第1の実施形態にかかるスイッチトキャパシタ100において、キャパシタCR2およびCR3について可変容量素子を適用したものであり、その他の構成は図1に示したスイッチトキャパシタ100の構成と同一である。キャパシタCR2は、スイッチ121bが閉じたときに容量が大きくなり、スイッチ122bが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。一方キャパシタCR3は、スイッチ122cが閉じたときに容量が大きくなり、スイッチ121cが閉じたときに容量が小さくなる方向性を持たせている可変容量素子である。
図15に示した従来のループフィルタ回路10aのサンプリング周波数は10MHzであり、フィルタの極は8kHzと34kHz、零点は750kHzであり、各キャパシタの容量値は、CR1=0.2pF、C1=23pF、CR2=2.5pF、C2=0.5pF、CR3=2.5pF、C3=4.15pFであった。ここで、第1の実施例と同様に、スイッチトキャパシタフィルタ100aの周波数特性をループフィルタ回路10aの周波数特性を同じ特性にするには、キャパシタC2およびC3の容量値を変化させて、零点を同じ位置にすればよい。しかし、キャパシタC2の容量値はC2=0.5pFと小さいので、極の移動は軽微であり許容することが出来る。従って、同等の周波数特性にするにはキャパシタCR3の値を小さくすればよい。ここで、キャパシタCR3の容量変化比をkとすると、キャパシタCR3の容量値を、
CR3=2.5/k[pF]
とすればよい。ここで、k=4とした場合の、スイッチトキャパシタフィルタ100bの周波数特性を図9に、極零点配置を図10に、それぞれ示す。図9に示したスイッチトキャパシタフィルタ100bの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図10では、横軸を実数軸(Re)、縦軸を虚数軸(Im)として示しており、極(Pole)の位置を“×”で、零点(Zero)の位置を“○”で、それぞれ示している。
CR3=2.5/k[pF]
とすればよい。ここで、k=4とした場合の、スイッチトキャパシタフィルタ100bの周波数特性を図9に、極零点配置を図10に、それぞれ示す。図9に示したスイッチトキャパシタフィルタ100bの周波数特性のグラフは、横軸を周波数、縦軸をゲインとして示している。また図10では、横軸を実数軸(Re)、縦軸を虚数軸(Im)として示しており、極(Pole)の位置を“×”で、零点(Zero)の位置を“○”で、それぞれ示している。
図10に示したスイッチトキャパシタフィルタ100bの極零点配置を見ると、従来のループフィルタ回路10aの極零点配置と比較して極の位置が異なっている。しかし、周波数特性を比較すると、周波数特性はほぼ同じ形の特性となっているが、スイッチトキャパシタフィルタ100bの周波数特性は、低周波領域においてゲインが12dB程度得られていることが分かる。この12dBは、キャパシタCR3の容量変化比k(ここではk=4)に相当するものであり、kの値を変化させることでゲインの値を変化させることが可能となる。
以上説明したように、本発明の第1の実施形態では、受動素子のみで構成されるパッシブ型のスイッチトキャパシタ回路でありながら、従来のスイッチトキャパシタフィルタでは得られなかった電圧ゲインを得ることができる。また、従来のスイッチトキャパシタフィルタよりキャパシタの容量を小さくすることができるので、回路の実装面積を小さく抑えることができる。さらに、従来のスイッチトキャパシタフィルタと同じ周波数特性に合わせることが可能で、従来のフィルタと同じ設計手法を用いることができる。
(第2の実施形態)
本発明の第2の実施形態では、本発明のスイッチトキャパシタ回路を用いて構成されるスイッチトキャパシタフィルタを、シグマデルタ型のAD変換器に適用する場合について説明する。
本発明の第2の実施形態では、本発明のスイッチトキャパシタ回路を用いて構成されるスイッチトキャパシタフィルタを、シグマデルタ型のAD変換器に適用する場合について説明する。
ここで、本発明の第2の実施形態の説明に入る前に、一般的なパッシブ型シグマデルタAD変換器の構成について説明する。図20は、一般的なパッシブ型シグマデルタAD変換器20の機能ブロックを示す説明図である。図20に示したように、パッシブ型シグマデルタAD変換器20は、減算器21と、ループフィルタ22と、加算器23、25と、コンパレータ24と、遅延素子26と、を含んで構成される。図20において、Xはアナログ入力信号を、Yがデジタル出力信号を表す。また、Hはループフィルタ22の伝達関数、Gはコンパレータ24のゲイン、Ecomはコンパレータ24のノイズ、EQは量子化ノイズを表す。なお、遅延素子26における遅延は、実質的には量子化してAD変換を行う際の遅延となる。
この数式2から、量子化ノイズEQはコンパレータゲインG分の1に抑圧され、さらにループフィルタ22の逆伝達関数1/Hによってノイズシェーピングされることがわかる。例えば、ループフィルタ22が低域通過特性であれば、量子化ノイズEQは逆の高域通過特性となり、量子化ノイズEQは低域では減衰する。一方、コンパレータノイズEcomはループフィルタの逆伝達関数でノイズシェーピングされるだけであることが数式2から分かる。
図21は、非特許文献1に記載されている、従来のパッシブ型シグマデルタAD変換器の構成を示す説明図である。図21に示したパッシブ型シグマデルタAD変換器には、図16に示したクロック信号が入力される。そして、図21に示したパッシブ型シグマデルタAD変換器からループフィルタ部分のみを抽出して、図21の回路と等価な回路に変換したものを図22に示す。図22は、パッシブ型スイッチトキャパシタフィルタであり、スイッチおよびキャパシタのみで構成されている。また図22のスイッチトキャパシタフィルタに入力されるクロック信号は、図16のクロック信号φ1、φ2と同じものである。
図22のループフィルタ回路のサンプリング周波数は10MHzであり、フィルタの極は8kHzと34kHz、零点は750kHzにあることが、非特許文献1に示されている。この条件から図22のループフィルタ回路10aの各キャパシタの容量値を算出した結果、CR1=0.2pF、C1=23pF、CR2=0.125pF、Ccom=0.5pF、CR0=2.5pF、C3=4.15pFとなった。このときの入出力電圧の周波数特性は、図18に示したものと同じ特性となる。
図22の周波数特性を用いて、さらに数式1におけるコンパレータゲインGを90dBと仮定して求めたコンパレータノイズの伝達特性を図23に示す。図18および図23に示したように、従来のパッシブ型シグマデルタAD変換器は、ループフィルタにゲインが無いので、低域ではコンパレータノイズがそのまま出力され、さらに高域になるにつれてコンパレータノイズが増幅されることが分かる。その結果、従来のパッシブ型シグマデルタAD変換器では、S/Nダイナミックレンジが制限されるという問題があった。
しかし、本発明のスイッチトキャパシタフィルタは低域部分にゲインを有するので、低域部分ではコンパレータノイズを抑圧することができる。以下、本発明の第2の実施形態にかかるシグマデルタ型AD変換器について説明する。
図11は、本発明の第2の実施形態にかかるシグマデルタ型AD変換器200について説明する説明図である。図11に示したシグマデルタ型AD変換器200は、図21に示した従来のシグマデルタ型AD変換器と比較して、キャパシタCR0、CR2に可変容量素子を用いている点が異なっている。
上述した従来のシグマデルタ型AD変換器の説明と同様に、ループフィルタ部分を抜き出して等価な回路に変換したものを図12に示す。図12は、本発明の第2の実施形態にかかるシグマデルタ型AD変換器200に用いられるスイッチトキャパシタフィルタ210について示す説明図である。図12に示したように、スイッチトキャパシタフィルタ210は、キャパシタCR0、CR2に可変容量素子を用いている点で図21に示したループフィルタと異なっている。なお、スイッチトキャパシタフィルタ210に入力されるクロック信号は、図16に示したクロック信号φ1、φ2と同じものである。
そして、キャパシタCR0、CR2に用いる可変容量素子としては、例えば図4に示したようなMOS容量による可変容量素子を用いることができる。図4に示した可変容量素子は、クロック信号φ1がHIGHの場合の容量が、クロック信号φ2がHIGHの場合の容量に比べて大きくなるように構成されている。従って図12に示したスイッチトキャパシタフィルタ210においては、クロック信号φ1がHIGHの場合にスイッチ221b、222cが閉じて、キャパシタCR0、CR2ともに容量が大きくなり、クロック信号φ2がHIGHの場合にスイッチ222b、221cが閉じて、キャパシタCR0、CR2ともに容量が小さくなる。
図21に示したループフィルタと、図12に示したスイッチトキャパシタフィルタ210とで、キャパシタCcom、CR0、CR2に蓄えられている電荷の合計が等しいものとすると、スイッチトキャパシタフィルタ210では、クロック信号φ2がHIGHの場合にスイッチ222b、221cが閉じてキャパシタCR0、CR2の容量が小さくなることで、出力電圧が増幅されることになる。従って、本発明の第2の実施形態によれば、ゲインのあるパッシブ型スイッチトキャパシタフィルタであるスイッチトキャパシタフィルタ210を構成することができる。
以下に、図12に示したスイッチトキャパシタフィルタ210の入出力電圧の伝達関数を示す。
なお、CR0、CR2はキャパシタCR0、CR2の容量が大きい状態での容量値を表し、Cr0、Cr2はキャパシタCR0、CR2の容量が小さい状態での容量値を表している。従来のシグマデルタAD変換器におけるループフィルタと同様に、各キャパシタの容量値をCR1=0.2pF、C1=23pF、CR2=0.125pF、Ccom=0.5pF、CR0=2.5pF、C3=4.15pFとし、また、本実施形態ではキャパシタCR0、CR2の容量の変化比を4と仮定すると、Cr0=0.625pF、Cr2=0.03125pFとなる。これらの容量値を上記の数式に代入すると、図13に示したような周波数特性が得られる。図13に示したスイッチトキャパシタフィルタ210の周波数特性は、図18に示した従来のループフィルタの周波数特性と同様の特性を有しているが、低周波領域においてゲインが12dB得られていることが分かる。この12dBは、キャパシタCR3の容量変化比k(ここではk=4)に相当するものであり、kの値を変えることでゲインの値を変えることが可能となる。
そして、本発明の第2の実施形態にかかるパッシブ型シグマデルタAD変換器200において、上記数式1を用いて、図23と同様にコンパレータゲインGを90dBとして求めたコンパレータノイズの伝達特性を図14に示す。図14に示したように、本発明の第2の実施形態にかかるパッシブ型シグマデルタAD変換器200では、図23に示した従来のパッシブ型シグマデルタAD変換器のコンパレータノイズの伝達特性とは異なり、低周波領域においてコンパレータノイズが抑圧されていることが分かる。従って、本発明の第2の実施形態にかかるパッシブ型シグマデルタAD変換器200は、従来のパッシブ型シグマデルタAD変換器に比べてS/Nダイナミックレンジが拡大することになる。
以上説明したように、本発明の第2の実施形態によれば、ループフィルタのキャパシタに可変容量素子を用いることで、従来のパッシブ型シグマデルタAD変換器の課題であったコンパレータノイズを抑圧することができ、結果として従来のパッシブ型シグマデルタAD変換器に比べてS/Nダイナミックレンジを拡大することができる。また、従来のパッシブ型シグマデルタAD変換器と同様に、スイッチとキャパシタのみでフィルタを構成しているので、消費電力が少なく済み、なおかつ高速動作が可能となる。
なお、上述した各実施形態におけるそれぞれのスイッチとしては、クロック信号のHIGH・LOWの状態の変化によってオン・オフを行うMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やCMOSFETを用いてもよい。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明は、スイッチトキャパシタ回路、スイッチトキャパシタフィルタ、およびシグマデルタAD変換器に適用可能である。
100、100a、100b、100c、210 スイッチトキャパシタフィルタ
110a、110b、110c スイッチトキャパシタ回路
200 シグマデルタ型AD変換器
110a、110b、110c スイッチトキャパシタ回路
200 シグマデルタ型AD変換器
Claims (7)
- サンプリングを行うキャパシタと、前記キャパシタと入力端との間に設けられる第1のスイッチと、前記キャパシタと出力端との間に設けられる第2のスイッチと、を含むスイッチトキャパシタ回路であって、
前記第1のスイッチと前記第2のスイッチとは、クロック信号の入力を受けて互いに重複しないタイミングでオン・オフし、
前記キャパシタは、容量値が前記クロック信号に同期して変化する可変容量素子であることを特徴とする、スイッチトキャパシタ回路。 - 前記可変容量素子の容量は、前記第1のスイッチがオンである場合の容量が、前記第2のスイッチがオンである場合の容量に比べて大きいことを特徴とする、請求項1に記載のスイッチトキャパシタ回路。
- 前記可変容量素子は、MOS(Metal−Oxide−Semiconductor)容量による可変容量素子であることを特徴とする、請求項1に記載のスイッチトキャパシタ回路。
- 請求項1に記載のスイッチトキャパシタ回路を少なくとも1つ備えることを特徴とする、スイッチトキャパシタフィルタ。
- 請求項1に記載のスイッチトキャパシタ回路およびキャパシタをそれぞれ3つ備え、
第1のスイッチトキャパシタ回路は、入力端子と第1のキャパシタとの間に、前記第1のキャパシタと並列に設けられ、
第2のスイッチトキャパシタ回路は、前記第1のキャパシタと第2のキャパシタおよび出力端子との間に、前記第2のキャパシタと並列に設けられ、
第3のスイッチトキャパシタ回路は、第3のキャパシタと前記第2のキャパシタおよび前記出力端子との間に、前記第2のキャパシタと並列に設けられることを特徴とする、スイッチトキャパシタフィルタ。 - アナログ入力信号とアナログ帰還信号との差を積分するループフィルタとして、請求項4に記載のスイッチトキャパシタフィルタを用いることを特徴とする、シグマデルタAD変換器。
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