JP2008099225A - 増幅器、およびフィルタ - Google Patents
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Abstract
【課題】入力されるバイアス電圧と電圧信号とのうち、電圧信号を増幅することが可能な増幅器、およびフィルタを提供する。
【解決手段】静電容量が可変する第1可変静電容量素子と、第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子と、第1可変静電容量素子と第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第1入力部とを備え、第1可変静電容量素子と第2可変静電容量素子とにバイアス電圧と電圧信号とが入力される場合は、第1可変静電容量素子と第2可変静電容量素子との静電容量を第1の値とし、第1可変静電容量素子と第2の可変静電容量素子の静電容量を、第1の値よりも小さな第2の値として電圧信号を増幅する増幅器が提供される。
【選択図】図20
【解決手段】静電容量が可変する第1可変静電容量素子と、第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子と、第1可変静電容量素子と第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第1入力部とを備え、第1可変静電容量素子と第2可変静電容量素子とにバイアス電圧と電圧信号とが入力される場合は、第1可変静電容量素子と第2可変静電容量素子との静電容量を第1の値とし、第1可変静電容量素子と第2の可変静電容量素子の静電容量を、第1の値よりも小さな第2の値として電圧信号を増幅する増幅器が提供される。
【選択図】図20
Description
本発明は、増幅器、およびフィルタに関する。
近年、RF(Radio Frequency)回路とデジタル回路とをCMOS(Complementary Metal Oxide Semiconductor)の1チップに収めた無線通信用のSoC(System On Chip)において、高速クロックによる電流モードサンプリングやスイッチト・キャパシタ回路などのアナログ離散時間信号処理技術を用いて、RF回路を微細化および低消費電力化する技術が開発されている。
MOSFET(Metal Oxide Semiconductor Field effect transistor)で構成される離散時間パラメトリック増幅器(MOSFETパラメトリック増幅器)を用いて、RF回路の微細化および低消費電力化を図る技術としては、例えば、特許文献1が挙げられる。
しかしながら、上述した従来のMOSFETパラメトリック増幅器は、MOSFETパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまう。したがって、MOSFETパラメトリック増幅器の出力信号が必要以上に高くなってしまい、当該出力信号を受け取る後段の構成要素は高い耐圧性を備えなければならないなど、当該出力信号の取り扱いが難しくなる。また、MOSFETパラメトリック増幅器の出力信号が必要以上に高くなると、回路の微細化や低消費電力化に適さなくなる。さらに、MOSFETパラメトリック増幅器の出力信号が、電源電圧よりも大きくなると、MOSFETの容量が低下して、当該出力信号の信号波形に歪みが生じてしまう。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能な、新規かつ改良された増幅器、およびフィルタを提供することにある。
上記目的を達成するために、本発明の第1の観点によれば、静電容量が可変する第1可変静電容量素子と、上記第1可変静電容量素子と電気的に接続され、上記第1可変静電容量素子と逆導電型であり、静電容量が可変する第2可変静電容量素子と、上記第1可変静電容量素子と上記第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第1入力部とを備え、上記第1可変静電容量素子と上記第2可変静電容量素子とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を第1の値とし、上記第1可変静電容量素子と上記第2の可変静電容量素子の静電容量を、上記第1の値よりも小さな第2の値として上記電圧信号を増幅する増幅器が提供される。
上記増幅器は、第1可変静電容量素子と、第2可変静電容量素子と、第1入力部とを備える。第1可変静電容量素子は静電容量が可変する。また、第2可変静電容量素子は、第1可変静電容量素子と逆導電型であり、静電容量が可変する。第1入力部は、第1可変静電容量素子と第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する。第1可変静電容量素子と第2可変静電容量素子とは、上記バイアス電圧と上記電圧信号とが入力される場合には、静電容量を第1の値として、電荷を蓄える。そして、第1可変静電容量素子と第2可変静電容量素子とは、静電容量を上記第1の値よりも小さな第2の値へと減少させることにより、上記電圧信号を上記第2の値に対する上記第1の値の比倍に増幅した出力電圧信号を出力する。なお、上記バイアス電圧は、第1可変静電容量素子と第2可変静電容量素子とにおいて増幅分に相当する電荷が相殺されるため、実質的に増幅されない。
また上記バイアス電圧の増幅分をキャンセルするための電圧を、上記第1可変静電容量素子と上記第2可変静電容量素子とに印加するとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とに、例えば、電源電圧を印加することにより、増幅された上記バイアス電圧の増幅分に相当する電荷を相殺することができる。
また、上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、MOSバラクタであり、上記第1入力部は、例えば、第1スイッチを備え、上記第1可変静電容量素子と上記第2可変静電容量素子とのゲート端子は、それぞれ上記第1スイッチと接続され、上記第1可変静電容量素子のソース端子とドレイン端子とは、例えば、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第2可変静電容量素子のソース端子とドレイン端子とは、例えば、第3スイッチを介して上記電源、またはグランドに接続され、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とし、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とするとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、MOSバラクタであり、それぞれが互いに逆導電性を有する。また、第1入力部は、例えば、第1スイッチを備えており、上記バイアス電圧と上記電圧信号とを、第1スイッチの開閉に応じて選択的に上記第1可変静電容量素子と上記第2可変静電容量素子とへ入力する。第1可変静電容量素子と上記第2可変静電容量素子とのゲート端子は、それぞれ上記第1スイッチと接続される。また、上記第1可変静電容量素子のソース端子とドレイン端子とは、例えば、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第2可変静電容量素子のソース端子とドレイン端子とは、例えば、第3スイッチを介して上記電源、またはグランドに接続される。
ここで、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とする。また、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とする。上記第2スイッチと上記第3スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の上記第1可変静電容量素子と上記第2可変静電容量素子とは、静電容量の増減が同一となる。
また、上記第1可変静電容量素子、または上記第2可変静電容量素子と同一導電型であり、ゲート幅が上記第1可変静電容量素子、および上記第2可変静電容量素子よりも小さな、少なくとも一つ以上の調整用可変静電容量素子と、上記少なくとも一つ以上の調整用可変静電容量素子のソース端子、およびドレイン端子それぞれを上記電源、またはグランドに接続する、例えば、少なくとも一つ以上の調整用スイッチとを備え、上記少なくとも一つ以上の調整用可変静電容量素子は、ゲート端子がそれぞれ上記第1スイッチと接続され、上記第1入力部に対して上記第1可変静電容量素子、または上記第2可変静電容量素子と並列に接続されるとしてもよい。
上記増幅器は、例えば、少なくとも一つ以上の調整用可変静電容量素子と、少なくとも一つ以上の調整用スイッチとを備える。上記調整用可変静電容量素子それぞれは、上記第1可変静電容量素子、または上記第2可変静電容量素子と同一導電型であり、ゲート幅が上記第1可変静電容量素子と上記第2可変静電容量素子とよりも小さな可変静電容量素子である。調整用可変静電容量素子のゲート(Gate)端子は、上記第1スイッチとそれぞれ接続され、ソース(Source)端子とドレイン(Drain)端子とは、調整用可変静電容量素子と対応する上記調整用スイッチにそれぞれ接続される。上記調整用スイッチの接続状態を、上記第2スイッチ(調整用可変静電容量素子が、上記第1可変静電容量素子と同導電型の場合)、または上記第3スイッチ(調整用可変静電容量素子が、上記第2可変静電容量素子と同導電型の場合)と合わせることにより、間接的に上記第1可変静電容量素子のゲート端子の面積、または、上記第2可変静電容量素子のゲート端子の面積を調整することができる。
また、上記第1入力部は、上記バイアス電圧と、上記電圧信号としての差動信号を構成する正相電圧信号とを選択的に入力し、上記第1可変静電容量素子と上記第2可変静電容量素子とは、静電容量を上記第1の値よりも小さな第2の値として上記正相電圧信号を増幅し、静電容量が可変する第3可変静電容量素子と、上記第3可変静電容量素子と電気的に接続され、上記第3可変静電容量素子と逆導電型であり、静電容量が可変する第4可変静電容量素子と、上記第3可変静電容量素子と上記第4可変静電容量素子とに対して、上記バイアス電圧と、上記正相電圧信号と位相が反転した逆相電圧信号とを選択的に入力する第2入力部とをさらに備え、上記第3可変静電容量素子と上記第4可変静電容量素子とに上記バイアス電圧と上記逆相電圧信号とが入力される場合は、上記第3可変静電容量素子と上記第4可変静電容量素子との静電容量を第3の値とし、上記第3可変静電容量素子と上記第4の可変静電容量素子の静電容量を、上記第3の値よりも小さな第4の値として上記逆相電圧信号を増幅するとしてもよい。
上記増幅器は、第3可変静電容量素子と、第4可変静電容量素子と、第2入力部とをさらに備える。上記第3可変静電容量素子と上記第4可変静電容量素子とは、それぞれが互いに逆導電性を有しており、上記第1可変静電容量素子と上記第2可変静電容量素子と対応する。また、上記第2入力部は、上記第1入力部と対応する構成要素である。上記第1入力部は、上記バイアス電圧と、上記電圧信号としての差動信号を構成する正相電圧信号とを、上記第1可変静電容量素子と上記第2可変静電容量素子とへ選択的に入力する。また、上記第2入力部は、上記バイアス電圧と、上記正相電圧信号に対して位相が反転した逆相電圧信号とを、上記第3可変静電容量素子と上記第4可変静電容量素子とへ選択的に入力する。ここで、上記第1入力部と上記第2入力部とにおける上記正相電圧信号、または上記逆相電圧信号の入力は、同期して行われる。したがって、上記増幅器は、上記第1可変静電容量素子と上記第2可変静電容量素子とから上記正相電圧信号を増幅した出力電圧信号を出力し、また、上記第3可変静電容量素子と上記第4可変静電容量素子とから上記逆相電圧信号を増幅した出力電圧信号を出力することにより、差動信号を出力する。
また、上記第1可変静電容量素子、上記第2可変静電容量素子、上記第3可変静電容量素子、および上記第4可変静電容量素子は、例えば、MOSバラクタであり、上記第1入力部は、例えば、第1スイッチを備え、上記第2入力部は、例えば、第2スイッチを備え、上記第1可変静電容量素子と上記第2可変静電容量素子とのゲート端子は上記第1スイッチと接続され、上記第3可変静電容量素子と上記第4可変静電容量素子とのゲート端子は上記第2スイッチと接続され、上記第1可変静電容量素子と上記第3可変静電容量素子とのソース端子、および/または、ドレイン端子は、例えば、第3スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第2可変静電容量素子と上記第4可変静電容量素子とのソース端子、および/または、ドレイン端子は、例えば、第4スイッチを介して上記電源、またはグランドに接続され、上記第3スイッチが上記電源に接続される場合、上記第4スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とするとともに、上記第3可変静電容量素子と上記第4可変静電容量素子との静電容量を上記第3の値とし、上記第3スイッチがグランドに接続される場合、上記第4スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とするとともに、上記第3可変静電容量素子と上記第4可変静電容量素子との静電容量を上記第4の値とするとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、MOSバラクタであり、それぞれが互いに逆導電性を有する。同様に、上記第3可変静電容量素子と上記第4可変静電容量素子とは、例えば、MOSバラクタであり、それぞれが互いに逆導電性を有する。また、第1入力部は、例えば、第1スイッチを備えており、上記バイアス電圧と上記正相電圧信号とを、第1スイッチの開閉に応じて選択的に上記第1可変静電容量素子と上記第2可変静電容量素子とへ入力する。同様に、第2入力部は、例えば、第2スイッチを備えており、上記バイアス電圧と上記逆相電圧信号とを、第2スイッチの開閉に応じて選択的に上記第3可変静電容量素子と上記第4可変静電容量素子とへ入力する。第1可変静電容量素子と上記第2可変静電容量素子とのゲート端子は、それぞれ上記第1スイッチと接続され、第3可変静電容量素子と上記第4可変静電容量素子とのゲート端子は、それぞれ上記第2スイッチと接続される。ここで、上記第1可変静電容量素子と上記第3可変静電容量素子とのソース端子、および/または、ドレイン端子は、例えば、第3スイッチを介して電源電圧を出力する電源、またはグランドに接続され、また、上記第2可変静電容量素子と上記第4可変静電容量素子とのソース端子、および/または、ドレイン端子は、例えば、第4スイッチを介して上記電源、またはグランドに接続される。
ここで、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とし、上記第3可変静電容量素子と上記第4可変静電容量素子との静電容量を上記第3の値とする。また、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とし、上記第3可変静電容量素子と上記第4可変静電容量素子との静電容量を上記第4の値とする。上記第2スイッチと上記第3スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の上記第1可変静電容量素子と上記第2可変静電容量素子、および、互いに逆導電型の上記第3可変静電容量素子と上記第4可変静電容量素子とは、静電容量の増減が同一となる。
また、上記第1可変静電容量素子と上記第2の可変静電容量素子とは、上記電圧信号を減衰させる場合には静電容量を上記第1の値よりも大きな第3の値とし、上記第1入力部に対して上記第1可変静電容量素子と並列に接続され、上記第1可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第3可変静電容量素子と、上記第1入力部に対して上記第2可変静電容量素子と並列に接続され、上記第2可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第4可変静電容量素子と;
をさらに備えるとしてもよい。
をさらに備えるとしてもよい。
上記第1可変静電容量素子と上記第2の可変静電容量素子とは、静電容量を上記第1の値よりも大きな第3の値とすることにより、上記電圧信号を上記第3の値に対する上記第1の値の比倍に減衰させることができる。また、上記増幅器は、少なくとも一つの第3可変静電容量素子と、少なくとも一つの第4可変静電容量素子とをさらに備える。上記第3可変静電容量素子は、上記第1可変静電容量素子と同一導電型であり、静電容量が可変する。また、上記第4可変静電容量素子は、上記第2可変静電容量素子と同一導電型であり、静電容量が可変する。ここで、上記第3可変静電容量素子と上記第4可変静電容量素子とは、上記第1可変静電容量素子と上記第2可変静電容量素子と同様に、静電容量を上記第1の値よりも小さな第2の値へと減少させることにより、上記第2の値に対する上記第1の値の比倍に増幅し、また、静電容量を上記第1の値よりも大きな第3の値とすることにより、上記電圧信号を上記第3の値に対する上記第1の値の比倍に減衰させることができる。したがって、上記第1可変静電容量素子と上記第2可変静電容量素子とにおける静電容量の増減と、上記第3可変静電容量素子と上記第4可変静電容量素子とにおける静電容量の増減とを、独立に変えることにより、上記増幅器から出力される出力電圧信号のゲインを切り替えることが可能となる。
また、所定の静電容量を有し、上記所定の静電容量に相当する電荷を蓄えることが可能な少なくとも一つの静電容量素子を、上記第1入力部の前段に備え、上記第1入力部が入力する上記電圧信号は、上記第1可変静電容量素子、および上記第2可変静電容量素子と、上記少なくとも一つの静電容量素子とのチャージシェアリングによる電圧信号であるとしてもよい。
上記増幅器には、上記第1入力部の前段に備わる少なくとも一つの静電容量素子と、上記第1可変静電容量素子、および上記第2可変静電容量素子とのチャージシェアリングによる電圧信号が入力され、当該チャージシェアリングによる電圧信号を増幅することができる。したがって、上記増幅器は、例えば、SINCフィルタで構成されるチャージドメインフィルタ回路の最終段に用いることができる。
また、上記MOSバラクタは、例えば、反転モードのMOSバラクタであるとしてもよい。
また、上記MOSバラクタは、例えば、蓄積モードのMOSバラクタであるとしてもよい。
上記MOSバラクタは、例えば、反転モードのMOSバラクタ、または、蓄積モードのMOSバラクタとすることができる。上記反転モードのMOSバラクタと上記蓄積モードのMOSバラクタとは、静電容量の増減の仕組みが異なるが、双方ともに静電容量の増減が可能であるので、増幅器は、入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することができる。
また、上記目的を達成するために、本発明の第2の観点によれば、静電容量が可変する第1可変静電容量素子と、上記第1可変静電容量素子と逆導電型であり、静電容量が可変する第2可変静電容量素子とを備える増幅器に係る増幅方法であって、上記第1可変静電容量素子と上記第2可変静電容量素子とにバイアス電圧と電圧信号とを入力し、第1静電容量に対応する第1電荷を蓄積するステップと、上記第1電荷と、上記バイアス電圧および上記電圧信号に対応する電圧とを保持するステップと、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を、第1静電容量から、上記第1静電容量よりも小さな第2静電容量に減少させて、上記電圧信号を増幅するステップとを有する増幅方法が提供される。
また、上記電圧信号を増幅するステップは、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を、第1静電容量から上記第2静電容量に減少させるステップと、上記第2静電容量に対する上記第1静電容量の比に応じて、上記バイアス電圧と上記電圧信号とを増幅するステップと、上記第1可変静電容量素子と上記第2可変静電容量素子とにおいて増幅されたバイアス電圧の増幅量に相当する電荷を相殺するステップとをさらに有するとしてもよい。
かかる方法を用いることにより、入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することができる。
また、上記目的を達成するために、本発明の第3の観点によれば、静電容量が可変する第1可変静電容量素子と、上記第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子と、上記第1可変静電容量素子と上記第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第1入力部とを備え、上記第1可変静電容量素子と上記第2可変静電容量素子とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を第1の値とし、上記第1可変静電容量素子と上記第2の可変静電容量素子の静電容量を、上記第1の値よりも小さな第2の値として上記電圧信号を増幅する増幅器が提供される。
上記増幅器は、第1可変静電容量素子と、第2可変静電容量素子と、第1入力部とを備えることができる。第1可変静電容量素子は静電容量が可変する。また、第2可変静電容量素子は、第1可変静電容量素子と電気的に接続され、第1可変静電容量素子と同様に静電容量が可変する。第1入力部は、第1可変静電容量素子と第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力することができる。第1可変静電容量素子と第2可変静電容量素子とは、上記バイアス電圧と上記電圧信号とが入力される場合には、静電容量を第1の値として、電荷を蓄えることができる。そして、第1可変静電容量素子と第2可変静電容量素子とは、静電容量を上記第1の値よりも小さな第2の値へとそれぞれ減少させることにより、上記電圧信号を上記第2の値に対する上記第1の値の比倍に増幅した出力電圧信号を出力することができる。なお、上記バイアス電圧は、第1可変静電容量素子と第2可変静電容量素子とにおいて増幅分に相当する電荷が相殺されるため、実質的に増幅されない。かかる構成により、バイアス電圧を維持したまま、信号電圧を増幅することができる。
また上記バイアス電圧の増幅分をキャンセルするための電圧を、上記第1可変静電容量素子と上記第2可変静電容量素子とに印加するとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とに、例えば、電源電圧を印加することにより、増幅された上記バイアス電圧の増幅分に相当する電荷を相殺することができる。
また、上記第1可変静電容量素子および上記第2可変静電容量素子は、同一導電型であるとしてもよい。
かかる構成においても、第1可変静電容量素子と第2可変静電容量素子とにおいて上記バイアス電圧の増幅分に相当する電荷が相殺されるので、バイアス電圧を維持したまま、信号電圧を増幅することができる。
また、上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、nチャネル型MOSバラクタであり、上記第1入力部は、第1スイッチを備え、上記第1可変静電容量素子のソース端子およびドレイン端子と、上記第2可変静電容量素子とのゲート端子は、それぞれ上記第1スイッチと接続され、上記第1可変静電容量素子のゲート端子は、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第2可変静電容量素子のソース端子とドレイン端子とは、第3スイッチを介して上記電源、またはグランドに接続され、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とし、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とするとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、nチャネル型MOSバラクタであり、互いに同一導電型の可変静電容量素子である。また、第1入力部は、例えば、第1スイッチを備えており、上記バイアス電圧と上記電圧信号とを、第1スイッチの開閉に応じて選択的に上記第1可変静電容量素子と上記第2可変静電容量素子とへ入力することができる。上記第1可変静電容量素子のソース端子およびドレイン端子と、上記第2可変静電容量素子のゲート端子とは、それぞれ上記第1スイッチと接続される。また、上記第1可変静電容量素子のゲート端子は、例えば、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、また、上記第2可変静電容量素子のソース端子およびドレイン端子は、例えば、第3スイッチを介して上記電源、またはグランドに接続される。
ここで、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とすることができる。また、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とすることができる。上記第2スイッチと上記第3スイッチとが、接続先を互いに異なるように動くことにより、互いに同一導電型の上記第1可変静電容量素子と上記第2可変静電容量素子とにおける静電容量の増減を、同一とすることができる。かかる構成により、バイアス電圧を維持したまま、信号電圧を増幅することができる。
また、上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、pチャネル型MOSバラクタであり、上記第1入力部は、第1スイッチを備え、上記第1可変静電容量素子のゲート端子と、上記第2可変静電容量素子のソース端子およびドレイン端子とは、それぞれ上記第1スイッチと接続され、上記第1可変静電容量素子のソース端子とドレイン端子とは、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第2可変静電容量素子のゲート端子は、第3スイッチを介して上記電源、またはグランドに接続され、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とし、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とするとしてもよい。
上記第1可変静電容量素子と上記第2可変静電容量素子とは、例えば、pチャネル型MOSバラクタであり、互いに同一導電型の可変静電容量素子である。また、第1入力部は、例えば、第1スイッチを備えており、上記バイアス電圧と上記電圧信号とを、第1スイッチの開閉に応じて選択的に上記第1可変静電容量素子と上記第2可変静電容量素子とへ入力することができる。上記第1可変静電容量素子のゲート端子と、上記第2可変静電容量素子のソース端子およびドレイン端子とは、それぞれ上記第1スイッチと接続される。また、上記第1可変静電容量素子のソース端子およびドレイン端子は、例えば、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、また、上記第2可変静電容量素子のゲート端子は、例えば、第3スイッチを介して上記電源、またはグランドに接続される。
ここで、上記第2スイッチが上記電源に接続される場合、上記第3スイッチはグランドに接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第1の値とすることができる。また、上記第2スイッチがグランドに接続される場合、上記第3スイッチは上記電源に接続されて、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を上記第2の値とすることができる。上記第2スイッチと上記第3スイッチとが、接続先を互いに異なるように動くことにより、互いに同一導電型の上記第1可変静電容量素子と上記第2可変静電容量素子とにおける静電容量の増減を、同一とすることができる。かかる構成により、バイアス電圧を維持したまま、信号電圧を増幅することができる。
また、上記目的を達成するために、本発明の第4の観点によれば、バイアス電圧と電圧信号とが入力され、上記電圧信号を増幅して出力する増幅部と、上記バイアス電圧と上記電圧信号とを、上記増幅部に選択的に入力する第1スイッチ部と、上記増幅部から出力される電圧信号を選択的に出力する第2スイッチ部とを備え、上記増幅部は、静電容量が可変する第1可変静電容量素子と、上記第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子とを備え、上記第1可変静電容量素子と上記第2可変静電容量素子とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第1可変静電容量素子と上記第2可変静電容量素子との静電容量を第1の値とし、上記第1可変静電容量素子と上記第2の可変静電容量素子の静電容量を、上記第1の値よりも小さな第2の値として上記電圧信号を増幅するフィルタが提供される。
かかる構成により、入力されるバイアス電圧を維持したまま、信号電圧を増幅して出力することができる。
また、上記増幅部を上記電圧信号が入力される前の初期状態に設定する第3スイッチ部をさらに備えるとしてもよい。
かかる構成により、バイアス電圧と電圧信号との入力が繰り返し行われた場合であっても、入力されるバイアス電圧を維持したまま、信号電圧の増幅効率を保った状態で、信号電圧を増幅して出力することができる。
本発明によれば、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。また、本発明によれば、フィルタに入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
(離散時間パラメトリック増幅器の原理)
まず、離散時間パラメトリック増幅器が電圧信号を増幅する原理について図1を参照しつつ説明する。なお、図1(a)は、離散時間パラメトリック増幅器が電荷を蓄えるTrack状態を示す図であり、図1(b)は、蓄えられた電荷を保持するHold状態を示す図である。また、図1(c)は、電圧を増幅するBoost状態を示す図である。
まず、離散時間パラメトリック増幅器が電圧信号を増幅する原理について図1を参照しつつ説明する。なお、図1(a)は、離散時間パラメトリック増幅器が電荷を蓄えるTrack状態を示す図であり、図1(b)は、蓄えられた電荷を保持するHold状態を示す図である。また、図1(c)は、電圧を増幅するBoost状態を示す図である。
図1に示すように、この離散時間パラメトリック増幅器は、入力電圧Viを出力する電源と、静電容量が可変する可変静電容量素子と、当該可変静電容量素子に対する入力電圧Viの入力を制御するスイッチSWで構成される。
このパラメトリック増幅器の概要動作について説明すると以下の通りである。まず、Track状態(図1(a))においては、スイッチSWがオン(ON)状態とされるため、入力電圧ViがスイッチSWを通じて静電容量がCiの可変静電容量素子に印加される。このため、可変静電容量素子の両端には、入力電圧Viと、可変静電容量素子の容量Ciの積として与えられる電荷Q(=Ci・Vi)が蓄えられる。
この状態において、スイッチSWがOFFに変化し、パラメトリック増幅器がHold状態(図1(b))に遷移すると、可変静電容量素子には、Track状態において蓄積された電荷Qが保持され、この結果、当該可変静電容量素子の両電極間の電位差はスイッチSWが開く直前の入力電圧Viに保持される。
この状態において、図1(c)に示すように、可変静電容量素子の静電容量がCiからCoに変化した場合、可変静電容量素子の両電極間に発生する電位差は、以下のように変化する。
このように、容量変化後の電極間電位差は、(Ci/Co)に比例することとなる。したがって、かかる関係から可変静電容量素子の容量をCo<Ciとすることにより、可変静電容量素子の両電極間に発生する電位差を「k」倍にBoost(増幅)させることができる(ただし、Ci<Coの場合には、電極間電位差は減衰される)。なお、数式1における「k」は、容量変化比と呼ばれる。
(従来のMOSFETパラメトリック増幅における問題)
次に、上記離散時間パラメトリック増幅器の原理を利用した、従来のMOSFETパラメトリック増幅器の問題について、図2〜5を参照して説明する。
次に、上記離散時間パラメトリック増幅器の原理を利用した、従来のMOSFETパラメトリック増幅器の問題について、図2〜5を参照して説明する。
[第1の問題]
図2は、従来のMOSFETパラメトリック増幅器におけるn(negative)−MOSFEの構造を示す説明図である。なお、図2において(a)には、Track状態が示されており、(b)には、Boost状態が示されている。
図2は、従来のMOSFETパラメトリック増幅器におけるn(negative)−MOSFEの構造を示す説明図である。なお、図2において(a)には、Track状態が示されており、(b)には、Boost状態が示されている。
図2に示すように、従来のMOSFETパラメトリック増幅器においては、バイアス電圧源がスイッチSW1_1を介してn−MOSFETのGate端子に接続され、このスイッチSW1_1の接続状態(ON/OFF状態)に応じてGate端子にバイアス電圧Vbiasが印加されるようになっている。また、Source端子、およびDrain端子には、スイッチSW2_1を介して、電源電圧Vddを出力する電源(以下、「電源電圧源」という。)、または、グランドが接続されており、スイッチSW2_1の接続状態に応じてSource端子、およびDrain端子に印加される電圧が切替可能とされている。なお、Bulk端子はグランドに接続されている。
上記MOSFETパラメトリック増幅器は、Track状態において、スイッチSW1_1がON、スイッチSW2_1がグランドに接続された状態となる(図2(a))。この結果、Gate端子にバイアス電圧Vbiasが印加されるとともに、Source端子とDrain端子がグランド電圧に維持される。ここで、バイアス電圧Vbiasをn−MOSFETの閾値電圧Vtよりも高く設定した場合、n−MOSFETは強い反転状態となり、酸化膜AとP基盤(P−substrate)との界面には反転層Bが形成され、電子(Electrons)が蓄積される。この結果として、n−MOSFETの静電容量は増大する。
次に、図2(b)に示すように、スイッチSW1_1がOFF、スイッチSW2_1が電源電圧源側に接続されると、Source端子とDrain端子に電源電圧Vddが印加され、かつ、バイアス電圧Vbiasは印加されていない状態に変化する。この状態においては、Source端子とDrain端子に印加された電源電圧Vddにより、図2(a)において酸化膜AとP基盤(P−substrate)との界面に生じた反転層Bが消失し、負イオン(Negative Ions)が増えてn−MOSFETの静電容量は減少する。また、このとき、Gate端子には電荷が保持されている状態にあるので、図2(b)のようにスイッチの接続状態が変化し、静電容量の変化が生じるとGate端子の電圧はバイアス電圧Vbiasを容量変化比倍にBoost(増幅)した値に変化することになる(数式1参照)。なお、図2では、n−MOSFETを示したが、p(positive)−MOSFETであっても、導電性が逆となり、また、Bulk端子が電源電圧Vddを出力する電源電圧源側に接続されるという違いはあるが、Gate端子の電圧の増幅の原理は同様となる。以下、従来のMOSFETパラメトリック増幅器の説明は、n−MOSFETを用いて行う。
ところで、上述したように、Gate端子の電圧の変化(増幅)は、反転層Bの変化に起因して生じる。ここで、MOSFETの場合、Gate端子−Source端子間、またはGate端子−Drain端子間(図2(b)におけるC)の電位差、すなわち、Gate端子に印加される電圧の大きさに留意しつつ、素子の耐圧性を決めなければならない。このため、静電容量の変化によってGate端子の電圧がBoostされると、Gate端子の電圧を増幅したMOSFET(すなわち、実際にBoostを行っているMOSFET)の耐圧性だけではなく、当該増幅された電圧が入力される後段のMOSFETの耐圧性をも考慮しなければならなくなる。したがって、従来のMOSFETパラメトリック増幅器を備える回路では、MOSFETパラメトリック増幅器から出力される出力信号の取り扱いが難しくなる。
[第2の問題]
次に、上記従来のMOSFETパラメトリック増幅器における第2の問題について、図3、および図4を参照しつつ説明する。なお、図3は、上述した図2の模式図を回路図化した図であり、図3(a)に、Track状態、図3(b)に、Boost状態を各々示している。
次に、上記従来のMOSFETパラメトリック増幅器における第2の問題について、図3、および図4を参照しつつ説明する。なお、図3は、上述した図2の模式図を回路図化した図であり、図3(a)に、Track状態、図3(b)に、Boost状態を各々示している。
また、図4は、図3に示す従来のMOSFETパラメトリック増幅器10に係る信号の波形を示す説明図であり、図4(a)には、図3が備えるスイッチを制御する制御クロック信号、図4(b)には、従来のMOSFETパラメトリック増幅器10に入力される入力電圧信号Vinput1_1、また、図4(c)には、従来のMOSFETパラメトリック増幅器10から出力される出力電圧信号Voutput1_1を各々示している。
ここで、従来のMOSFETパラメトリック増幅器10において、以下の関係が成立する場合を想定する。
(1)スイッチSW1_1が、図4(a)に示すクロック信号φ1_1と同期して作動し、クロック信号φ1_1がハイ(high)の時「ON」、ロー(low)の時「OFF」。
(2)スイッチSw2_1が、図4(a)に示すクロック信号φ2_1と同期して作動し、クロック信号φ2_1がハイ(high)の時「電源電圧源側に接続」、ロー(low)の時「グランド側に接続」。
(1)スイッチSW1_1が、図4(a)に示すクロック信号φ1_1と同期して作動し、クロック信号φ1_1がハイ(high)の時「ON」、ロー(low)の時「OFF」。
(2)スイッチSw2_1が、図4(a)に示すクロック信号φ2_1と同期して作動し、クロック信号φ2_1がハイ(high)の時「電源電圧源側に接続」、ロー(low)の時「グランド側に接続」。
なお、従来のMOSFETパラメトリック増幅器10に入力される入力電圧信号Vinput1_1は、図4(b)に示すように、バイアス電圧Vbiasと電圧信号Vinとが重畳された信号である。
この例においては、クロック信号φ1_1が「ハイ」になっている間、スイッチSW1_1が「ON」となり、また、このとき、クロック信号φ1_1に対して反転したクロック信号φ2_1は「ロー」となりスイッチSW2_1がグランドに接続される。この結果、従来のMOSFETパラメトリック増幅器10は、Track状態(図3(a))となり、Gate酸化膜のP基盤側に反転層が形成されて、Gate端子の電圧が入力電圧信号Vinput1_1に追従して変化し、n−MOSFETに電荷が蓄積される。
次に、クロック信号φ1_1が「ロー」に変化すると、スイッチSW1_1が「OFF」となる。また、このとき、クロック信号φ2_1は、クロック信号φ1_1に追従して「ハイ」となり、スイッチSW2_1が電源電圧源に接続される(実際には、両信号の反転タイミングは、ずれているが、この点については後述する)。この結果、従来のMOSFETパラメトリック増幅器10は、Boost状態に遷移し、n−MOSFETの静電容量は減少する。このとき、n−MOSFETのGate端子は電荷を保持しているので、数式1に示すように静電容量の変化に応じて、入力電圧信号Vinput1_1が容量変化比倍に増幅された値となる。なお、図3では示していないが、図4(a)に示すように、クロック信号φ1_1が立ち下がってからクロック信号φ2_1が立ち上がることで(すなわち、両信号の反転タイミングに時間差があることにより)、図3(a)に示すTrack状態からHold状態を経て、図3(b)に示すBoost状態に遷移する。
ここで、この従来のMOSFETパラメトリック増幅器10がBoost状態に遷移した際の、n−MOSFETのGate端子の電圧(Boost電圧)、すなわち、MOSFETパラメトリック増幅器10の出力電圧Voutput1_1を考える。このとき、図4(c)に示すように、出力電圧Voutput1_1は、入力電圧Vinput1_1(=バイアス電圧Vbias+電圧信号Vin)が容量変化比倍(k倍)に増幅された値となる。すなわち、本来Boostすべき電圧信号Vinのみならず、バイアス電圧Vbiasもこれに伴って容量変化比倍されてしまうのである。したがって、従来のMOSFETパラメトリック増幅器10を備える回路では、出力電圧Voutput1_1が必要以上に高くなってしまい、回路の微細化や低消費電力化に適さなくなる。なお、図4(c)では、増幅された電圧信号Vinが一部k’(0<k’<k)倍の増幅となるなど、出力電圧Voutput1_1に歪みが生じているが、これについては、次述する。
[第3の問題]
上述した従来のMOSFETパラメトリック増幅器10における第2の問題では、出力電圧Voutput1_1が必要以上に大きくなることを述べたが、図4(c)を参照すると、出力電圧Voutput1_1に上述した歪みが生じていることが分かる。そこで、次に、従来のMOSFETパラメトリック増幅器10における第3の問題として、出力電圧Voutput1_1に歪みが生じる問題を取り上げる。
上述した従来のMOSFETパラメトリック増幅器10における第2の問題では、出力電圧Voutput1_1が必要以上に大きくなることを述べたが、図4(c)を参照すると、出力電圧Voutput1_1に上述した歪みが生じていることが分かる。そこで、次に、従来のMOSFETパラメトリック増幅器10における第3の問題として、出力電圧Voutput1_1に歪みが生じる問題を取り上げる。
図5は、従来のMOSFETパラメトリック増幅器10における出力電圧信号Voutputの歪みの要因を示す説明図である。図5(a)は、図4(c)の出力電圧信号Voutput1_1を連続時間波形として抜き出した周波数5MHzの波形を示す説明図である。また、図5(b)は、図5(a)の周波数スペクトラムを示す説明図である。
図5(b)を参照すると、5MHzの基本波以外に、−60[dB]のDC(direct current)成分と5MHzより周波数が大きな高調波成分が存在しており、これらのDC成分と高調波成分とが、出力電圧Voutput1_1を歪ませている。上記歪みは、出力電圧Voutput1_1が電源電圧Vddよりも大きくなった際に、n−MOSFETの静電容量が低下することに起因している。このため、図4(c)において、出力電圧Voutput1_1に生じる歪みは容量変化比が大きくなればなるほど、大きくなるという関係を有する。
すなわち、従来のMOSFETパラメトリック増幅器10を備える回路では、MOSFETパラメトリック増幅器から出力される出力電圧Voutput1_1のBoost時に、出力電圧Voutput1_1に歪みが生じるため、出力電圧Voutput1_1を受け取る構成要素が、適宜出力電圧Voutput1_1の補正などを行わなければならなくなってしまう。
以上のように、従来のMOSFETパラメトリック増幅器10は、MOSFETパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまうため、少なくとも上述した3つの問題を生じさせる。そこで、本実施形態に係る増幅器においては、概略、以下の手法により、上記問題を解決する手法を採用することとした。
(本発明に係る増幅器における増幅の原理)
まず、本発明に係る増幅器の増幅原理について図6および図7を参照しつつ説明する。なお、図6は、本発明の実施形態に係る増幅器のTrack状態とHold状態とを示す説明図であり、図6(a)は、Track状態、図6(b)は、Hold状態をそれぞれ示している。
まず、本発明に係る増幅器の増幅原理について図6および図7を参照しつつ説明する。なお、図6は、本発明の実施形態に係る増幅器のTrack状態とHold状態とを示す説明図であり、図6(a)は、Track状態、図6(b)は、Hold状態をそれぞれ示している。
また、図7は、本発明の実施形態に係る増幅器のBoost状態における電荷の移動を示す説明図であり、図7(a)〜(c)は、各々、Boost状態における電荷の移動を経時的に示している。
図6と図7を参照すると、本発明の実施形態に係る増幅器は、(1)静電容量が可変する第1可変静電容量素子Pと、(2)第1可変静電容量素子Pと逆導電型の第2可変静電容量素子Nとを有しており、第1可変静電容量素子Pと逆導電型の第2可変静電容量素子Nとには、スイッチSW1の接続状態に応じてバイアス電圧Vdd/2と電圧信号Vinとが入力される。また、第1可変静電容量素子Pは電源電圧源と接続され、第2可変静電容量素子Nはグランドに接続される。なお、図6と図7とでは、バイアス電圧をVdd/2としたが、上記に限られないことは、言うまでもない。
まず、図6(a)に示すように、スイッチSW1が「ON」状態の時、バイアス電圧Vdd/2と電圧信号VinとがスイッチSW1を通じて入力されることにより、第1可変静電容量素子Pの両端には、Vp1=Vdd/2−Vinが印加され、また、第2可変静電容量素子Nの両端には、Vn1=Vdd/2+Vinが印加される。この結果、第1可変静電容量素子Pと第2可変静電容量素子Nに電荷が蓄えられる。
この状態において、スイッチSW1が開いてバイアス電圧Vdd/2と電圧信号Vinとが入力されていない状態(Hold状態)になると、増幅器においては以下の関係が成立する。
(1)第1可変静電容量素子PのGate端子(図6(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qp1=−C1・Vp1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子NのGate端子(図6(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qn1=C1・Vn1=C1(Vdd/2+Vin)が保持される。
(1)第1可変静電容量素子PのGate端子(図6(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qp1=−C1・Vp1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子NのGate端子(図6(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qn1=C1・Vn1=C1(Vdd/2+Vin)が保持される。
ここで、第1可変静電容量素子PのGate端子と第2可変静電容量素子NのGate端子とにおける電荷の差分は、電圧信号Vinに比例した量となる。
次に図7を参照してBoost状態について説明する。図7(a)は、図6(b)と同様にHold状態を示す図であるが、Boost状態における電荷の移動を説明するために、図6(b)にはないスイッチSW0を更に設けた構成として示している。ここで、スイッチSW0は、図7に示すように、第1可変静電容量素子Pと電源電圧源との接続を制御するスイッチであるが、説明の便宜上の架空のスイッチである。つまり、図6(b)と図7(a)とは、実質的に同一である。
図7(a)を参照すると、スイッチSW0が開いているため、図6(b)と同様に第1可変静電容量素子PのGate端子の電荷は、Qp1=−C1・Vp1=−C1(Vdd/2−Vin)であり、また、第2可変静電容量素子NのGate端子の電荷は、Qn1=C1・Vn1=C1(Vdd/2+Vin)となる。なお、その他の状態は、図6(b)と同様である。
この状態で、第1可変静電容量素子Pの静電容量と第2可変静電容量素子Nの静電容量を「1/k」倍(すなわち、変化後の静電容量C2=C1/k)に減少させた場合を想定する(図7(b))。このとき、第1可変静電容量素子PのGate端子の電荷は、Qp1=−C1・Vp1=−C1(Vdd/2−Vin)=−kC2(Vdd/2−Vin)と表すことができ、同様に、第2可変静電容量素子NのGate端子の電荷は、Qn1=C1・Vn1=C1(Vdd/2+Vin)=kC2(Vdd/2+Vin)と表すことができる。
また、第1可変静電容量素子Pの両端にかかる電圧Vp2’は、Vp2’=k(Vdd/2−Vin)となり、容量変化比k倍に増幅される。同様に、第2可変静電容量素子Nの両端にかかる電圧Vn2’は、Vn2’=k(Vdd/2+Vin)となり、容量変化比k倍に増幅される。なお、上記電圧の増幅の原理は、上述した数式1に示す離散時間パラメトリック増幅器の原理と同様である。
次に、図7(c)に示すように、図7(b)の状態から、スイッチSW0が閉じられると、第1可変静電容量素子Pが電源電圧源に接続される。このとき、第1可変静電容量素子Pと第2可変静電容量素子Nとには、電源電圧Vddがかかり、第1可変静電容量素子Pから電源電圧源側へ電荷Q’=(k−1)C2・Vdd/2が移動する。そして、電荷Q’の移動と同時に、第1可変静電容量素子PのGate端子と第2可変静電容量素子NのGate端子とでは、電荷Q’に相当する量の電荷が消滅することとなる。すなわち、第1可変静電容量素子PのGate端子の電荷は、Qp2=−C2(Vdd/2−kVin)となり、また、第2可変静電容量素子NのGate端子の電荷は、Qn2=C2(Vdd/2+kVin)となる。
ここで、第1可変静電容量素子PのGate端子と第2可変静電容量素子NのGate端子とにおける電荷の差分は保持されるため、第1可変静電容量素子Pの両端にかかる電圧Vp2は、数式2で表され、また、第2可変静電容量素子Nの両端にかかる電圧Vn2は、数式3で表される。
したがって、本発明の実施形態に係る増幅器は、バイアス電圧と電圧信号とが重畳されたまま一緒に増幅される従来のMOSFETパラメトリック増幅器10とは異なり、電圧信号Vinはk(容量変化比)倍に増幅されるが、バイアス電圧Vdd/2=Vbiasは増幅されない。したがって、本発明の実施形態に係る増幅器は、従来のMOSFETパラメトリック増幅器10のように必要以上に出力電圧が大きくなることはないので、上述した従来のMOSFETパラメトリック増幅器10における3つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
なお、上記では、第1可変静電容量素子Pおよび第2可変静電容量素子Nについて、図6、図7におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子PのGate端子、第2可変静電容量素子NのGate端子として説明した。しかしながら、本発明に係る増幅器における増幅の原理は、上記の場合に限られず、例えば、図6、図7におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子PのSource端子およびDrain端子、第2可変静電容量素子NのSource端子およびDrain端子とした場合であっても適用することができる。
ここで、図6、図7におけるスイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子PのSource端子およびDrain端子、第2可変静電容量素子NのSource端子およびDrain端子とする場合には、例えば、図6、図7において、第1可変静電容量素子Pと第2可変静電容量素子Nとを入れ替えればよい。本発明の実施形態に係る増幅器は、例えば、上記のような構成をとることにより、上述した従来のMOSFETパラメトリック増幅器10における3つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。なお、本発明に係る増幅器が、Gate端子、Source端子、およびDrain端子を備える構成に限られないことは、言うまでもない。
また、以下では、スイッチSW1と接続される側の端子を、それぞれ第1可変静電容量素子PのGate端子、第2可変静電容量素子NのGate端子として説明する。
(本発明に係る増幅の原理を用いた増幅方法)
以上の原理に基づく本実施形態に係る増幅方法について、図8を参照して説明する。図8は、本発明に係る増幅の原理を用いた増幅方法を示す流れ図である。
以上の原理に基づく本実施形態に係る増幅方法について、図8を参照して説明する。図8は、本発明に係る増幅の原理を用いた増幅方法を示す流れ図である。
バイアス電圧と電圧信号とが入力され、第1可変静電容量素子と第2可変静電容量素子とに第1静電容量に対応する第1電荷を蓄積する(S100)。
上記バイアス電圧と上記電圧信号との入力を止め、ステップS100で蓄積された電荷を保持する(S102)。このとき、第1可変静電容量素子と第2可変静電容量素子とには、上記バイアス電圧と上記電圧信号とに相当する電圧がかかっている。
ステップS102で保持された電荷を保持したままで、第1可変静電容量素子と第2可変静電容量素子との静電容量を、第1静電容量から、第1静電容量よりも小さな第2静電容量へと減少させる(S104)。
ステップS104で変化した静電容量の容量変化比(第1静電容量/第2静電容量)に応じて、第1可変静電容量素子と第2可変静電容量素子とにかかっているバイアス電圧と電圧信号とを増幅する(S106)。
ステップS106において、第1可変静電容量素子と第2可変静電容量素子とで増幅されたバイアス電圧の増幅量に相当する電荷を相殺する(S108)。ここで、上記バイアス電圧の増幅量に相当する電荷の相殺は、電源電圧Vddが第1可変静電容量素子と第2可変静電容量素子とにかかることにより生じる。
以上のステップS100〜ステップS108により、本発明に係る増幅の原理を用いた増幅方法は、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅する。
なお、ステップS104では、第1可変静電容量素子と第2可変静電容量素子との静電容量を、第1静電容量から、第1静電容量よりも小さな第2静電容量へと減少させたが、上記に限られず、第1可変静電容量素子と第2可変静電容量素子との静電容量を、第1静電容量から、第1静電容量よりも大きな第3静電容量へと増加させてもよい。この場合、ステップS106では、第1可変静電容量素子と第2可変静電容量素子とにかかっているバイアス電圧と電圧信号とが減衰することとなる。
(第1の実施形態)
次に、上述した本発明に係る増幅の原理を用いた、本発明に係る増幅器の実施形態について図9および図10を参照しつつ説明する。図9は、本発明の第1の実施形態に係る増幅器100を示す説明図であり、(a)には、増幅器100のTrack状態を、(b)には、増幅器100のBoost状態を示している。
次に、上述した本発明に係る増幅の原理を用いた、本発明に係る増幅器の実施形態について図9および図10を参照しつつ説明する。図9は、本発明の第1の実施形態に係る増幅器100を示す説明図であり、(a)には、増幅器100のTrack状態を、(b)には、増幅器100のBoost状態を示している。
また、図10(a)は、図9が備えるスイッチを制御する制御クロック信号を示す図であり、図10(b)は、本発明の第1の実施形態に係る増幅器100に入力される入力電圧信号Vinputを示す図であり、図10(c)は、本発明の第1の実施形態に係る増幅器100から出力される出力電圧信号Voutputを示す図である。
図9を参照すると、本発明の第1の実施形態に係る増幅器100は、p−MOSバラクタP1と、n−MOSバラクタN1とを有するCMOSで構成される。ここで、p−MOSバラクタP1と、n−MOSバラクタN1とは、図2に示すMOSFETと同様に、反転層の有無によって静電容量を変化させる。
p−MOSバラクタP1とn−MOSバラクタN1とのGate端子には、スイッチSW1の接続状態に応じてバイアス電圧Vbiasと電圧信号Vinとが入力される。また、p−MOSバラクタP1のSource端子とDrain端子とは、スイッチSW2の接続状態に応じて、電源電圧源とグランドとに接続され、n−MOSバラクタN1のSource端子とDrain端子とは、スイッチSW3の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、p−MOSバラクタP1と、n−MOSバラクタN1とは逆導電性を有するので、p−MOSバラクタP1とn−MOSバラクタN1との静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
ここで、スイッチSW1は、図10(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子に、バイアス電圧Vbiasと電圧信号Vinとを入力する。また、スイッチSW1は、クロック信号φ1がローのときに開くことにより、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子とに対するバイアス電圧Vbiasと電圧信号Vinとの入力を制御する。なお、クロック信号φ1とスイッチSW1との関係は上記に限られず、例えば、クロック信号φ1がローのときスイッチSW1が閉じるとしてもよい。また、以下、本発明に係る種々の実施形態について説明するが、クロック信号とスイッチとの関係は、上記クロック信号φ1とスイッチSW1との関係と同様に、限定されるものではない。
スイッチSW2は、図10(a)に示すクロック信号φ2と同期してクロック信号φ2がハイのときグランドに接続され、クロック信号φ2がローのとき電源電圧源に接続される。また、スイッチSW3は、クロック信号φ2と同期してクロック信号φ2がハイのとき電源電圧源に接続され、クロック信号φ2がローのときグランドに接続される。ここで、図10(a)に示すように、クロック信号φ1とクロック信号φ2とは、位相が重ならないように入力される。クロック信号φ1とクロック信号φ2との位相関係を重ならないようにすることにより、本発明の第1の実施形態に係る増幅器100では、Track状態、Hold状態、およびBoost状態が作り出される。
また、本発明の第1の実施形態に係る増幅器100に入力される入力電圧信号Vinputは、図10(b)に示すように、バイアス電圧Vbiasと電圧信号Vinとが重畳された信号である。
図9(a)を参照すると、Track状態では、スイッチSW1がクロック信号φ1に同期して閉じることにより、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子に入力電圧信号Vinputが入力される。また、スイッチSW2がクロック信号φ2に同期して電源電圧源に接続され、スイッチSW3がクロック信号φ2に同期してグランドに接続されることにより、p−MOSバラクタP1とn−MOSバラクタN1との静電容量は増加する。したがって、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子の電圧は、入力電圧信号Vinputに追従して変化し、入力電圧信号Vinputに応じた電荷がp−MOSバラクタP1とn−MOSバラクタN1とに蓄積される。
次に図9(b)を参照すると、Boost状態では、スイッチSW1がクロック信号φ1に同期して開くことにより、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子に入力電圧信号Vinputは入力されず、また、スイッチSW2がクロック信号φ2に同期してグランドに接続され、スイッチSW3がクロック信号φ2に同期して電源電圧源に接続されることにより、p−MOSバラクタP1とn−MOSバラクタN1との静電容量は減少する。このとき、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子は電荷を保持しているので、数式2、3に示すように静電容量の変化によって、バイアス電圧Vbiasの大きさが保持されたまま、電圧信号Vinが容量変化比倍に増幅される。したがって、本発明の第1の実施形態に係る増幅器100の出力電圧Voutputは、図10(c)に示すように、入力電圧信号Vinputに対して、バイアス電圧Vbiasの大きさが保持されたまま、電圧信号Vinが容量変化比倍に増幅された波形となる。ここで、出力電圧Voutputは、電源電圧Vddよりも小さいため、従来のMOSFETパラメトリック増幅器10のように出力電圧に歪みは生じていない。なお、図9では示していないが、図10(a)に示すように、クロック信号φ1が立ち下がってからクロック信号φ2が立ち上がることで、図9(a)に示すTrack状態からHold状態を経て、図9(b)に示すBoost状態に遷移する。
したがって、本発明の第1の実施形態に係る増幅器100は、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第1の実施形態に係る増幅器を備える回路では、本発明の第1の実施形態に係る増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
[第1の実施形態の変形例]
図9に示す本発明の第1の実施形態に係る増幅器100では、p−MOSバラクタP1およびn−MOSバラクタN1のGate端子がスイッチSW1に接続され、p−MOSバラクタP1のSource端子およびDrain端子それぞれがスイッチSW2、そして、n−MOSバラクタN1のSource端子およびDrain端子それぞれがスイッチSW3に接続される構成を示した。しかしながら、本発明の第1の実施形態に係る増幅器の構成は、上記に限られない。例えば、本発明の第1の実施形態に係る増幅器は、p−MOSバラクタP1のSource端子およびDrain端子と、n−MOSバラクタN1のSource端子およびDrain端子とが、それぞれスイッチSW1に接続され、n−MOSバラクタN1のGate端子がスイッチSW2、p−MOSバラクタP1のGate端子がスイッチSW3に接続させることもできる。
図9に示す本発明の第1の実施形態に係る増幅器100では、p−MOSバラクタP1およびn−MOSバラクタN1のGate端子がスイッチSW1に接続され、p−MOSバラクタP1のSource端子およびDrain端子それぞれがスイッチSW2、そして、n−MOSバラクタN1のSource端子およびDrain端子それぞれがスイッチSW3に接続される構成を示した。しかしながら、本発明の第1の実施形態に係る増幅器の構成は、上記に限られない。例えば、本発明の第1の実施形態に係る増幅器は、p−MOSバラクタP1のSource端子およびDrain端子と、n−MOSバラクタN1のSource端子およびDrain端子とが、それぞれスイッチSW1に接続され、n−MOSバラクタN1のGate端子がスイッチSW2、p−MOSバラクタP1のGate端子がスイッチSW3に接続させることもできる。
ここで、p−MOSバラクタP1と、n−MOSバラクタN1とはそれぞれ逆導電性を有する。このため、静電容量の増減変化を合わせるために、増幅器100と同様に、
(1)スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、
(2)スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
(1)スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、
(2)スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
上記の構成においても、増幅器100と同様のTrack状態、Hold状態、およびBoost状態を作り出すことができるので、数式2、3に示すように静電容量の変化によって、バイアス電圧Vbiasの大きさが保持されたまま、電圧信号Vinを容量変化比倍に増幅することができる。
このように、本発明の第1の実施形態に係る上記増幅器は、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第1の実施形態に係る上記増幅器を備える回路では、本発明の第1の実施形態に係る増幅器100を備える回路と同様に、増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
(第2の実施形態)
本発明の実施形態に係る増幅器における増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第1可変静電容量素子PのGate端子と第2可変静電容量素子NのGate端子とにおいて、同じ量の電荷を消滅させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅する。したがって、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積とが同一であることが望ましい。しかしながら、実際の製造工程においては、各素子の製造のばらつきなどにより、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積とが一致しない場合もある。そこで次に、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積との面積比を調整することが可能な第2の実施形態について説明する。図11は、本発明の第2の実施形態に係る増幅器200を示す説明図である。
本発明の実施形態に係る増幅器における増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第1可変静電容量素子PのGate端子と第2可変静電容量素子NのGate端子とにおいて、同じ量の電荷を消滅させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅する。したがって、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積とが同一であることが望ましい。しかしながら、実際の製造工程においては、各素子の製造のばらつきなどにより、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積とが一致しない場合もある。そこで次に、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積との面積比を調整することが可能な第2の実施形態について説明する。図11は、本発明の第2の実施形態に係る増幅器200を示す説明図である。
図11に示されるように、本発明の第2の実施形態に係る増幅器200は、第1の実施形態に係る増幅器100と基本的な構成は同一となっており、さらに、極小のゲート幅を有する複数の調整用p−MOSバラクタP’1〜P’4が、p−MOSバラクタP1に対して並列に設けられている。p−MOSバラクタP1のゲート幅はW=αであり、n−MOSバラクタN1のゲート幅はW=βである。また、調整用p−MOSバラクタP’1のゲート幅はW=4[μm]、同様に、調整用p−MOSバラクタP’2〜P’4のゲート幅は、それぞれW=8[μm]、16[μm]、32[μm]である。ここで、説明の便宜上、p−MOSバラクタP1、n−MOSバラクタN1、および調整用p−MOSバラクタP’1〜P’4のゲート長が1[μm]であると仮定する。
また、調整用p−MOSバラクタP’1〜P’4のGate端子は、スイッチSW1と接続され、スイッチSW1の接続状態に応じてバイアス電圧Vbiasと電圧信号Vinとが入力される。さらに、各バラクタP’1〜P’4の接続状態は以下の関係を有している。
(1)調整用p−MOSバラクタP’1のSource端子とDrain端子とは、スイッチSW’1の接続状態に応じて、電源電圧源とグランドとに接続され、同様に、
(2)調整用p−MOSバラクタP’2〜P’4のSource端子とDrain端子とは、それぞれスイッチSW’2〜SW’4の接続状態に応じて、電源電圧源とグランドとに接続される。
(1)調整用p−MOSバラクタP’1のSource端子とDrain端子とは、スイッチSW’1の接続状態に応じて、電源電圧源とグランドとに接続され、同様に、
(2)調整用p−MOSバラクタP’2〜P’4のSource端子とDrain端子とは、それぞれスイッチSW’2〜SW’4の接続状態に応じて、電源電圧源とグランドとに接続される。
スイッチSW’1〜SW’4をそれぞれ、p−MOSバラクタP1と同一の極性、すなわちスイッチSW2と接続先を同一にした場合、p−MOSバラクタP1のGate端子の面積は大きくなる。例えば、図11に示すように、スイッチSW2とスイッチSW’1〜SW’4とを電源電圧源に接続した場合、p−MOSバラクタP1のGate端子の面積Spは、Sp=αからSp’=α+(4+8+16+32)=α+60[μm2]となり、最大となる。また、スイッチSW2とスイッチSW’1〜SW’3とを電源電圧源に接続し、スイッチSW’4をグランドに接続した場合、p−MOSバラクタP1のGate端子の面積Spは、Sp’=α+(4+8+16)=α+28[μm2]となる。上記のように、本発明の第2の実施形態に係る増幅器200は、スイッチSW’1〜SW’4の接続をそれぞれ独立に適宜切り替えることにより、p−MOSバラクタP1のGate端子の面積Spを間接的に変化させることができる。したがって、第1可変静電容量素子PのGate端子の面積Spと第2可変静電容量素子NのGate端子の面積Sn=βとの面積比Sn/Spの値を正確に、あるいは近似的に1に調整することができる。
ここで、図11において、調整用p−MOSバラクタP’1〜P’4のゲート幅は、2のべき乗の重み付けがなされているが、その理由は、第1可変静電容量素子PのGate端子の面積Spをbit制御するためである。例えば、図11の構成を採用した場合、4bitの制御、すなわち、第1可変静電容量素子PのGate端子の面積Wpは、16通りに変化させることが可能である。なお、第1可変静電容量素子PのGate端子の面積Wpの制御は、上記に限られず、調整用p−MOSバラクタP’1〜P’4のゲート幅を任意に設定できることは、言うまでもない。
また、図11では、調整用p−MOSバラクタP’1〜P’4のGate端子を接続した状態で、調整用p−MOSバラクタP’1〜P’4のSource端子とDrain端子とに印加する電圧の極性を変化させることにより、第1可変静電容量素子PのGate端子の面積Spを間接的に変化させた。しかし、調整用p−MOSバラクタP’1〜P’4のGate端子側にスイッチを設けることにより、第1可変静電容量素子PのGate端子の面積Spを間接的に変化させることも可能である。
したがって、本発明の第2の実施形態に係る増幅器200は、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積との面積比を調整することが可能となる。このため、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積とが、例えば、素子のばらつきにより異なっている場合でも、入力電圧信号に含まれるバイアス電圧の大きさを維持することができる。
また、本発明の第2の実施形態に係る増幅器200は、本発明の第1の実施形態に係る増幅器100と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第2の実施形態に係る増幅器200を備える回路では、本発明の第2の実施形態に係る増幅器200の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
なお、図11では、第1可変静電容量素子PのGate端子の面積を調整する構成を示したが、上記に限られず、例えば、第2可変静電容量素子NのGate端子の面積を調整する、ゲート幅が極小である複数の調整用n−MOSバラクタを備えてもよいし、第1可変静電容量素子PのGate端子の面積と第2可変静電容量素子NのGate端子の面積との双方を調整する構成をとることもできる。
(第3の実施形態)
次に、本発明の第3の実施形態として、本発明に係る増幅の原理を用いた差動増幅回路について説明する。図12は、本発明の第3の実施形態に係る増幅器300を示す説明図である。
次に、本発明の第3の実施形態として、本発明に係る増幅の原理を用いた差動増幅回路について説明する。図12は、本発明の第3の実施形態に係る増幅器300を示す説明図である。
また、図13は、図12に示す本発明の第3の実施形態に係る信号の波形を示す説明図である。ここで、図13(a)は、図12が備えるスイッチを制御する制御クロック信号を示す図であり、図13(b)は、本発明の第3の実施形態に係る増幅器300に入力される正相入力電圧信号Vinput1を示す図である。また、図13(c)は、本発明の第3の実施形態に係る増幅器300から出力される正相出力電圧信号Voutput1を示す図であり、図13(d)は、本発明の第3の実施形態に係る増幅器300から出力される差動出力電圧信号Voutput1−Voutput1Xを示す図である。ここで、差動出力電圧信号Voutput1−Voutput1XにおけるVoutput1Xは、正相出力電圧信号Voutput1と位相が反転した逆相出力電圧信号である。
図12を参照すると、本発明の第3の実施形態に係る増幅器300は、スイッチSW1の接続状態に応じてバイアス電圧Vbiasと正相電圧信号Vin/2とが重畳された正相入力電圧信号Vinput1が入力される第1増幅部302と、スイッチSW1Xの接続状態に応じてバイアス電圧Vbiasと逆相電圧信号−Vin/2とが重畳された逆相入力電圧信号Vinput1Xが入力される第2増幅部304と、第1増幅部302と第2増幅部304とを電源電圧源、またはグランドに接続するスイッチング部306とを備える。ここで、逆相入力電圧信号Vinput1Xとは、正相入力電圧信号Vinput1から位相が反転した信号である。
第1増幅部302と第2増幅部304とは、上述した本発明の第1の実施形態に係る増幅器100と同一の構成である。第1増幅部はp−MOSバラクタP1とn−MOSバラクタN1とを備え、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子には、スイッチSW1の接続状態に応じて正相入力電圧信号Vinput1が入力される。また、第2増幅部はp−MOSバラクタP2とn−MOSバラクタN2とを備え、p−MOSバラクタP2とn−MOSバラクタN2とのGate端子には、スイッチSW1Xの接続状態に応じて逆相入力電圧信号Vinput1Xが入力される。
スイッチング部306は、スイッチSW2、SW3を備え、スイッチSW2は、n−MOSバラクタN1とn−MOSバラクタN2とを電源電圧源、またはグランドに接続し、スイッチSW3は、p−MOSバラクタP1とp−MOSバラクタP2とを電源電圧源、またはグランドに接続する。ここで、p−MOSバラクタP1、P2と、n−MOSバラクタN1、N2とは逆導電性を有するので、p−MOSバラクタP1、P2とn−MOSバラクタN1、N2との静電容量の増減変化を合わせるために、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続され、また、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続される。
ここで、スイッチSW1は、図13(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子に、図13(b)に示す正相入力電圧信号Vinput1を入力する。また、スイッチSW1は、クロック信号φ1がローのときに開くことにより、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子とに対する正相入力電圧信号Vinput1の入力を制御する。
また、スイッチSW1Xは、図13(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、p−MOSバラクタP2とn−MOSバラクタN2とのGate端子に、逆相入力電圧信号Vinput1Xを入力する。また、スイッチSW1Xは、クロック信号φ1がローのときに開くことにより、p−MOSバラクタP2とn−MOSバラクタN2とのGate端子とに対する逆相入力電圧信号Vinput1Xの入力を制御する。
また、スイッチSW2は、図13(a)に示すクロック信号φ2と同期してクロック信号φ2がローのとき、n−MOSバラクタN1、N2をグランドに接続し、また、クロック信号φ2がハイのとき、n−MOSバラクタN1、N2を電源電圧源に接続する。SW3は、図13(a)に示すクロック信号φ2と同期してクロック信号φ2がローのとき、p−MOSバラクタP1、P2を電源電圧源に接続し、また、クロック信号φ2がハイのとき、p−MOSバラクタP1、P2をグランドに接続する。
第1増幅部302は、上述した本発明の第1の実施形態に係る増幅器100と同様に、図13(a)に示すクロック信号φ1、φ2に基づいて、Track状態、Hold状態、Boost状態を経ることにより、バイアス電圧Vbiasが維持されて正相電圧信号Vin/2が容量変化比倍に増幅された、図13(c)に示す正相出力電圧信号Voutput1が出力される。
同様に、第2増幅部304は、図13(a)に示すクロック信号φ1、φ2に基づいて、Track状態、Hold状態、Boost状態を経ることにより、バイアス電圧Vbiasが維持されて逆相電圧信号−Vin/2が容量変化比倍に増幅された逆相出力電圧信号Voutput1Xが出力される。
ここで、正相出力電圧信号Voutput1と逆相出力電圧信号Voutput1Xとは、図13(d)に示す差動出力電圧信号Voutput1−Voutput1Xとして用いられる。
したがって、本発明の第3の実施形態に係る増幅器300を備える回路は、本発明の第3の実施形態に係る増幅器300から出力される正相出力電圧信号Voutput1と逆相出力電圧信号Voutput1Xとを、図13(d)に示す差動出力電圧信号Voutput1−Voutput1Xとして捉えることにより、正相出力電圧信号Voutput1と逆相出力電圧信号Voutput1Xに生じる同じ量のノイズ(偶数時歪み)を相殺することができる。
また、本発明の第3の実施形態に係る増幅器300は、正相入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、正相電圧信号が容量変化比倍に増幅された正相出力電圧信号を出力することができるので、正相出力電圧信号が必要以上に大きくなることはない。同様に、逆相入力信号に対して、バイアス電圧の大きさが保持されたまま、逆相電圧信号が容量変化比倍に増幅された逆相出力電圧信号を出力することができるので、逆相出力電圧信号が必要以上に大きくなることもない。したがって、本発明の第3の実施形態に係る増幅器300を備える回路では、本発明の第3の実施形態に係る増幅器300の差動出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該差動出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、差動出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、差動出力電圧信号に歪みが生じず、所望の差動出力電圧信号を得ることができる。
(第4の実施形態)
図14は、本発明の第4の実施形態に係る増幅器400を示す説明図である。
図14は、本発明の第4の実施形態に係る増幅器400を示す説明図である。
図14を参照すると、本発明の第4の実施形態に係る増幅器400は、本発明の第3の実施形態に係る増幅器300と基本的に同じ構成をとっており、差動増幅回路を構成する。また、本発明の第4の実施形態に係る増幅器400は、図12に示す本発明の第3の実施形態に係る増幅器300と比較すると、p−MOSバラクタP1とp−MOSバラクタP2とのDrain端子は互いに接続されているが、上記p−MOSバラクタそれぞれのDrain端子と、p−MOSバラクタP1とp−MOSバラクタP2とのそれぞれのSource端子とは接続されていない。また、n−MOSバラクタN1とn−MOSバラクタN2とのDrain端子は互いに接続されているが、上記n−MOSバラクタそれぞれのDrain端子と、n−MOSバラクタN1とn−MOSバラクタN2とのそれぞれのSource端子とは接続されていない。上記のような構成においても、Source端子、またはDrain端子に一方に電源電圧Vddを印加することにより、反転層を変化させて、p−MOSバラクタP1、p−MOSバラクタP2、n−MOSバラクタN1とn−MOSバラクタN2の静電容量を可変とすることができる。
したがって、本発明の第4の実施形態に係る増幅器400は、本発明の第3の実施形態に係る増幅器300よりも配線を簡略化することができ、また、図14に示すようにスイッチSW2、SW3は、p−MOSバラクタP1、P2とn−MOSバラクタN1、N2とのSource端子としか接続されないために、スイッチSW2、SW3にかかる負荷を軽減することができる。
また、本発明の第4の実施形態に係る増幅器400は、本発明の第3の実施形態に係る増幅器300と同様に、正相入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、正相電圧信号が容量変化比倍に増幅された正相出力電圧信号を出力することができるので、正相出力電圧信号が必要以上に大きくなることはない。同様に、逆相入力信号に対して、バイアス電圧の大きさが保持されたまま、逆相電圧信号が容量変化比倍に増幅された逆相出力電圧信号を出力することができるので、逆相出力電圧信号が必要以上に大きくなることもない。したがって、本発明の第4の実施形態に係る増幅器400を備える回路では、本発明の第4の実施形態に係る増幅器400の差動出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該差動出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、差動出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、差動出力電圧信号に歪みが生じず、所望の差動出力電圧信号を得ることができる。
なお、図14では、スイッチSW2、SW3が、p−MOSバラクタP1、P2とn−MOSバラクタN1、N2とのSource端子のみに接続される構成を示したが、上記に限られず、スイッチSW2、SW3が、p−MOSバラクタP1、P2とn−MOSバラクタN1、N2とのDrain端子のみに接続される構成をとってもよい。
(第5の実施形態)
数式1に示すように、離散時間パラメトリック増幅器は、容量変化比により信号を増幅、または減衰させることができる。そこで、次に、Track状態からHold状態を経てBoost状態に移り変わる過程において、p−MOSバラクタとn−MOSバラクタとの静電容量が増加する場合と、減少する場合を組み合わせることにより、出力電圧信号のゲインを切り替えることが可能な本発明の第5の実施形態に係る増幅器について説明する。図15は、本発明の第5の実施形態に係る増幅器500を示す説明図である。ここで、図15は、Track状態を示している。
数式1に示すように、離散時間パラメトリック増幅器は、容量変化比により信号を増幅、または減衰させることができる。そこで、次に、Track状態からHold状態を経てBoost状態に移り変わる過程において、p−MOSバラクタとn−MOSバラクタとの静電容量が増加する場合と、減少する場合を組み合わせることにより、出力電圧信号のゲインを切り替えることが可能な本発明の第5の実施形態に係る増幅器について説明する。図15は、本発明の第5の実施形態に係る増幅器500を示す説明図である。ここで、図15は、Track状態を示している。
図15を参照すると、本発明の第5の実施形態に係る増幅器500は、スイッチSW1の接続状態に応じてバイアス電圧Vbiasと電圧信号Vinとが重畳された入力電圧信号Vinputが入力される第1増幅部502と第2増幅部504とを備える。ここで、第1増幅部502と第2増幅部504とは、直列に接続される。
第1増幅部502は、本発明の第1の実施形態に係る増幅器100と同様の構成であり、p−MOSバラクタP1と、n−MOSバラクタN1とから構成され、p−MOSバラクタP1とn−MOSバラクタN1とのGate端子には、スイッチSW1の接続状態に応じて入力電圧信号Vinputが入力される。また、p−MOSバラクタP1のSource端子とDrain端子とは、スイッチSW2の接続状態に応じて、電源電圧源とグランドとに接続され、n−MOSバラクタN1のSource端子とDrain端子とは、スイッチSW3の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、p−MOSバラクタP1は、n−MOSバラクタN1と逆導電性を有している。したがって、p−MOSバラクタP1とn−MOSバラクタN1との静電容量の増減変化を合わせるためには、スイッチSW2が電源電圧源に接続されている状況下でスイッチSW3をグランドに接続する必要性があると共に、スイッチSW2がグランドに接続されている状況では、スイッチSW3を電源電圧源に接続する必要性がある。
第2増幅部504は、本発明の第1の実施形態に係る増幅器100と同様の構成であり、p−MOSバラクタP2と、n−MOSバラクタN2とから構成され、p−MOSバラクタP2とn−MOSバラクタN2とのGate端子には、スイッチSW1の接続状態に応じて入力電圧信号Vinputが入力される。また、p−MOSバラクタP2のSource端子とDrain端子とは、スイッチSW4の接続状態に応じて、電源電圧源とグランドとに接続され、n−MOSバラクタN2のSource端子とDrain端子とは、スイッチSW5の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、p−MOSバラクタP2は、n−MOSバラクタN2と逆導電性を有している。したがって、p−MOSバラクタP2とn−MOSバラクタN2との静電容量の増減変化を合わせるためには、スイッチSW4が電源電圧源に接続されている状況下でスイッチSW5をグランドに接続する必要性があると共に、スイッチSW4がグランドに接続されている状況で、スイッチSW5を電源電圧源に接続する必要性がある。
この第5の実施形態に係る増幅器500は、次のような動作を行う。
(1)Track状態からHold状態を経てBoost状態に移り変わる際、増幅器500においては、クロック信号φ2に基づき、第1増幅部502のスイッチSW2、SW3のON/OFFが切り換えられ、p−MOSバラクタP1とn−MOSバラクタN1との静電容量が増加、または、減少する。
(2)Track状態からHold状態を経てBoost状態に移り変わる際、増幅器500は、クロック信号φ3に基づき、第2増幅部504のスイッチSW4、SW5のON/OFFが切り換えられ、p−MOSバラクタP2とn−MOSバラクタN2との静電容量が増加、または、減少する。
(1)Track状態からHold状態を経てBoost状態に移り変わる際、増幅器500においては、クロック信号φ2に基づき、第1増幅部502のスイッチSW2、SW3のON/OFFが切り換えられ、p−MOSバラクタP1とn−MOSバラクタN1との静電容量が増加、または、減少する。
(2)Track状態からHold状態を経てBoost状態に移り変わる際、増幅器500は、クロック信号φ3に基づき、第2増幅部504のスイッチSW4、SW5のON/OFFが切り換えられ、p−MOSバラクタP2とn−MOSバラクタN2との静電容量が増加、または、減少する。
例えば、(ケースa)Track状態からHold状態を経てBoost状態に移り変わるときに(すなわち、Boost時)、(i)第1増幅部のp−MOSバラクタP1とn−MOSバラクタN1との静電容量が減少、(ii)第2増加部のp−MOSバラクタP2とn−MOSバラクタN2との静電容量が増加、する場合を想定する。この場合、増幅器500においては、回路全体としての増幅作用が打ち消されて、出力電圧信号Voutputのゲインは”1”となり、出力電圧信号Voutputは、入力電圧信号Vinputと同様の信号となる。(ケースb)また、Boost時、第1増幅部のp−MOSバラクタP1とn−MOSバラクタN1との静電容量と、第2増加部のp−MOSバラクタP2とn−MOSバラクタN2との静電容量との双方を減少させた場合、出力電圧信号Voutputのゲインはk(容量変化比)となり、出力電圧信号Voutputは、入力電圧信号Vinputをk倍に増幅した信号となる。(ケースc)同様に、Boost時に、第1増幅部のp−MOSバラクタP1とn−MOSバラクタN1との静電容量と、第2増加部のp−MOSバラクタP2とn−MOSバラクタN2との静電容量との双方を増加させた場合、出力電圧信号Voutputのゲインは1/kとなり、出力電圧信号Voutputは、入力電圧信号Vinputを1/k倍に減衰した信号となる。
すなわち、上記ケースa、b、cに示すように、図15に示す本発明の第5の実施形態に係る増幅器500では、第1増幅部502と第2増幅部504との静電容量をそれぞれ独立に変えることにより、次式のような容量変化比の切り替え、すなわち、ゲインの切り替えが可能となる。
また、図15に示す本発明の第5の実施形態に係る増幅器500は、第1増幅部502と第2増幅部504との2つの増幅部を備えることにより、数式4に示す3種類のゲインの切り替えが可能となるが、本発明の第5の実施形態に係る増幅器500は図15の構成に限られない。例えば、さらに第3増幅部(図示せず)を設けることにより、数式5に示すゲインの切り替えが可能となる。
数式5に示すように、本発明の第5の実施形態に係る増幅器500が第1〜第3増幅部の3つの増幅部を備えることによって、第1〜第3増幅部が有するp−MOSバラクタとn−MOSバラクタとの静電容量の増減変化をすべて同一とすることにより、出力電圧信号Voutputのゲインはk、または1/kとなる。したがって、本発明の第5の実施形態に係る増幅器500は、入力電圧信号Vinputを、k(容量変化比)倍に増幅、または1/k倍に減衰することができる。また、第1〜第3増幅部が有するp−MOSバラクタとn−MOSバラクタとの静電容量の増減を、それぞれ独立に変化させることにより、出力電圧信号Voutputのゲインは(2k+1)/(k+2)、または(k+2)/(2k+1)となる。したがって、本発明の第5の実施形態に係る増幅器500は、ゲインに応じて増幅、減衰した出力電圧信号Voutputを出力することができる。
したがって、本発明の第5の実施形態に係る増幅器500は、複数の増幅部を直列に接続、すなわち、p−MOSバラクタとn−MOSバラクタとからなるCMOSを複数個並列に組み合わせることにより、増幅器全体としての容量変化比の切り替えを行い、当該容量変化比に応じて増幅された出力電圧信号を出力することができる。
また、本発明の第5の実施形態に係る増幅器500は、本発明の第1の実施形態に係る増幅器100と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第5の実施形態に係る増幅器500を備える回路では、本発明の第5の実施形態に係る増幅器500の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
(第6の実施形態)
次に、本発明に係る第6の実施形態として、本発明に係る増幅の原理を用いた増幅器を備えたチャージドメインフィルタ回路について説明する。
次に、本発明に係る第6の実施形態として、本発明に係る増幅の原理を用いた増幅器を備えたチャージドメインフィルタ回路について説明する。
[本発明の実施形態に係るチャージドメインフィルタ回路の基本動作]
まず、本発明の実施形態に係るチャージドメインフィルタ回路の基本動作について説明する。図16は、本発明の実施形態に係る増幅器を備えたチャージドメインフィルタ回路の概略を示す説明図である。
まず、本発明の実施形態に係るチャージドメインフィルタ回路の基本動作について説明する。図16は、本発明の実施形態に係る増幅器を備えたチャージドメインフィルタ回路の概略を示す説明図である。
本発明の実施形態に係るチャージドメインフィルタ回路は、Reset状態、Charge状態、およびDump状態の基本動作を繰り返すことにより、電荷転送を行う回路である。上記Reset状態、上記Charge状態、および上記Dump状態それぞれは、例えば、図16に示すような、概略的なスイッチにより実現することができる。
例えば、Reset状態は、Resetスイッチが閉じ、ChargeスイッチとDumpスイッチとが開くことにより実現される。Reset状態では、Resetスイッチを介して、可変容量素子C1とC2とにバイアス電圧Vdd/2が印加され、バイアス電圧に初期化される。ここで、Reset状態では、可変容量素子C1およびC2それぞれの静電容量を小さい状態(すなわち、Boost状態)とすることにより、初期化をより高速に行うことができる。
また、Charge状態は、Reset状態からResetスイッチを開き、Chargeスイッチを閉じることにより実現される。Charge状態では、Chargeスイッチを介して、可変容量素子C1とC2とに入力電圧信号Vinputが印加されて電荷が蓄積される。ここで、Charge状態では、可変容量素子C1およびC2それぞれの静電容量を大きい状態(すなわち、Track状態)とする。
また、Dump状態は、Charge状態からChargeスイッチを開き、Dumpスイッチを閉じることにより実現される。Dump状態では、可変容量素子C1とC2とに蓄積された電荷が後段の回路に転送される。ここで、Dump状態では、可変容量素子C1およびC2それぞれの静電容量を小さい状態(すなわち、Boost状態)とすることにより、バイアス電圧が維持され、電圧信号が増幅された出力電圧信号Voutputを出力することができる。
本発明の実施形態に係るチャージドメインフィルタ回路は、上記のような動作により、電圧信号後段の回路に転送する。また、上記に示すように、Charge状態とBoost状態とは排他的な関係となる。
[本発明の第6の実施形態に係るチャージドメインフィルタ回路]
図17は、本発明の第6の実施形態に係る増幅器を備えたチャージドメインフィルタ回路600を示す説明図である。また、図18は、図17に示す本発明の第6の実施形態に係る信号の波形を示す説明図である。ここで、チャージドメインフィルタ回路とは、異なる周波数帯域の無線信号を一つのRF(Radio Frequency)回路で受信可能なリコンフィギャラブルRF技術を用いた回路の一つである。
図17は、本発明の第6の実施形態に係る増幅器を備えたチャージドメインフィルタ回路600を示す説明図である。また、図18は、図17に示す本発明の第6の実施形態に係る信号の波形を示す説明図である。ここで、チャージドメインフィルタ回路とは、異なる周波数帯域の無線信号を一つのRF(Radio Frequency)回路で受信可能なリコンフィギャラブルRF技術を用いた回路の一つである。
図17を参照すると、本発明の第6の実施形態に係るチャージドメインフィルタ回路600は、トランスコンダクタ(gm)602と、第1SINCフィルタ回路604と、第2SINCフィルタ回路606と、第2SINCフィルタ回路の出力電圧信号を変換するアナログ−デジタル変換回路(Analog to Digital Converter;ADC)608とを備える。
トランスコンダクタ602は、入力された電圧信号を、当該電圧信号に比例する電流に変換して出力する電圧電流変換装置である。第1SINCフィルタ回路604は、所定の静電容量を有するキャパシタC1〜C4と、スイッチSW1〜SW12とを備える。第2SINCフィルタ回路606は、本発明の第1の実施形態に係るp−MOSバラクタに相当する第1可変静電容量素子C1p〜C4pと、本発明の第1の実施形態に係るn−MOSバラクタに相当する第2可変静電容量素子C1n〜C4nと、スイッチSW13〜SW22を備える。すなわち、図17において第2SINCフィルタ回路606は、本発明の第1の実施形態に係る増幅器100に対応する4つの増幅部610〜616を備える構成となっている。アナログ−デジタル変換回路608は、アナログ信号をデジタル信号に変換する回路である。
まず、本発明の第6の実施形態に係るチャージドメインフィルタ回路600の動きを図18に示すクロック信号に基づいて説明する。ここで、第1SINCフィルタ回路604は4つのキャパシタC1〜C4を備え、第2SINCフィルタ回路606は4つの増幅部610〜616を備えるが、説明の便宜上キャパシタC1、C2と増幅部610、612に着目して説明する。
まず、第1SINCフィルタ回路604から第2SINCフィルタ回路606への電荷の入出力について説明する。クロック信号φ1rがハイとなると、スイッチSW1が閉じられてキャパシタC1にバイアス電圧Vbiasが印加され、キャパシタC1に溜まった電荷が除電される。また、クロック信号φ1rがローとなるとスイッチSW1が開いてバイアス電圧Vbiasの印加が停止される。次に、クロック信号φ1がハイとなると、スイッチSW2が閉じられることによりトランスコンダクタ602から出力される電流が入力されて、キャパシタC1は電荷を蓄える。同様に、クロック信号φ2rがハイとなると、スイッチSW4が閉じられてキャパシタC2にバイアス電圧Vbiasが印加され、キャパシタC2に溜まった電荷が除電される。次に、クロック信号φ2がハイとなると、スイッチSW5が閉じられることによりトランスコンダクタ602から出力される電流が入力されて、キャパシタC2は電荷を蓄える。そして、クロック信号φ4がハイとなると、スイッチSW3、SW6が閉じられることによりキャパシタC1、C2に蓄えられた電荷の一部が、第2SINCフィルタ回路606に出力される。このとき、クロック信号ψ1がハイとなるので、スイッチSW14が閉じられ、増幅部610には、第1SINCフィルタ回路604のキャパシタC1、C2に保持される電荷と平衡状態が保たれるように電荷が蓄えられる。ここで、上記のように、複数のキャパシタ間(本発明の第6の実施形態では、キャパシタと増幅部間)で平衡状態を形成するようにして電荷を共有することは、チャージシェアリングと呼ばれる。また、増幅部610に入力される電荷は、キャパシタC1、C2から出力される電荷であるため、サンプリングレートが1/2にデシメーション(Decimation)される。
次に、第2SINCフィルタ回路606に着目すると、増幅部610は、クロック信号ψ4がハイとなると、第1可変静電容量素子C1pと第2可変静電容量素子C1nとは、上述した本発明の第1の実施形態の増幅器100が備えるp−MOSバラクタP1とn−MOSバラクタN1と同様に静電容量が増加する。次に、クロック信号ψ1rがハイとなると、スイッチSW13が閉じられて増幅部610にバイアス電圧Vbiasが印加され、増幅部610に溜まった電荷が除電される。そして、クロック信号ψ1がハイとなると、スイッチSW14が閉じられて、チャージシェアリングにより電荷が蓄えられる。再びクロック信号ψ4がハイとなると、第1可変静電容量素子C1pと第2可変静電容量素子C1nとは、上述した本発明の第1の実施形態の増幅器100が備えるp−MOSバラクタP1とn−MOSバラクタN1と同様に静電容量が減少して、容量変化比の変化に応じて出力電圧信号を増幅する。このとき、スイッチSW15もクロック信号ψ4に応じて閉じられるため、増幅部610からは、増幅された出力電圧信号が出力される。なお、増幅部612は、増幅部610と同様にチャージシェアリングによって電荷が蓄えられ、クロック信号ψ4がハイとなるとき、増幅部610と同時に、増幅部612から出力電圧信号が出力されて、出力電圧信号がデシメーションされる。
また、第1SINCフィルタ回路604のキャパシタC3、C4と、第2SINCフィルタ回路606の増幅部614、616とは、上述した第1SINCフィルタ回路604のキャパシタC1、C2と、第2SINCフィルタ回路606の増幅部610、612と同様に、図18に示すクロック信号φ1r〜φ4r、φ1〜φ4、ψ1r〜ψ4r、ψ1〜ψ4に基づいて、チャージシェアリングと、出力電圧信号のデシメーションを行う。
アナログ−デジタル変換回路608は、クロック信号ψ4がハイのとき、増幅部610、612によって増幅された出力電圧信号をデジタル値に変換し、クロック信号ψ2がハイのとき、増幅部614、616によって増幅された出力電圧信号をデジタル値に変換する。
したがって、本発明の第6の実施形態に係るチャージドメインフィルタ回路600は、トランスコンダクタ602に入力された電圧信号を増幅、デシメーションし、さらにはデジタル化した出力電圧信号を出力することができる。
また、本発明の第6の実施形態に係るチャージドメインフィルタ回路600が備える増幅器は、本発明の第1の実施形態に係る増幅器100と同様に、チャージシェアリングによる入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第6の実施形態に係る増幅器を備えるチャージドメインフィルタ回路600では、本発明の第6の実施形態に係る増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
(第7の実施形態)
次に、本発明の第7の実施形態について説明する。ここで、上記各実施形態においては、逆導電型のMOSバラクタ(p−MOSおよびn−MOS)を用いてCMOS型の増幅器を実現し、電圧Boost時に発生する上記[第1の問題]〜[第3の問題]を解決しようとするものであった。これに対して、本実施形態にかかる増幅器は、同一導電型の可変容量素子(MOSバラクタ)を用いることにより、上記各実施形態と、同様の機能を実現しようとするものである。以下、この増幅器構成および動作について詳述する。
次に、本発明の第7の実施形態について説明する。ここで、上記各実施形態においては、逆導電型のMOSバラクタ(p−MOSおよびn−MOS)を用いてCMOS型の増幅器を実現し、電圧Boost時に発生する上記[第1の問題]〜[第3の問題]を解決しようとするものであった。これに対して、本実施形態にかかる増幅器は、同一導電型の可変容量素子(MOSバラクタ)を用いることにより、上記各実施形態と、同様の機能を実現しようとするものである。以下、この増幅器構成および動作について詳述する。
[同一導電型の可変静電容量素子により構成される増幅器の増幅の原理]
図19は、本発明の実施形態に係る増幅器の増幅の原理を説明する説明図である。ここで、図19(a)はTrack状態、図19(b)はHold状態、そして、図19(c)はBoost状態をそれぞれ示している。
図19は、本発明の実施形態に係る増幅器の増幅の原理を説明する説明図である。ここで、図19(a)はTrack状態、図19(b)はHold状態、そして、図19(c)はBoost状態をそれぞれ示している。
図19を参照すると、本発明の実施形態に係る同一導電型の可変静電容量素子により構成された増幅器は、(1)静電容量が可変する第1可変静電容量素子Aと、(2)第1可変静電容量素子Aと同一導電型の第2可変静電容量素子Bとを有しており、第1可変静電容量素子Aと第2可変静電容量素子Bとには、スイッチSW1の接続状態に応じてバイアス電圧Vdd/2と電圧信号Vinとが入力される。また、第1可変静電容量素子Aは電源電圧源と接続され、第2可変静電容量素子Bはグランドに接続される。なお、図19では、バイアス電圧をVdd/2としたが、上記に限られないことは、言うまでもない。
まず、図19(a)に示すように、Track状態では、スイッチSW1が閉じられることにより、バイアス電圧Vdd/2と電圧信号VinとがスイッチSW1を通じて入力される。したがって、第1可変静電容量素子Aの両端における電位差は、Va1=Vdd/2−Vinとなり、また、第2可変静電容量素子Bの両端における電位差は、Vb1=Vdd/2+Vinとなる。この結果、第1可変静電容量素子Aと第2可変静電容量素子Bには、電荷が蓄えられる。
次に、図19(b)に示すように、Hold状態では、Track状態からスイッチSW1が開くことにより、バイアス電圧Vdd/2と電圧信号Vinとの入力が停止される。ここで、Hold状態では、以下の関係が成立する。
(1)第1可変静電容量素子Aの下端(図19(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qa1=−C1・Va1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子Bの上端(図19(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qb1=C1・Vb1=C1(Vdd/2+Vin)が保持される。
(1)第1可変静電容量素子Aの下端(図19(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qa1=−C1・Va1=−C1(Vdd/2−Vin)が保持される。
(2)第2可変静電容量素子Bの上端(図19(b)におけるスイッチSW1と接続される側の端子)には、スイッチSW1が開く直前の電荷Qb1=C1・Vb1=C1(Vdd/2+Vin)が保持される。
ここで、第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおける電荷の合計QtotalHoldは、QtotalHold=2・C1・Vinとなる。したがって、入力信号Vinが、静電容量C1の2倍の静電容量を有する静電容量素子に入力されているものと等価となる。
次に、図19(c)に示すように、Boost状態では、第1可変静電容量素子Aおよび第2可変静電容量素子Bの静電容量を、それぞれC1からC2(ここで、C1>C2である。)へと1/k倍に減少させる。すなわち、第1可変静電容量素子Aおよび第2可変静電容量素子Bの静電容量は、C2=C1/kとなる。
このとき、第1可変静電容量素子Aから電源電圧源側へ電荷Q’=(k−1)C2・Vdd/2が移動することにより、第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおいて電荷Q’に相当する量の電荷が相殺される。したがって、第1可変静電容量素子Aの下端の電荷は、Qa2=−C2(Vdd/2−kVin)となり、また、第2可変静電容量素子Bの上端の電荷は、Qb2=−C2(Vdd/2+kVin)となる。
したがって、Boost状態では、第1可変静電容量素子Aの両端における電位差は、Va2=Vdd/2−kVinとなり、また、第2可変静電容量素子Bの両端における電位差は、Vb2=Vdd/2+kVinとなる。ここで、Boost状態における第1可変静電容量素子Aの下端と第2可変静電容量素子Bの上端とにおける電荷の合計QtotalBoostは、QtotalBoost=2・C1・Vin=QtotalHoldとなる。したがって、Boost状態においても電荷は保持される。
以上のように、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、上述した本発明の実施形態に係るCMOSを有する増幅器と同様に、入力されるバイアス電圧Vdd/2=Vbiasを保持したまま、入力される電圧信号Vinをk(容量変化比)倍に増幅することができる。したがって、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、従来のMOSFETパラメトリック増幅器10のように必要以上に出力電圧が大きくなることはないので、上述した従来のMOSFETパラメトリック増幅器10における3つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
また、上述した本発明の実施形態に係る増幅器の増幅の原理は、増幅器を構成する可変静電容量素子がCMOSの場合、もしくは、可変静電容量素子が同一導電型である場合を問わず、適用することができる。
[例外的な問題]
上記[同一導電型の可変静電容量素子により構成される増幅器の増幅の原理]で述べたように、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、第1可変静電容量素子Aの一端子、および第1可変静電容量素子Aの一端子と電気的に接続される第2可変静電容量素子Bの一端子において同じ量の電荷を相殺させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅することができる。しかしながら、例えば、第1可変静電容量素子Aおよび第2可変静電容量素子Bそれぞれの製造のばらつきなど予期せぬ事態が発生し、第1可変静電容量素子Aの静電容量と、第2可変静電容量素子Bの静電容量とに容量差ΔCが生じると、所望の効果を十分に得られない可能性がある。その理由について、図19を参照しつつ、簡潔に説明すると、以下のとおりである。
上記[同一導電型の可変静電容量素子により構成される増幅器の増幅の原理]で述べたように、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、第1可変静電容量素子Aの一端子、および第1可変静電容量素子Aの一端子と電気的に接続される第2可変静電容量素子Bの一端子において同じ量の電荷を相殺させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅することができる。しかしながら、例えば、第1可変静電容量素子Aおよび第2可変静電容量素子Bそれぞれの製造のばらつきなど予期せぬ事態が発生し、第1可変静電容量素子Aの静電容量と、第2可変静電容量素子Bの静電容量とに容量差ΔCが生じると、所望の効果を十分に得られない可能性がある。その理由について、図19を参照しつつ、簡潔に説明すると、以下のとおりである。
例えば、第1可変静電容量素子Aの静電容量と、第2可変静電容量素子Bの静電容量とに容量差ΔCが生じている場合、図19(b)において第1可変静電容量素子Aの下端(図19(b)におけるスイッチSW1と接続される側の端子)の電荷は、Qa1=−C1(Vdd/2−Vin)となり、また、図19(b)において第2可変静電容量素子Bの上端(図19(b)におけるスイッチSW1と接続される側の端子)の電荷は、Qb1=(C1+ΔC)・(Vdd/2+Vin)となる。このとき、図19(b)において、第1可変静電容量素子Aの下端の電荷、および第2可変静電容量素子Bの上端の電荷の合計は、Qtotal=(2・C1+ΔC)Vin+ΔC・(Vdd/2)となり、電荷がバイアス電圧Vdd/2にも依存することとなる。
したがって、Boost状態を経て増幅器から出力される出力電圧信号Voutputは、数式6に示すように、バイアス電圧Vbias=Vdd/2も増幅されたものとなってしまう。
ここで、数式6に示されるバイアス電圧Vbiasの増幅量は、容量差ΔCが小さければ小さいほど、上述した従来のMOSFETパラメトリック増幅器10において増幅されるバイアス電圧の増幅量よりも小さくなる。しかしながら、数式6が示すようにバイアス電圧Vbiasが増幅されると、「出力電圧信号の取り扱いを容易とすることができる」、「回路の微細化および低消費電力化に寄与することができる」、「所望の出力電圧信号を得ることができる」という本発明の実施形態に係る増幅器の効果を十分に得ることが出来なくなる可能性がある。
本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、第1可変静電容量素子Aおよび第2可変静電容量素子Bそれぞれが、同一導電型である。ここで、同一導電型の可変静電容量素子では、サイズが略同一であれば、製造のばらつきなどの予期せぬ事態が発生が発生したとしても、生じる容量差ΔCは非常に小さくなり、容量差ΔCを許容可能な誤差として取り扱うことができる。したがって、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、第1可変静電容量素子Aおよび第2可変静電容量素子Bの静電容量をそれぞれ同一(略同一)とすることができるので、上述した例外的な問題は生じず、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅することができる。
[本発明の第7の実施形態に係る増幅器]
次に、図20〜図22を参照しつつ、本発明の第7の実施形態に係る増幅器700について説明する。ここで、図20は、本発明の第7の実施形態に係る増幅器700のTrack状態を示す図であり、図21は、本発明の第7の実施形態に係る増幅器700のBoost状を示す図である。
次に、図20〜図22を参照しつつ、本発明の第7の実施形態に係る増幅器700について説明する。ここで、図20は、本発明の第7の実施形態に係る増幅器700のTrack状態を示す図であり、図21は、本発明の第7の実施形態に係る増幅器700のBoost状を示す図である。
また、図22は、本発明の第7の実施形態に係る信号の波形を示す説明図であり、(a)にはスイッチを制御する制御クロック信号を、(b)には、本発明の第7の実施形態に係る増幅器700に入力される入力電圧信号Vinputを、(c)には、増幅器700から出力される出力電圧信号Voutputを、それぞれ、示している。なお、図20〜図22では、バイアス電圧をVbias=Vdd/2として示しているが、バイアス電圧が上記に限られないことは、言うまでもない。
図20、図21を参照すると、本発明の第7の実施形態に係る増幅器700は、n−MOSバラクタN1、N2から構成される。n−MOSバラクタN1、N2とは、図2に示すMOSFETと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器700が備えるn−MOSバラクタN1、N2それぞれは、Gate端子の幅と長さが、略同一(すなわち、製造のばらつき程度は許容できる。)であることが望ましい。
n−MOSバラクタN1のGate端子と、n−MOSバラクタN2のソース端子およびドレイン端子とには、スイッチSW1の接続状態に応じて、入力電圧信号Vinputが入力される。なお、増幅器700に入力される入力電圧信号Vinputは、図22(b)に示すように、バイアス電圧Vdd/2と電圧信号Vinとが重畳された信号である。
また、n−MOSバラクタN1のSource端子およびDrain端子は、スイッチSW3の接続状態に応じて電源電圧源とグランドとに接続され、n−MOSバラクタN2のGate端子は、スイッチSW2の接続状態に応じて電源電圧源とグランドとに接続される。n−MOSバラクタN1、N2は、互いに同一導電型であるが、スイッチSW1に接続されている端子がそれぞれ異なる。したがって、n−MOSバラクタN1、N2双方において静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
ここで、スイッチSW1は、図22(a)に示すクロック信号φ1と同期してクロック信号φ1がハイのとき閉じ、n−MOSバラクタN1のGate端子と、n−MOSバラクタN2のソース端子およびドレイン端子とに、バイアス電圧Vdd/2と電圧信号Vinとを入力する。また、スイッチSW1は、クロック信号φ1がローのときに開くことにより、n−MOSバラクタN1のGate端子と、n−MOSバラクタN2のソース端子およびドレイン端子とに対するバイアス電圧Vdd/2と電圧信号Vinとの入力を制御する。なお、クロック信号φ1とスイッチSW1との関係は上記に限られず、例えば、クロック信号φ1がローのときスイッチSW1が閉じるとしてもよい。
スイッチSW2は、図22(a)に示すクロック信号φ2と同期して、例えば、クロック信号φ2がハイのときグランドに接続され、クロック信号φ2がローのとき電源電圧源に接続される。また、スイッチSW3は、クロック信号φ2と同期して、例えば、クロック信号φ2がハイのとき電源電圧源に接続され、クロック信号φ2がローのときグランドに接続される。なお、本実施形態においても、図22(a)に示すように、クロック信号φ1とクロック信号φ2とは、位相が重ならないように入力されるが、その理由は上記第1実施形態と同様である(Hold状態を作り出すため)。
図20に示すTrack状態では、クロック信号φ1がハイとなることによりスイッチSW1が閉じ、n−MOSバラクタN1のGate端子と、n−MOSバラクタN2のソース端子およびドレイン端子とに入力電圧信号Vinputが入力される。
また、スイッチSW2は、クロック信号φ2がローのとき電源電圧源に接続され、スイッチSW3は、クロック信号φ2がローのときグランドに接続される。このとき、n−MOSバラクタN1、N2それぞれのGate端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、n−MOSバラクタN1、N2それぞれには、入力電圧信号Vinputに応じた電荷が蓄積される。
また、図21に示すBoost状態では、クロック信号φ1がローとなることによりスイッチSW1が開き、入力電圧信号Vinputの入力が停止される。
また、スイッチSW2は、クロック信号φ2がハイのときグランドに接続され、スイッチSW3は、クロック信号φ2がハイのとき電源電圧源に接続される。このとき、n−MOSバラクタN1、N2それぞれのGate端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。このとき、n−MOSバラクタN1のGate端子と、n−MOSバラクタN2のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Vdd/2の大きさが保持されたまま、電圧信号Vinが容量変化比倍に増幅される。
したがって、本発明の第7の実施形態に係る増幅器700の出力電圧Voutputは、図22(c)に示すように、入力電圧信号Vinputに対して、バイアス電圧Vdd/2の大きさが保持されたまま、電圧信号Vinが容量変化比倍に増幅された波形となる。ここで、出力電圧Voutputは、電源電圧Vddよりも小さいため、従来のMOSFETパラメトリック増幅器10のように出力電圧に歪みは生じていない。なお、図22(a)に示すように、クロック信号φ1が立ち下がってからクロック信号φ2が立ち上がることで、図20に示すTrack状態からHold状態を経て、図21に示すBoost状態に遷移する。
以上のように、本発明の第7の実施形態に係る増幅器700は、サイズ(ここで、サイズとはGate端子の幅と長さとを指す。)が略同一のn−MOSバラクタを上下(ここで、「上下」とは、例えば、図20に示す対象的な配置を指す。したがって、「左右」や「ななめ」なども当然にして本発明の第7の実施形態に係る増幅器700の構成に含まれる。)に配置する構成をとる。ここで、サイズが略同一である同一導電型のMOSバラクタでれば、たとえ、増幅器700を構成するn−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、MOSバラクタ相互における容量差は非常に小さくなる。したがって、本発明の第7の実施形態に係る増幅器700では、たとえ、増幅器700を構成するn−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、容量差ΔCを非常に小さくすることができる。
したがって、本発明の第7の実施形態に係る増幅器700は、増幅後も入力電圧信号に含まれるバイアス電圧の大きさを維持することができる。
また、本発明の第7の実施形態に係る増幅器700は、本発明の第1の実施形態に係る増幅器100と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第7の実施形態に係る増幅器700を備える回路では、増幅器700の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
(第8の実施形態)
本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器として、本発明の第7の実施形態に係る増幅器700では、n−MOSバラクタを用いる構成を示した。しかしながら、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、n−MOSバラクタを用いる構成に限られない。そこで、次に、本発明の第8の実施形態に係る増幅器として、n−MOSバラクタに対して逆導電型であるp−MOSバラクタを用いる構成を示す。
本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器として、本発明の第7の実施形態に係る増幅器700では、n−MOSバラクタを用いる構成を示した。しかしながら、本発明の実施形態に係る同一導電型の可変静電容量素子により構成される増幅器は、n−MOSバラクタを用いる構成に限られない。そこで、次に、本発明の第8の実施形態に係る増幅器として、n−MOSバラクタに対して逆導電型であるp−MOSバラクタを用いる構成を示す。
図23および図24は、本発明の第8の実施形態に係る増幅器800を示す説明図であり、図23には、Track状態を、図24には、Boost状態を、それぞれ、示している。
図23、図24を参照すると、本発明の第8の実施形態に係る増幅器800は、p−MOSバラクタP1、P2から構成される。ここで、p−MOSバラクタP1、P2とは、図2に示すMOSFETと同様に、反転層の有無によって静電容量を変化させることができる。ここで、増幅器800が備えるp−MOSバラクタP1、P2それぞれは、Gate端子の幅と長さが、略同一(すなわち、製造のばらつき程度は許容できる。)であることが望ましい。
p−MOSバラクタP1のGate端子と、p−MOSバラクタP2のソース端子およびドレイン端子とには、スイッチSW1の接続状態に応じて、入力電圧信号Vinputが入力される。ここで、増幅器800に入力される入力電圧信号Vinputは、図22(b)に示す本発明の第7の実施形態に係る入力電圧信号Vinputと同様に、バイアス電圧Vdd/2と電圧信号Vinとが重畳された信号である。
また、p−MOSバラクタP1のSource端子およびDrain端子は、スイッチSW2の接続状態に応じて電源電圧源とグランドとに接続され、p−MOSバラクタP2のGate端子は、スイッチSW3の接続状態に応じて電源電圧源とグランドとに接続される。ここで、p−MOSバラクタP1、P2は、互いに同一導電型であるが、スイッチSW1に接続されている端子がそれぞれ異なる。したがって、p−MOSバラクタP1、P2双方において静電容量の増減変化を合わせるために、スイッチSW2が電源電圧源に接続されている場合は、スイッチSW3はグランドに接続され、また、スイッチSW2がグランドに接続されている場合は、スイッチSW3は電源電圧源に接続される。
図23に示すTrack状態では、クロック信号φ1がハイとなることによりスイッチSW1が閉じ、p−MOSバラクタP1のGate端子と、p−MOSバラクタP2のソース端子およびドレイン端子とに入力電圧信号Vinputが入力される。
また、スイッチSW2は、クロック信号φ2がローのとき電源電圧源に接続され、スイッチSW3は、クロック信号φ2がローのときグランドに接続される。このとき、p−MOSバラクタP1、P2のそれぞれのGate端子直下の半導体界面には、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、p−MOSバラクタP1、P2それぞれには、入力電圧信号Vinputに応じた電荷が蓄積される。
また、図24に示すBoost状態では、クロック信号φ1がローとなることによりスイッチSW1が開き、入力電圧信号Vinputの入力が停止される。
また、スイッチSW2は、クロック信号φ2がハイのときグランドに接続され、スイッチSW3は、クロック信号φ2がハイのとき電源電圧源に接続される。このとき、p−MOSバラクタP1、P2それぞれのGate端子直下の半導体界面に生じていた反転層が消失し、静電容量がそれぞれ減少する。このとき、p−MOSバラクタP1のGate端子と、p−MOSバラクタP2のソース端子およびドレイン端子とは電荷を保持しているので、静電容量の変化によって、バイアス電圧Vdd/2の大きさが保持されたまま、電圧信号Vinが容量変化比倍に増幅される。
したがって、本発明の第7の実施形態に係る増幅器700と比較すると、本発明の第8の実施形態に係る増幅器800は、本発明の第7の実施形態に係る増幅器700が有する可変静電容量素子に対して逆導電型の可変静電容量素子を有するため、可変静電容量素子の接続関係が異なるが、増幅器としての機能は同様であることが分かる。
以上のように、本発明の第8の実施形態に係る増幅器800は、サイズが略同一のp−MOSバラクタを上下(ここで、「上下」とは、例えば、図23に示す対象的な配置を指す。したがって、「左右」や「ななめ」なども当然にして本発明の第8の実施形態に係る増幅器800の構成に含まれる。)に配置する構成をとる。ここで、サイズが略同一である同一導電型のMOSバラクタでれば、たとえ、増幅器800を構成するp−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、MOSバラクタ相互における容量差は非常に小さくなる。したがって、本発明の第8の実施形態に係る増幅器800では、たとえ、増幅器800を構成するp−MOSバラクタそれぞれに製造のばらつきなどがあったとしても、容量差ΔCを非常に小さくすることができる。
したがって、本発明の第8の実施形態に係る増幅器700は、増幅後も入力電圧信号に含まれるバイアス電圧の大きさを維持することができる。
また、本発明の第8の実施形態に係る増幅器800は、本発明の第1の実施形態に係る増幅器100と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第8の実施形態に係る増幅器800を備える回路では、増幅器800の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Vddよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
(第9の実施形態)
上述した第1〜第8の実施形態に係る増幅器は、p−MOSバラクタとn−MOSバラクタとにおける反転層の有無によって静電容量の変化が生じているので、「反転モード」の動作である。ここで、p−MOSバラクタとn−MOSバラクタとは、酸化膜の近傍に正孔が蓄積されることにより静電容量の変化が生じる「蓄積モード」でも動作する。したがって、上述した第1〜第8の実施形態に係る増幅器を、「蓄積モード」で動作するp−MOSバラクタとn−MOSバラクタとに置き換えた場合にも、上述した第1〜第8の実施形態に係る増幅器それぞれと同様に、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
上述した第1〜第8の実施形態に係る増幅器は、p−MOSバラクタとn−MOSバラクタとにおける反転層の有無によって静電容量の変化が生じているので、「反転モード」の動作である。ここで、p−MOSバラクタとn−MOSバラクタとは、酸化膜の近傍に正孔が蓄積されることにより静電容量の変化が生じる「蓄積モード」でも動作する。したがって、上述した第1〜第8の実施形態に係る増幅器を、「蓄積モード」で動作するp−MOSバラクタとn−MOSバラクタとに置き換えた場合にも、上述した第1〜第8の実施形態に係る増幅器それぞれと同様に、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば、本発明の第2の実施形態に係る増幅器では、第1の実施形態に係る増幅器に対してゲート幅が極小である複数の調整用p−MOSバラクタをさらに備える構成を示したが、係る構成に限られず、本発明の第3〜第6の実施形態に係る増幅器が、ゲート幅が極小である複数の調整用p−MOSバラクタをさらに備えてもよい。上述のように、本発明の第2の実施形態に係る増幅器が備える調整用p−MOSバラクタは、バイアス電圧を調整する役割を果たしており、本発明の第3〜第6の実施形態に係る増幅器が、ゲート幅が極小である複数の調整用p−MOSバラクタをさらに備えたとしても、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
また、本発明の第3〜第5の実施形態に係る増幅器では、CMOSを有する構成を示したが、係る構成に限られず、本発明の第3〜第5の実施形態に係る増幅器が、例えば、本発明の第8、第9の実施形態に係る増幅器のように同一導電型の可変静電容量素子で構成することもできる。さらに、本発明の第3〜第5の実施形態に係る増幅器が、例えば、CMOSを有する構成と、同一導電型の可変静電容量素子による構成とが混在した構成をとってもよい。かかる構成であっても、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができる。
また、本発明の第6の実施形態に係るチャージドメインフィルタ回路600では、第2SINCフィルタ回路606の増幅部610〜616が、本発明の第1の実施形態に係る増幅器である構成を示したが、係る構成に限られず、本発明の第6の実施形態に係るチャージドメインフィルタ回路における第2SINCフィルタ回路の増幅部が、本発明の第2〜第5、第7、第8の実施形態に係る増幅器であってもよい。増幅部を上記構成とした場合であっても、増幅部は、チャージシェアリングによる入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができる。
上述した構成は、当業者が容易に変更し得る程度のことであり、本発明の等価範囲に属するものと理解すべきである。
10 従来のMOSFETパラメトリック増幅器
100、200、300、400、500、700、800 増幅器
302、502 第1増幅部
304、504 第2増幅部
306 スイッチング部
600 チャージドメインフィルタ回路
C1p、P 第1可変静電容量素子
C1n、N 第2可変静電容量素子
Vbias、Vdd/2 バイアス電圧
Vin 電圧信号
Vin/2 正相電圧信号
−Vin/2 逆相電圧信号
Vinput、Vinput1_1 入力電圧信号
Vinput1 正相入力電圧信号
Vinput1X 逆相入力電圧信号
Voutput、Voutput1_1 出力電圧信号
Voutput1 正相出力電圧信号
Voutput1X 逆相出力電圧信号
100、200、300、400、500、700、800 増幅器
302、502 第1増幅部
304、504 第2増幅部
306 スイッチング部
600 チャージドメインフィルタ回路
C1p、P 第1可変静電容量素子
C1n、N 第2可変静電容量素子
Vbias、Vdd/2 バイアス電圧
Vin 電圧信号
Vin/2 正相電圧信号
−Vin/2 逆相電圧信号
Vinput、Vinput1_1 入力電圧信号
Vinput1 正相入力電圧信号
Vinput1X 逆相入力電圧信号
Voutput、Voutput1_1 出力電圧信号
Voutput1 正相出力電圧信号
Voutput1X 逆相出力電圧信号
Claims (7)
- 静電容量が可変する第1可変静電容量素子と;
前記第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子と;
前記第1可変静電容量素子と前記第2可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第1入力部と;
を備え、
前記第1可変静電容量素子と前記第2可変静電容量素子とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を第1の値とし、
前記第1可変静電容量素子と前記第2の可変静電容量素子の静電容量を、前記第1の値よりも小さな第2の値として前記電圧信号を増幅することを特徴とする、増幅器。 - 前記バイアス電圧の増幅分をキャンセルするための電圧を、前記第1可変静電容量素子と前記第2可変静電容量素子とに印加することを特徴とする、請求項1に記載の増幅器。
- 前記第1可変静電容量素子および前記第2可変静電容量素子は、同一導電型であることを特徴とする、請求項1に記載の増幅器増幅器。
- 前記第1可変静電容量素子と前記第2可変静電容量素子とは、nチャネル型MOSバラクタであり、前記第1入力部は、第1スイッチを備え、
前記第1可変静電容量素子のソース端子およびドレイン端子と、前記第2可変静電容量素子とのゲート端子は、それぞれ前記第1スイッチと接続され、
前記第1可変静電容量素子のゲート端子は、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第2可変静電容量素子のソース端子とドレイン端子とは、第3スイッチを介して前記電源、またはグランドに接続され、
前記第2スイッチが前記電源に接続される場合、前記第3スイッチはグランドに接続されて、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を前記第1の値とし、
前記第2スイッチがグランドに接続される場合、前記第3スイッチは前記電源に接続されて、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を前記第2の値とすることを特徴とする、請求項3に記載の増幅器。 - 前記第1可変静電容量素子と前記第2可変静電容量素子とは、pチャネル型MOSバラクタであり、前記第1入力部は、第1スイッチを備え、
前記第1可変静電容量素子のゲート端子と、前記第2可変静電容量素子のソース端子およびドレイン端子とは、それぞれ前記第1スイッチと接続され、
前記第1可変静電容量素子のソース端子とドレイン端子とは、第2スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第2可変静電容量素子のゲート端子は、第3スイッチを介して前記電源、またはグランドに接続され、
前記第2スイッチが前記電源に接続される場合、前記第3スイッチはグランドに接続されて、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を前記第1の値とし、
前記第2スイッチがグランドに接続される場合、前記第3スイッチは前記電源に接続されて、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を前記第2の値とすることを特徴とする、請求項3に記載の増幅器。 - バイアス電圧と電圧信号とが入力され、前記電圧信号を増幅して出力する増幅部と;
前記バイアス電圧と前記電圧信号とを、前記増幅部に選択的に入力する第1スイッチ部と;
前記増幅部から出力される電圧信号を選択的に出力する第2スイッチ部と;
を備え、
前記増幅部は、
静電容量が可変する第1可変静電容量素子と;
前記第1可変静電容量素子と電気的に接続され、静電容量が可変する第2可変静電容量素子と;
を備え、
前記第1可変静電容量素子と前記第2可変静電容量素子とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第1可変静電容量素子と前記第2可変静電容量素子との静電容量を第1の値とし、
前記第1可変静電容量素子と前記第2の可変静電容量素子の静電容量を、前記第1の値よりも小さな第2の値として前記電圧信号を増幅することを特徴とする、フィルタ。 - 前記増幅部を前記電圧信号が入力される前の初期状態に設定する第3スイッチ部をさらに備えることを特徴とする、請求項6に記載のフィルタ。
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