WO2009153921A1 - アナログスイッチ - Google Patents

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WO2009153921A1
WO2009153921A1 PCT/JP2009/002409 JP2009002409W WO2009153921A1 WO 2009153921 A1 WO2009153921 A1 WO 2009153921A1 JP 2009002409 W JP2009002409 W JP 2009002409W WO 2009153921 A1 WO2009153921 A1 WO 2009153921A1
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WO
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switch
analog switch
circuit
input
input terminal
Prior art date
Application number
PCT/JP2009/002409
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English (en)
French (fr)
Inventor
稲垣善嗣
岡浩二
尾関俊明
奥本健
Original Assignee
パナソニック株式会社
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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    • H—ELECTRICITY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods

Definitions

  • the present invention relates to an analog switch used in an analog circuit such as an analog / digital converter or a switched capacitor circuit.
  • This analog switch is composed of a MOS transistor.
  • the first switch for connecting the analog switch input and the substrate potential of the MOS transistor is provided.
  • a second switch is provided for connecting the substrate potential of the MOS transistor to the ground in the off state of the MOS transistor. The first switch and the second switch operate in opposite phases.
  • FIG. 6 shows a configuration in the case where an analog switch 500 composed of NMOS transistors is used as an input switch of a sample and hold circuit and the sample and hold circuit is connected to an A / D converter.
  • the sample hold circuit 510 includes an analog switch 500, a switch 507, a switch 508, a buffer amplifier 509 including an operational amplifier, and a sampling capacitor Cs1.
  • the analog switch 500 includes an NMOS transistor 501, a first switch 502, a second switch 503, an input terminal VIN504, an output terminal VOUT505, and a parasitic capacitor Cp5.
  • the NMOS transistor 501 has a drain (or source) connected to the input terminal VIN 504, a source (or drain) connected to the output terminal VOUT 505, and a gate serving as an input terminal for a switch signal for turning on / off the analog switch 500.
  • the switch 502 is connected between the input terminal VIN504 and the substrate potential of the NMOS transistor 501, and the switch 503 is connected between the substrate potential of the NMOS transistor 501 and the ground (VSS). Note that a parasitic capacitance Cp5 is generated between the substrate potential of the NMOS transistor 501 and the ground (VSS).
  • the switch 502 and the switch 503 operate in opposite phases.
  • the input terminal VIN504 is an analog switch input terminal
  • the output terminal VOUT505 is an analog switch output terminal
  • one end of the sampling capacitor Cs1 is connected to the output terminal VOUT505 of the analog switch 500, and the other end is connected to one input of the buffer amplifier 509.
  • the other input of the buffer amplifier 509 is connected to the ground (VSS)
  • the switch 507 is connected between one end of the sampling capacitor Cs1 and the output of the buffer amplifier 509.
  • the switch 508 is connected between the other end of the sampling capacitor Cs1 and the ground (VSS).
  • the sample hold circuit 510 is connected to an A / D converter 512 having an A / D converter 511.
  • the switch 508 operates in phase with the NMOS transistor 501 and the switch 502, and the switch 507 operates in phase opposite to the NMOS transistor 501 and the switch 502.
  • FIG. 7 is a diagram illustrating on / off timings of the NMOS transistor 501, the switch 502, the switch 503, the switch 507, and the switch 508.
  • an “H” level switch signal is input to the gate of the NMOS transistor 501 by a switch signal source (not shown), whereby the analog switch 500 is turned on.
  • the NMOS transistor 501 and the switch 502 are on, the switch 503 is off, and an input signal input from the input terminal VIN 504 is output from the output terminal VOUT 505.
  • the switch 507 is off and the switch 508 is on, and the sampling signal Cs1 and the buffer amplifier 509 sample the input signal from the analog switch 500 and hold the sampled signal.
  • the input current from the input terminal VIN504 flows into the parasitic capacitance Cp5 between the substrate potential of the NMOS transistor 501 and the ground VSS.
  • a switch signal source (not shown) inputs an “L” level switch signal to the gate of the NMOS transistor 501.
  • the analog switch 500 is turned off.
  • the NMOS transistor 501 and the switch 502 are off, the switch 503 is on, the switch 507 is on, and the switch 508 is off.
  • the signal held in the sample hold circuit 510 at timing T1 is output to the A / D converter 511 of the A / D converter 512, and A / D conversion is performed.
  • the ON and OFF operations of the NMOS transistor 501, the switch 502, the switch 503, the switch 507, and the switch 508 are repeated.
  • the operations of these switches are synchronized with the sampling clock of the A / D converter 512.
  • the object is to adjust the substrate potential of the MOS transistor constituting the analog switch, to lower the on-resistance of the switch, and to reduce the distortion of the input signal. Since the influence of the input current is not taken into account, there is a problem that circuit characteristics are deteriorated by the input current.
  • the value of the input current depends on the frequency at which the analog switch is repeatedly turned on and off, and the value of the input current increases as the frequency increases and decreases as the frequency decreases. For this reason, the change in the frequency causes an increase in the input current of the analog switch, which causes a deterioration in characteristics of a circuit connected to the analog switch or a circuit on the same substrate as the analog switch. For this reason, when designing a circuit connected to the analog switch or a circuit on the same substrate as the analog switch, the value of the input current must be taken into consideration, and the design of those circuits becomes difficult.
  • FIG. 8 is a diagram showing a path of a current flowing from the input terminal VIN504 to the parasitic capacitance Cp5 when the analog switch 500 is in the on state.
  • FIG. 9 is a diagram illustrating a path of a current discharged from the parasitic capacitance Cp5 to the ground VSS when the analog switch 500 is in the off state.
  • the switch 502 that connects the input terminal VIN504 and the substrate potential of the NMOS transistor 501 is turned on, and the substrate potential of the NMOS transistor 501 and the ground VSS are connected.
  • the switch 503 to be connected is turned off. Therefore, the input current Ichg is charged to the parasitic capacitance Cp5 between the substrate potential of the NMOS transistor 501 and the ground VSS.
  • the operation speed of repeating the ON state and the OFF state of the analog switch 500 is increased, the value of the input current flowing from the input terminal VIN 504 becomes large when the analog switch 500 is in the ON state, and the parasitic capacitance Cp5 increases. Since the charge is charged, more current is discharged to the ground VSS when the analog switch 500 is in the OFF state.
  • FIG. 6 when the analog switch 500 is used in a circuit that performs A / D conversion, accumulation of current in the parasitic capacitance Cp5 and discharge of current to the ground VSS are performed by the A / D converter 512. Since this is repeated in synchronization with the sampling clock, this causes noise in the video when the A / D converter 512 performs video signal processing, for example.
  • analog switch 500 and an analog circuit connected to the switch are realized on the same semiconductor substrate, Since these ground potentials are common, not only the analog switch 500 but also the analog circuit on the same semiconductor substrate as the analog switch 500 is caused by the current charged in the parasitic capacitance Cp5 and the current discharged from the parasitic capacitance Cp5. Circuit characteristics also deteriorate.
  • the present invention relates to an analog switch composed of MOS transistors.
  • the analog switch repeats an on state and an off state, the input current is applied to the substrate.
  • An object is to obtain an analog switch capable of suppressing the flow.
  • the analog switch of the present invention includes an analog switch input terminal for inputting an analog signal, a MOS transistor for turning on / off the analog signal input to the analog switch input terminal, the analog switch input terminal, and the MOS A first switch for connecting the substrate potential of the transistor, a second switch for operating the substrate switch of the MOS transistor and the ground, operating in a phase opposite to the first switch, and an input
  • An impedance is high impedance, and includes a suppression circuit that is connected between the analog switch input terminal and the first switch and suppresses a flow of current input from the input terminal.
  • the suppression circuit is a voltage follower circuit.
  • the suppression circuit is a source follower circuit.
  • the source follower circuit has a level shift circuit for level shifting the output of the source follower circuit, and the first switch is connected to the output of the level shift circuit. It is characterized by being.
  • the suppression circuit is a voltage mirror circuit.
  • the present invention is characterized in that the analog switch is used as an input switch for a sample and hold circuit.
  • the analog switch input terminal, the MOS transistor, the first switch for connecting the analog switch input terminal and the substrate potential of the MOS transistor, and the first switch are: A second switch that operates in reverse phase and connects the substrate potential of the MOS transistor and the ground, and the input impedance is high impedance, and is between the analog switch input terminal and the first switch.
  • a suppression circuit that suppresses the flow of current input from the input terminal, thereby realizing low on-resistance, reducing the influence of distortion of the input signal and the substrate bias effect, and It is possible to suppress the input current from the analog switch input terminal from flowing into the substrate. As a result, it is possible to easily design a circuit connected to the analog switch or a circuit on the same substrate as the analog switch.
  • the characteristics of the circuit on the same board as the analog switch can be reduced. Deterioration can be prevented.
  • the analog switch of the present invention by using a voltage follower circuit as the suppression circuit, the input signal and the substrate potential of the NMOS transistor can be made the same potential, so the distortion of the analog switch is more effective. Can be reduced.
  • an increase in circuit scale can be suppressed by using a source follower circuit as the suppression circuit.
  • a source follower circuit having a level shift circuit connected to the first switch is used as the suppression circuit, so that the analog switch input terminal is applied in the on state.
  • the difference between the voltage and the substrate voltage of the MOS transistor can be reduced.
  • a voltage mirror circuit is used as the suppression circuit, thereby reducing a difference between the voltage applied to the analog switch input terminal and the substrate voltage of the MOS transistor in the on state. can do.
  • the analog switch can be used as an input switch, thereby preventing the deterioration of circuit characteristics caused by the input current of the analog switch.
  • the signal from the analog switch is sampled by the sample and hold circuit and the sampled signal is used for, for example, video signal processing using an A / D converter, the generation of video noise is prevented. Can do.
  • FIG. 1 is a diagram showing a configuration of an analog switch according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing the on / off timing of the analog switch according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing a configuration of an analog switch according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram showing a configuration of an analog switch according to Embodiment 3 of the present invention.
  • FIG. 5 is a diagram showing a configuration of an analog switch according to Embodiment 4 of the present invention.
  • FIG. 6 is a diagram showing a configuration of a conventional analog switch.
  • FIG. 7 is a diagram showing on / off timing of a conventional analog switch.
  • FIG. 8 is a diagram showing a path of an input current when the conventional analog switch is on.
  • FIG. 9 is a diagram showing a path of a discharge current when the conventional analog switch is in an OFF state.
  • FIG. 1 is a diagram showing a configuration of an analog switch according to Embodiment 1 of the present invention.
  • the analog switch 100 illustrated in FIG. 1 includes an NMOS transistor 101, an input terminal VIN104, an output terminal VOUT105, a suppression circuit that has a very high input impedance and suppresses the flow of current input from the input terminal VIN104, and the suppression
  • a first switch 102 for connecting the output of the circuit and the substrate potential of the NMOS transistor 101 and a second switch 103 for connecting the substrate potential of the NMOS transistor 101 and the ground VSS are provided.
  • the NMOS transistor 101 is for turning on and off an analog signal input to the input terminal VIN104.
  • the source (or drain) is connected to the input terminal VIN104, the drain (or source) is connected to the output terminal VOUT105, and the gate is connected.
  • This is an input terminal for a switch signal for turning on / off the analog switch 100.
  • the switch 102 is connected between the output of the suppression circuit and the substrate potential of the NMOS transistor 101, and the switch 103 is connected between the substrate potential of the NMOS transistor 101 and the ground (VSS).
  • a parasitic capacitance Cp1 is generated between the substrate potential of the NMOS transistor 101 and the ground (VSS). Further, the switch 102 and the switch 103 operate in opposite phases.
  • the analog switch 100 shown in FIG. 1 includes a voltage follower circuit 106.
  • the voltage follower circuit 106 is composed of, for example, an operational amplifier.
  • the analog switch 100 is used as an input switch of a sample and hold circuit and the sample and hold circuit is connected to an A / D converter will be described.
  • the analog switch 100 is included in the sample and hold circuit 110a, and the output of the sample and hold circuit 110a is connected to the A / D converter 112.
  • the sample hold circuit 110a includes an analog switch 100, a sampling capacitor Cs1, a switch 107, a switch 108, and a buffer amplifier 109.
  • the sampling capacitor Cs1 has one end connected to the output terminal VOUT105 of the analog switch 100 and the other end connected to one input of the buffer amplifier 109.
  • the other input of the buffer amplifier 109 is connected to the ground (VSS)
  • the switch 107 is connected between one end of the sampling capacitor Cs1 and the output of the buffer amplifier 109.
  • the switch 108 is connected between the other end of the sampling capacitor Cs1 and the ground (VSS).
  • the A / D converter 112 is also configured in the same manner as the conventional example, and has an A / D converter 111.
  • FIG. 2 is a diagram showing ON / OFF timing of the NMOS transistor 101, the switch 102, the switch 103, the switch 107, and the switch 108.
  • the switch 102 and the switch 108 operate in the same phase as the NMOS transistor 101, and the switch 103 and the switch 107 operate in the opposite phase to the NMOS transistor 101.
  • an “H” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown), whereby the analog switch 100 is turned on.
  • the NMOS transistor 101 and the switch 102 are on, the switch 103 is off, and a signal input from the input terminal VIN104 is output from the output terminal VOUT105.
  • the switch 107 is turned off and the switch 108 is turned on.
  • the input signal from the analog switch 100 is sampled by the sampling capacitor Cs1 and the buffer amplifier 109, and the sampled signal is held.
  • the current tries to flow from the input terminal VIN104 toward the parasitic capacitance Cp1 between the substrate potential of the NMOS transistor 101 and the ground VSS.
  • the voltage follower circuit 106 having a very high input impedance ( ⁇ infinity) is connected between the input terminal VIN104 and the switch 102, the input is input to the parasitic capacitance Cp1 connected to the substrate potential of the NMOS transistor 101. No current flows in.
  • an “L” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown).
  • the analog switch 100 is turned off.
  • the NMOS transistor 101 and the switch 102 are off, the switch 103 is on, the switch 107 is on, and the switch 108 is off.
  • the signal held in the sample hold circuit 110a at timing T1 is output to the A / D converter 111 of the A / D converter 112, and A / D conversion is performed.
  • the substrate potential is applied to the NMOS transistor 101 by the voltage follower circuit 106 in the same phase as the input signal input from the input terminal VIN104, the input from the input terminal VIN104 is applied by applying the substrate potential. No current is discharged towards ground VSS.
  • the voltage follower circuit 106 having a very high input impedance is provided between the input terminal VIN104 and the switch 102, so that the input from the input terminal VIN104 is reduced. It is possible to suppress the input current from flowing through the substrate. As a result, when designing a circuit connected to the analog switch 100 or a circuit (here, a sample hold circuit) on the same substrate as the analog switch 100, it is not necessary to consider the influence of the input current. Design can be performed easily.
  • the flow of the input current from the input terminal VIN104 is suppressed in the on state, and the current is not discharged to the ground VSS in the off state. Accordingly, it is possible to prevent deterioration of characteristics of a circuit which is arranged on the same substrate as the analog switch 100 and has the same ground potential as the analog switch 100.
  • the sample and hold circuit 110a by using the analog switch 100 as an input switch, it is possible to prevent deterioration of circuit characteristics caused by the input current of the analog switch 100. As a result, when the signal from the analog switch 100 is sampled by the sample and hold circuit 110a and the sampled signal is used for, for example, video signal processing using the A / D converter 112, generation of video noise is prevented. be able to.
  • the voltage follower circuit 106 as a suppression circuit that suppresses the flow of input current from the input terminal VIN104, the input signal and the substrate potential of the NMOS transistor 101 can be made the same potential. Greatly reduces distortion.
  • FIG. 3 is a diagram showing a configuration of the analog switch 200 according to Embodiment 2 of the present invention.
  • the analog switch 200 is included in the sample and hold circuit 110 b, and the output of the sample and hold circuit 110 b is connected to the A / D converter 112.
  • the analog switch 200 includes a source follower circuit 206 between the input terminal VIN104 and the switch 102 as a suppression circuit that suppresses the flow of input current from the input terminal VIN104. Since other configurations are the same as those of the analog switch 100, detailed description thereof is omitted.
  • the configuration of the sample and hold circuit 110b other than the analog switch 200 is the same as that of the sample and hold circuit 110a, and thus detailed description thereof is omitted.
  • the source follower circuit 206 includes an NMOS transistor 207 and a current source circuit 208 connected in series with each other between a power source and a ground.
  • the NMOS transistor 207 has a source (or drain) connected to the power supply and a gate connected to the input terminal VIN104.
  • the current source circuit 208 is connected between the drain (or source) of the NMOS transistor 207 and the ground, and one end of the switch 102 is connected to a connection point between the NMOS transistor 207 and the current source circuit 208.
  • the input impedance of the source follower circuit 206 is very high ( ⁇ infinity) because it is connected to the gate terminal of the NMOS transistor 207.
  • an “H” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown), whereby the analog switch 200 is turned on.
  • the NMOS transistor 101 and the switch 102 are on, the switch 103 is off, and a signal input from the input terminal VIN104 is output from the output terminal VOUT105.
  • the switch 107 is turned off and the switch 108 is turned on.
  • the input signal from the analog switch 200 is sampled by the sampling capacitor Cs1 and the buffer amplifier 109, and the sampled signal is held.
  • the current tries to flow from the input terminal VIN104 toward the parasitic capacitance Cp1 between the substrate potential of the NMOS transistor 101 and the ground VSS.
  • the source follower circuit 206 having a very high input impedance ( ⁇ infinity) is connected between the input terminal VIN104 and the switch 102, the input is input to the parasitic capacitance Cp1 connected to the substrate potential of the NMOS transistor 101. No current flows in.
  • an “L” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown). Thereby, the analog switch 200 is turned off. At this time, the NMOS transistor 101 and the switch 102 are off, the switch 103 is on, the switch 107 is on, and the switch 108 is off.
  • the signal held in the sample hold circuit 110b at timing T1 is output to the A / D converter 111 of the A / D converter 112, and A / D conversion is performed.
  • the substrate potential is applied to the NMOS transistor 101 by the source follower circuit 206 in the same phase as the signal input from the input terminal VIN104, the input current from the input terminal VIN104 is applied by applying the substrate potential. Is not discharged toward the ground VSS.
  • the source follower circuit 206 having a very high input impedance is provided between the input terminal VIN104 and the switch 102. It is possible to suppress the input current from flowing through the substrate. As a result, when designing a circuit connected to the analog switch 200 or a circuit on the same substrate as the analog switch 200, it is not necessary to consider the influence of the input current, and the circuit design can be easily performed.
  • the flow of the input current from the input terminal VIN104 is suppressed in the on state, and the current is not discharged to the ground VSS in the off state.
  • the analog switch 200 it is possible to suppress deterioration in characteristics of a circuit that is arranged on the same substrate as the analog switch 200 and has a common ground potential.
  • the source follower circuit 206 as a suppression circuit that suppresses the flow of input current from the input terminal VIN104, the circuit scale of the analog switch can be reduced, and the cost can be reduced.
  • the source follower circuit 206 is described as being composed of an NMOS transistor and a current source circuit.
  • the source follower circuit of the analog switch of the present invention is not limited to this, for example, Alternatively, it may be composed of a PMOS transistor.
  • FIG. 4 is a diagram showing a configuration of the analog switch 300 according to Embodiment 3 of the present invention.
  • the analog switch 300 is included in the sample and hold circuit 110 c, and the output of the sample and hold circuit 110 c is connected to the A / D converter 112.
  • the analog switch 300 includes a source follower circuit 306 between the input terminal VIN104 and the switch 102 as a suppression circuit that suppresses the flow of input current from the input terminal VIN104. Since other configurations are the same as those of the analog switch 200, detailed description thereof is omitted.
  • the configuration of the sample and hold circuit 110c other than the analog switch 300 is the same as that of the sample and hold circuit 110a, and thus detailed description thereof is omitted.
  • a source follower circuit 306 includes an NMOS transistor 307 and a current source circuit 308 connected in series between the power source and the ground, and a PMOS transistor connected in series between the power source and the ground. 309 and a PMOS transistor 310.
  • the PMOS transistor 309 and the PMOS transistor 310 constitute a level shift circuit 312 for level shifting the output of the source follower circuit body 311 including the NMOS transistor 307 and the current source circuit 308.
  • the NMOS transistor 307 has a drain (or source) connected to the power supply, a gate connected to the input terminal VIN104, and a source (or drain) connected to the ground via the current source circuit 308.
  • the PMOS transistor 309 has a source (or drain) connected to a power supply and a gate connected to a predetermined potential (not shown) to form a current source circuit.
  • the PMOS transistor 310 has a source (or drain) connected to the drain (or source) of the PMOS transistor 309, a gate connected to a connection point between the NMOS transistor 307 and the current source circuit 308, and a drain (or source) connected to the ground. Is done.
  • One end of the switch 102 is connected to a connection point between the PMOS transistor 309 and the PMOS transistor 310.
  • the input impedance of the source follower circuit 306 is very high ( ⁇ infinity) because it is connected to the gate terminal of the NMOS transistor 307.
  • a switch signal source (not shown) inputs an “H” level switch signal to the gate of the NMOS transistor 101, thereby turning on the analog switch 300.
  • the NMOS transistor 101 and the switch 102 are on, the switch 103 is off, and an input signal input from the input terminal VIN104 is output from the output terminal VOUT105.
  • the switch 108 is turned on, the input signal from the analog switch 100 is sampled by the sampling capacitor Cs1 and the buffer amplifier 109, and the sampled signal is held.
  • the current tries to flow from the input terminal VIN104 toward the parasitic capacitance Cp1 between the substrate potential of the NMOS transistor 101 and the ground VSS.
  • the source follower circuit 306 having a very high input impedance ( ⁇ infinity) is connected between the input terminal VIN104 and the switch 102, the input is input to the parasitic capacitance Cp1 connected to the substrate potential of the NMOS transistor 101. No current flows in.
  • an “L” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown). Thereby, the analog switch 300 is turned off. At this time, the NMOS transistor 101 and the switch 102 are off, the switch 103 is on, the switch 107 is on, and the switch 108 is off.
  • the signal held in the sample hold circuit 110c at timing T1 is output to the A / D converter 111 of the A / D converter 112, and A / D conversion is performed.
  • the substrate potential is applied to the NMOS transistor 101 in phase with the signal input from the input terminal VIN104 by the source follower circuit 306, the input current from the input terminal VIN104 is applied by the application of the substrate potential. There is no discharge towards the ground VSS.
  • the source follower circuit 206 since the source follower circuit 206 is used as the suppression circuit, the difference between the voltage applied to the input terminal VIN104 and the substrate voltage of the NMOS transistor 101 when the analog switch 200 is in the on state is
  • the source follower circuit 306 includes the PMOS transistor 309 and the PMOS transistor 310 and is connected to the switch 102 in the analog switch 300 according to the third embodiment.
  • the source follower circuit 306 having a very high input impedance is provided between the input terminal VIN104 and the switch 102, so that the input from the input terminal VIN104 is reduced. It is possible to suppress the input current from flowing through the substrate. As a result, when designing a circuit connected to the analog switch 300 or a circuit on the same substrate as the analog switch 300, it is not necessary to consider the influence of the input current, and the circuit design can be easily performed.
  • the flow of the input current from the input terminal VIN104 is suppressed in the on state, and the current is not discharged to the ground VSS in the off state. Accordingly, it is possible to suppress deterioration in characteristics of a circuit that is arranged on the same substrate as the analog switch 300 and has a common ground potential.
  • the source follower circuit 306 includes the level shift circuit 312 including the PMOS transistor 309 and the PMOS transistor 310, so that the analog switch 300 is in the on state.
  • the difference between the voltage applied to the input terminal VIN104 and the substrate voltage of the NMOS transistor 101 can be reduced to suppress the influence of the substrate bias effect.
  • Embodiment 4 of the present invention will be described with reference to FIG.
  • FIG. 5 is a diagram showing a configuration of an analog switch 400 according to Embodiment 4 of the present invention.
  • the analog switch 400 is included in the sample and hold circuit 110 d, and the output of the sample and hold circuit 110 d is connected to the A / D converter 112.
  • the analog switch 400 includes a voltage mirror circuit 406 between the input terminal VIN104 and the switch 102 as a suppression circuit that suppresses the flow of input current from the input terminal VIN104. Since other configurations are the same as those of the analog switch 100, detailed description thereof is omitted.
  • the sample hold circuit 110d is the same as the sample hold circuit 110a except for the configuration of the analog switch 400, and a detailed description thereof will be omitted.
  • the voltage mirror circuit 406 includes four MOS transistors, that is, a PMOS transistor 407 and an NMOS transistor 408 connected in series between the power source and the ground, and a series between the power source and the ground.
  • a PMOS transistor 409 and an NMOS transistor 410 are connected.
  • the PMOS transistor 407 has a source (or drain) connected to the power supply and a gate connected to the drain (or source).
  • the NMOS transistor 408 has a drain (or source) connected to the drain (or source) of the PMOS transistor 407, a gate connected to the input terminal VIN104, and a source (or drain) connected to the ground.
  • the PMOS transistor 409 has a source (or drain) connected to the power supply and a gate connected to the gate of the PMOS transistor 407.
  • the NMOS transistor 410 has a drain (or source) connected to the gate and one end of the switch 102, and a source (or drain) connected to the ground.
  • the input impedance of the voltage mirror circuit 406 is very high because it is connected to the gate terminal of the NMOS transistor 408 ( ⁇ infinity), even when the analog switch 400 is turned on, the substrate potential of the NMOS transistor 101 is increased.
  • the input current from the input terminal VIN104 does not flow into the parasitic capacitance Cp1 connected to.
  • the voltage mirror circuit 406 is composed of a PMOS transistor and an NMOS transistor, so that a difference between the voltage applied to the input terminal VIN104 and the substrate voltage of the NMOS transistor 101 hardly occurs.
  • an “H” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown), whereby the analog switch 400 is turned on.
  • the NMOS transistor 101 and the switch 102 are on, the switch 103 is off, and a signal input from the input terminal VIN104 is output from the output terminal VOUT105.
  • the switch 107 is turned off and the switch 108 is turned on.
  • the input signal from the analog switch 100 is sampled by the sampling capacitor Cs1 and the buffer amplifier 109, and the sampled signal is held.
  • the current tries to flow from the input terminal VIN104 toward the parasitic capacitance Cp1 between the substrate potential of the NMOS transistor 101 and the ground VSS.
  • the voltage mirror circuit 406 having a very high input impedance ( ⁇ infinity) is connected between the input terminal VIN104 and the switch 102, the voltage is input to the parasitic capacitance Cp1 connected to the substrate potential of the NMOS transistor 101. No current flows in.
  • an “L” level switch signal is input to the gate of the NMOS transistor 101 by a switch signal source (not shown). Thereby, the analog switch 400 is turned off. At this time, the NMOS transistor 101 and the switch 102 are off, the switch 103 is on, the switch 107 is on, and the switch 108 is off.
  • the signal held in the sample hold circuit 110d at timing T1 is output to the A / D converter 111 of the A / D converter 112, and A / D conversion is performed.
  • the substrate potential is applied to the NMOS transistor 101 by the voltage mirror circuit 406 in the same phase as the input signal input from the input terminal VIN104, the input from the input terminal VIN104 is applied by applying the substrate potential. No current is discharged towards ground VSS.
  • the voltage mirror circuit 406 having a very high input impedance is provided between the input terminal VIN104 and the switch 102. Can be prevented from flowing to the substrate.
  • the circuit design can be easily performed.
  • the flow of the input current from the input terminal VIN104 is suppressed in the on state, and the current is not discharged to the ground VSS in the off state. Accordingly, it is possible to suppress deterioration in characteristics of a circuit that is arranged on the same substrate as the analog switch 400 and has a common ground potential.
  • the voltage mirror circuit 406 is used as a suppression circuit that suppresses the flow of the input current from the input terminal VIN104, the voltage applied to the input terminal VIN104 and the NMOS transistor The difference between the substrate voltage of 101 and the substrate bias effect can be suppressed.
  • the circuit subsequent to the sample and hold circuit is connected to the A / D converter. It is not limited. Circuits subsequent to the sample hold circuits 110a to 110d may be circuits other than the A / D converter.
  • the sample hold circuit 112 is included in the A / D converter. It may be.
  • the signals for turning on and off the switches 102 and 103 and the switches 107 and 108 are not particularly described. However, these are switch signals for turning on and off the NMOS transistor in the analog switch. May be turned on / off by the switch signal, or may be turned on / off by a switch signal generated separately.
  • the analog switch of the present invention is required to have high accuracy and high performance because the input current flowing through the substrate can be suppressed to an extremely low level even when the ON state and the OFF state are repeated at a high frequency. It is suitable for semiconductor integrated circuits, for example, semiconductor integrated circuits for video equipment and portable equipment, and systems using the same.

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Abstract

　本発明のアナログスイッチ（１００）は、ＭＯＳトランジスタで構成され、入力端子ＶＩＮ（１０４）とＮＭＯＳトランジスタ（１０１）の基板電位とを接続するためのスイッチ（１０２）と、スイッチ（１０２）とは逆相で動作し、ＮＭＯＳトランジスタ（１０１）の基板電位とグランドＶＳＳとを接続するためのスイッチ（１０３）と、入力インピーダンスが高インピーダンスであり、入力端子（１０４）とスイッチ（１０２）との間に接続され、入力端子（１０４）からの入力電流の流れを抑制するボルテージフォロワ回路（１０６）とを有することを特徴とする。本発明によれば、ＭＯＳトランジスタによって構成されるアナログスイッチにおいて、該アナログスイッチがオン状態とオフ状態を繰り返すときに、入力した電流が基板に流れるのを抑えることができる。

Description

アナログスイッチ
　本発明は、アナログ／デジタル変換器やスイッチドキャパシタ回路等のアナログ回路に用いられるアナログスイッチに関する。
　従来、アナログ回路に使用されるアナログスイッチとして、低オン抵抗を実現し、入力信号の歪みを抑えるものが提案されている（例えば、特許文献１参照）。このアナログスイッチは、ＭＯＳトランジスタから構成される。また、ＭＯＳトランジスタのオン状態で、基板バイアス効果の影響を低減させるために、アナログスイッチ入力とＭＯＳトランジスタの基板電位とを接続するための第１のスイッチを有する。さらに、ＭＯＳトランジスタのオフ状態で、ＭＯＳトランジスタの基板電位をグランドに接続するための第２のスイッチを有する。これら第１スイッチと第２のスイッチとは、互いに逆相で動作する。
　以下、上述の従来のアナログスイッチを、アナログ／デジタル（Ａ／Ｄ）変換を行う回路に使用する場合について図６を用いて説明する。
　図６は、ＮＭＯＳトランジスタで構成したアナログスイッチ５００をサンプルホールド回路の入力スイッチとして用い、前記サンプルホールド回路をＡ／Ｄ変換器に接続した場合の構成を示している。
　図６に示されるように、サンプルホールド回路５１０は、アナログスイッチ５００と、スイッチ５０７と、スイッチ５０８と、オペアンプなどからなるバッファアンプ５０９と、サンプリング容量Ｃｓ１とを有する。アナログスイッチ５００は、ＮＭＯＳトランジスタ５０１と、第１のスイッチ５０２と、第２のスイッチ５０３と、入力端子ＶＩＮ５０４と、出力端子ＶＯＵＴ５０５と、寄生容量Ｃｐ５とを有する。
　ＮＭＯＳトランジスタ５０１はドレイン（もしくはソース）が入力端子ＶＩＮ５０４に、ソース（もしくはドレイン）が出力端子ＶＯＵＴ５０５に接続され、ゲートがアナログスイッチ５００をオン，オフするスイッチ信号の入力端子となる。またスイッチ５０２は、入力端子ＶＩＮ５０４とＮＭＯＳトランジスタ５０１の基板電位との間に接続され、スイッチ５０３は、ＮＭＯＳトランジスタ５０１の基板電位とグランド（ＶＳＳ）との間に接続される。なお、ＮＭＯＳトランジスタ５０１の基板電位とグランド（ＶＳＳ）との間には寄生容量Ｃｐ５が生じている。スイッチ５０２とスイッチ５０３とは互いに逆相で動作する。
　入力端子ＶＩＮ５０４はアナログスイッチ入力端子であり、出力端子ＶＯＵＴ５０５はアナログスイッチ出力端子である。
　図６において、サンプリング容量Ｃｓ１は一端がアナログスイッチ５００の出力端子ＶＯＵＴ５０５に接続され、他端がバッファアンプ５０９の一方の入力に接続される。バッファアンプ５０９の他方の入力はグランド（ＶＳＳ）に接続され、スイッチ５０７はサンプリング容量Ｃｓ１の一端とバッファアンプ５０９の出力との間に接続される。スイッチ５０８はサンプリング容量Ｃｓ１の他端とグランド（ＶＳＳ）との間に接続される。
　サンプルホールド回路５１０は、Ａ／Ｄコンバータ５１１を有するＡ／Ｄ変換器５１２に接続される。スイッチ５０８は、ＮＭＯＳトランジスタ５０１及びスイッチ５０２と同相で動作し、スイッチ５０７は、ＮＭＯＳトランジスタ５０１及びスイッチ５０２と逆相で動作する。
　以上のように構成されたアナログスイッチ５００を有するサンプルホールド回路５１０の動作について、図７を用いて説明する。図７は、ＮＭＯＳトランジスタ５０１、スイッチ５０２、スイッチ５０３、スイッチ５０７、及びスイッチ５０８のオン／オフのタイミングを示す図である。
　タイミングＴ１において、図示しないスイッチ信号源により“Ｈ”レベルのスイッチ信号がＮＭＯＳトランジスタ５０１のゲートに入力され、これにより、アナログスイッチ５００はオンされる。このとき、ＮＭＯＳトランジスタ５０１とスイッチ５０２とはオン、スイッチ５０３はオフであり、入力端子ＶＩＮ５０４から入力される入力信号が出力端子ＶＯＵＴ５０５から出力される。またタイミングＴ１において、スイッチ５０７はオフ、スイッチ５０８はオンであり、サンプリング容量Ｃｓ１及びバッファアンプ５０９によって、アナログスイッチ５００からの入力信号がサンプリングされて、サンプリングされた信号が保持される。
　このタイミングＴ１で、入力端子ＶＩＮ５０４からの入力電流が、ＮＭＯＳトランジスタ５０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ５に流れ込む。
　次に、タイミングＴ２において、図示しないスイッチ信号源により“Ｌ”レベルのスイッチ信号がＮＭＯＳトランジスタ５０１のゲートに入力される。これにより、アナログスイッチ５００はオフされる。このとき、ＮＭＯＳトランジスタ５０１とスイッチ５０２とはオフ、スイッチ５０３はオンであり、スイッチ５０７がオン、スイッチ５０８はオフされる。またタイミングＴ２において、タイミングＴ１でサンプルホールド回路５１０に保持された信号が、Ａ／Ｄ変換器５１２のＡ／Ｄコンバータ５１１に出力されて、Ａ／Ｄ変換が行われる。
　このタイミングＴ２で、ＮＭＯＳトランジスタ５０１の基板電位に接続される寄生容量Ｃｐ５に充電されていた電荷はグランドＶＳＳに向かって放電されることになる。
　以上のように、ＮＭＯＳトランジスタ５０１、スイッチ５０２、スイッチ５０３、スイッチ５０７、及びスイッチ５０８のオン動作、オフ動作が繰り返される。これらのスイッチの動作は、Ａ／Ｄ変換器５１２のサンプリングクロックに同期している。
特開昭５８－１３０２７号公報（第５－７頁、第４図）
　上述した従来のアナログスイッチでは、アナログスイッチを構成しているＭＯＳトランジスタの基板電位を調整し、スイッチのオン抵抗を低下させ、入力信号の歪みを低減することを目的としているが、入力端子からの入力電流の影響を考慮していないことから、前記入力電流により回路特性の劣化が生じるという問題がある。
　即ち、入力電流の値は、アナログスイッチがオン，オフを繰り返す周波数に依存し、その周波数が高くなると入力電流の値は大きくなり、周波数が低くなると小さくなる。このため、前記周波数の変化によって、アナログスイッチの入力電流の増大が起こり、このことが、アナログスイッチに接続される回路、又は、アナログスイッチと同一基板上の回路の特性を劣化させる原因になる。このため、アナログスイッチに接続する回路、又はアナログスイッチと同一基板上の回路を設計する際に、前記入力電流の値を考慮しなければならず、それらの回路の設計が困難になる。
　以下、図６に示す従来のアナログスイッチ５００の問題について図８、図９を用いて具体的に説明する。
　図８は、アナログスイッチ５００がオン状態のときに入力端子ＶＩＮ５０４から寄生容量Ｃｐ５へ流れる電流の経路を示す図である。図９は、アナログスイッチ５００がオフ状態のときに寄生容量Ｃｐ５からグランドＶＳＳに放電される電流の経路について示す図である。
　図６のアナログスイッチ５００では、ＮＭＯＳトランジスタ５０１、スイッチ５０２、及びスイッチ５０３のオン動作、オフ動作が繰り返し行われるため、寄生容量Ｃｐ５に充電される入力端子ＶＩＮ５０４からの入力電流の値と、寄生容量Ｃｐ５から放電される電流の値は、スイッチ５０２、スイッチ５０３のオン状態、オフ状態を切り替える周波数に比例して大きくなる。
　図８に示すように、アナログスイッチ５００がオン状態のときは、入力端子ＶＩＮ５０４とＮＭＯＳトランジスタ５０１の基板電位とを接続するスイッチ５０２がオン状態になり、ＮＭＯＳトランジスタ５０１の基板電位とグランドＶＳＳとを接続するスイッチ５０３はオフ状態になる。よって、入力電流Ｉｃｈｇは、ＮＭＯＳトランジスタ５０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ５に充電される。
　一方、図９に示すように、アナログスイッチ５００がオフ状態のとき、すなわち、スイッチ５０２がオフ状態のとき、スイッチ５０３はオン状態となる。この時、すでに、ＮＭＯＳトランジスタ５０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ５には、アナログスイッチ５００がオン状態のときに、入力端子ＶＩＮ５０４からの入力電流Ｉｃｈｇが充電されている。よって、アナログスイッチ５００がオフ状態のときに、寄生容量Ｃｐ５からグランドＶＳＳに向かって放電電流Ｉｄｃｈｇが流れる。
　このため、アナログスイッチ５００のオン状態とオフ状態を繰り返す動作速度が速くなれば、アナログスイッチ５００のオン状態のときに、入力端子ＶＩＮ５０４から流れ込む入力電流の値が大きくなり、寄生容量Ｃｐ５により多くの電荷が充電されるので、アナログスイッチ５００のオフ状態のときに、より多くの電流がグランドＶＳＳに放電される。図６に示すように、アナログスイッチ５００がＡ／Ｄ変換を行う回路に使用される場合、寄生容量Ｃｐ５への電流の蓄積と、グランドＶＳＳへの電流の放電は、Ａ／Ｄ変換器５１２のサンプリングクロックに同期して繰り返されるので、このことが、Ａ／Ｄ変換器５１２により、例えば、映像信号処理を行う際に、映像にノイズが発生する原因となる。
　また、アナログスイッチ５００、及び該スイッチに接続されるアナログ回路（ここでは、サンプルホールド回路５１０内の他の回路、Ａ／Ｄ変換器５１２）を、同一の半導体基板上で実現する場合、通常、それらのグランド電位は共通であるため、寄生容量Ｃｐ５に充電される電流、及び寄生容量Ｃｐ５から放電される電流によって、アナログスイッチ５００だけでなく、アナログスイッチ５００と同一の半導体基板上のアナログ回路の回路特性も劣化する。
　以上のことから、本発明は、上記従来技術の課題を解決するために、ＭＯＳトランジスタによって構成されるアナログスイッチにおいて、該アナログスイッチがオン状態とオフ状態を繰り返すときに、入力した電流が基板に流れるのを抑えることが可能なアナログスイッチを得ることを目的とする。
　本発明のアナログスイッチは、アナログ信号を入力するためのアナログスイッチ入力端子と、該アナログスイッチ入力端子に入力されたアナログ信号をオン，オフするためのＭＯＳトランジスタと、前記アナログスイッチ入力端子と前記ＭＯＳトランジスタの基板電位とを接続するための第１のスイッチと、前記第１のスイッチとは逆相で動作し、前記ＭＯＳトランジスタの基板電位とグランドとを接続するための第２のスイッチと、入力インピーダンスが高インピーダンスであり、前記アナログスイッチ入力端子と前記第１のスイッチとの間に接続され、前記入力端子から入力される電流の流れを抑制する抑制回路とを有することを特徴とする。
　また、本発明のアナログスイッチは、前記抑制回路がボルテージフォロア回路であることを特徴とする。
　また、本発明のアナログスイッチは、前記抑制回路がソースフォロア回路であることを特徴とする。
　また、本発明のアナログスイッチは、前記ソースフォロア回路が、該ソースフォロワ回路の出力をレベルシフトするためのレベルシフト回路を有し、前記第１のスイッチは該レベルシフト回路の出力に接続されていることを特徴とする。
　また、本発明のアナログスイッチは、前記抑制回路が電圧ミラー回路であることを特徴とする。
　また、本発明は、前記アナログスイッチをサンプルホールド回路の入力スイッチとして用いることを特徴とする。
　本発明のアナログスイッチによれば、アナログスイッチ入力端子と、ＭＯＳトランジスタと、前記アナログスイッチ入力端子と前記ＭＯＳトランジスタの基板電位とを接続するための第１のスイッチと、前記第１のスイッチとは逆相で動作し、前記ＭＯＳトランジスタの基板電位とグランドとを接続するための第２のスイッチと、入力インピーダンスが高インピーダンスであり、前記アナログスイッチ入力端子と前記前記第１のスイッチとの間に接続され、前記入力端子から入力される電流の流れを抑制する抑制回路とを有することから、低オン抵抗を実現し、入力信号の歪み及び基板バイアス効果の影響を低減させることができると共に、前記アナログスイッチ入力端子からの入力電流が基板に流れるのを抑えることができる。その結果、アナログスイッチに接続される回路、又は、アナログスイッチと同一基板上の回路の設計を容易にすることができる。
　また、オン状態のときに、アナログスイッチ入力端子からの入力電流の流れを抑え、オフ状態のときに、グランドに電流が放電されないようにしたことにより、アナログスイッチと同一基板上の回路の特性の劣化を防ぐことができる。
　また、本発明のアナログスイッチによれば、前記抑制回路として、ボルテージフォロア回路を使用することで、入力信号と、前記ＮＭＯＳトランジスタの基板電位とを同電位にできるので、アナログスイッチの歪みをより効果的に低減できる。
　また、本発明のアナログスイッチによれば、前記抑制回路として、ソースフォロア回路を使用することで、回路規模の増大を抑えることができる。
　また、本発明のアナログスイッチによれば、前記抑制回路として、前記第１のスイッチに接続されたレベルシフト回路を有するソースフォロア回路を用いることで、オン状態のときに前記アナログスイッチ入力端子にかかる電圧と、前記ＭＯＳトランジスタの基板電圧との差を小さくすることができる。
　また、本発明のアナログスイッチによれば、前記抑制回路として、電圧ミラー回路を用いることで、オン状態のときに前記アナログスイッチ入力端子にかかる電圧と、前記ＭＯＳトランジスタの基板電圧との差を小さくすることができる。
　また、本発明のサンプルホールド回路によれば、前記アナログスイッチを入力スイッチとすることで、前記アナログスイッチの入力電流が原因で生じる回路特性の劣化を防ぐことができる。その結果、前記アナログスイッチからの信号を前記サンプルホールド回路でサンプリングして、該サンプリング信号を、Ａ／Ｄ変換器を用いた、例えば、映像信号処理に用いる場合に、映像ノイズの発生を防ぐことができる。
図１は、本発明の実施の形態１に係るアナログスイッチの構成を示す図である。 図２は、本発明の実施の形態１に係るアナログスイッチのオン／オフのタイミングを示す図である。 図３は、本発明の実施の形態２に係るアナログスイッチの構成を示す図である。 図４は、本発明の実施の形態３に係るアナログスイッチの構成を示す図である。 図５は、本発明の実施の形態４に係るアナログスイッチの構成を示す図である。 図６は、従来のアナログスイッチの構成を示す図である。 図７は、従来のアナログスイッチのオン／オフのタイミングを示す図である。 図８は、従来のアナログスイッチのオン状態での入力電流の経路を示す図である。 図９は、従来のアナログスイッチのオフ状態での放電電流の経路を示す図である。
　以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
　図１は、本発明の実施の形態１に係るアナログスイッチの構成を示す図である。
　図１に示すアナログスイッチ１００は、ＮＭＯＳトランジスタ１０１と、入力端子ＶＩＮ１０４と、出力端子ＶＯＵＴ１０５と、入力インピーダンスが非常に高く、入力端子ＶＩＮ１０４から入力される電流の流れを抑制する抑制回路と、該抑制回路の出力とＮＭＯＳトランジスタ１０１の基板電位を接続するための第１のスイッチ１０２と、ＮＭＯＳトランジスタ１０１の基板電位とグランドＶＳＳを接続するための第２のスイッチ１０３とを備える。
　ＮＭＯＳトランジスタ１０１は入力端子ＶＩＮ１０４に入力されたアナログ信号をオン，オフするためのものであり、ソース（もしくはドレイン）が入力端子ＶＩＮ１０４に、ドレイン（もしくはソース）が出力端子ＶＯＵＴ１０５に接続され、ゲートがアナログスイッチ１００をオン，オフするためのスイッチ信号の入力端子となる。またスイッチ１０２は、前記抑制回路の出力とＮＭＯＳトランジスタ１０１の基板電位との間に接続され、スイッチ１０３は、ＮＭＯＳトランジスタ１０１の基板電位とグランド（ＶＳＳ）との間に接続される。ＮＭＯＳトランジスタ１０１の基板電位とグランド（ＶＳＳ）との間には寄生容量Ｃｐ１が生じている。また、スイッチ１０２とスイッチ１０３とは互いに逆相で動作する。前記抑制回路として、図１に示すアナログスイッチ１００は、ボルテージフォロア回路１０６を備える。ボルテージフォロア回路１０６は、例えば、オペアンプで構成する。
　本実施の形態１においては、アナログスイッチ１００をサンプルホールド回路の入力スイッチとして用い、前記サンプルホールド回路をＡ／Ｄ変換器に接続した場合について説明する。
　図１において、アナログスイッチ１００はサンプルホールド回路１１０ａに含まれ、サンプルホールド回路１１０ａの出力はＡ／Ｄ変換器１１２に接続される。
　サンプルホールド回路１１０ａは、アナログスイッチ１００と、サンプリング容量Ｃｓ１と、スイッチ１０７と、スイッチ１０８と、バッファアンプ１０９とを備える。
　図１において、サンプリング容量Ｃｓ１は一端がアナログスイッチ１００の出力端子ＶＯＵＴ１０５に接続され、他端がバッファアンプ１０９の一方の入力に接続される。バッファアンプ１０９の他方の入力はグランド（ＶＳＳ）に接続され、スイッチ１０７はサンプリング容量Ｃｓ１の一端とバッファアンプ１０９の出力との間に接続される。スイッチ１０８はサンプリング容量Ｃｓ１の他端とグランド（ＶＳＳ）との間に接続される。
　また、Ａ／Ｄ変換器１１２も従来例と同様に構成されており、Ａ／Ｄコンバータ１１１を有する。
　以上のように構成されるアナログスイッチ１００を有するサンプルホールド回路１１０ａの動作について、図２を用いて説明する。
　図２は、ＮＭＯＳトランジスタ１０１、スイッチ１０２、スイッチ１０３、スイッチ１０７、及びスイッチ１０８、のオン／オフのタイミングを示す図である。
　図２に示されるように、スイッチ１０２及びスイッチ１０８は、ＮＭＯＳトランジスタ１０１と同相で動作し、スイッチ１０３及びスイッチ１０７は、ＮＭＯＳトランジスタ１０１と逆相で動作する。
　まず、タイミングＴ１において、図示しないスイッチ信号源により“Ｈ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力され、これにより、アナログスイッチ１００がオンされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオン、スイッチ１０３はオフであり、入力端子ＶＩＮ１０４から入力される信号が出力端子ＶＯＵＴ１０５から出力される。またタイミングＴ１において、スイッチ１０７はオフ、スイッチ１０８はオンであり、サンプリング容量Ｃｓ１及びバッファアンプ１０９によって、アナログスイッチ１００からの入力信号がサンプリングされて、サンプリングされた信号が保持される。
　このタイミングＴ１で、入力端子ＶＩＮ１０４から電流が、ＮＭＯＳトランジスタ１０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ１に向かって流れ込もうとする。しかし、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高い（≒無限大）ボルテージフォロア回路１０６が接続されているため、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１に入力電流が流れ込むことはない。
　次に、タイミングＴ２において、図示しないスイッチ信号源により“Ｌ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力される。これにより、アナログスイッチ１００はオフされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオフ、スイッチ１０３はオンであり、スイッチ１０７がオン、スイッチ１０８がオフになる。またタイミングＴ２において、タイミングＴ１でサンプルホールド回路１１０ａに保持された信号が、Ａ／Ｄ変換器１１２のＡ／Ｄコンバータ１１１に出力されて、Ａ／Ｄ変換が行われる。
　このタイミングＴ２で、ＮＭＯＳトランジスタ１０１には、ボルテージフォロア回路１０６によって、入力端子ＶＩＮ１０４から入力される入力信号と同位相で、基板電位が印加されるため、基板電位の印加により入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　すなわち、アナログスイッチ１００がオフ状態になった場合でも、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１にはほとんど電荷が保存されていないため、入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　よって、アナログスイッチ１００のオン動作とオフ動作が繰り返されても、入力端子ＶＩＮ１０４からの入力電流の寄生容量Ｃｐ１への充電と、寄生容量Ｃｐ１からグランドＶＳＳへの放電を抑えることができる。
　以上のように、本実施の形態１に係るアナログスイッチ１００によれば、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高いボルテージフォロア回路１０６を備えることで、入力端子ＶＩＮ１０４からの入力電流が基板に流れるのを抑えることができる。その結果、アナログスイッチ１００に接続される回路、又は、アナログスイッチ１００と同一基板上にある回路（ここでは、サンプルホールド回路）を設計する際に、入力電流の影響を考慮する必要がなくなり、回路設計を容易に行うことができる。
　また、本実施の形態１に係るアナログスイッチ１００によれば、オン状態のときに、入力端子ＶＩＮ１０４からの入力電流の流れを抑え、オフ状態のときに、グランドＶＳＳに電流が放電されないようにしたことにより、アナログスイッチ１００と同一基板上に配置され、アナログスイッチ１００とグランド電位が共通である回路の特性の劣化を防ぐことができる。
　また、本実施の形態１に係るサンプルホールド回路１１０ａによれば、アナログスイッチ１００を入力スイッチとして用いることで、アナログスイッチ１００の入力電流が原因で生じる回路特性の劣化を防ぐことができる。その結果、アナログスイッチ１００からの信号をサンプルホールド回路１１０ａでサンプリングして、該サンプリング信号を、Ａ／Ｄ変換器１１２を用いた、例えば、映像信号処理に用いる場合に、映像ノイズの発生を防ぐことができる。
　また、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、ボルデージフォロア回路１０６を使用することで、入力信号と、ＮＭＯＳトランジスタ１０１の基板電位とを同電位にできるので、アナログスイッチ１００の歪みの低減効果も大きい。
（実施の形態２）
　次に、本発明の実施の形態２に係るアナログスイッチについて図３を用いて説明する。
　図３は、本発明の実施の形態２に係るアナログスイッチ２００の構成を示す図である。図３において、アナログスイッチ２００はサンプルホールド回路１１０ｂに含まれ、サンプルホールド回路１１０ｂの出力はＡ／Ｄ変換器１１２に接続される。
　本実施の形態２に係るアナログスイッチ２００は、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、入力端子ＶＩＮ１０４とスイッチ１０２との間に、ソースフォロア回路２０６を備える。その他の構成については、アナログスイッチ１００と同様であることから、詳細な説明を省略する。また、サンプルホールド回路１１０ｂは、アナログスイッチ２００以外の構成については、サンプルホールド回路１１０ａと同様であることから、詳細な説明を省略する。
　図３において、ソースフォロア回路２０６は、電源とグランドとの間に互いに直列に接続された、ＮＭＯＳトランジスタ２０７と電流源回路２０８とから構成される。ＮＭＯＳトランジスタ２０７はソース（もしくはドレイン）が電源に接続され、ゲートが入力端子ＶＩＮ１０４に接続される。電流源回路２０８はＮＭＯＳトランジスタ２０７のドレイン（もしくはソース）とグランドとの間に接続され、これらＮＭＯＳトランジスタ２０７と電流源回路２０８との接続点にスイッチ１０２の一端が接続される。ソースフォロア回路２０６の入力インピーダンスは、ＮＭＯＳトランジスタ２０７のゲート端子に接続されているため、非常に高い（≒無限大）。
　以上のように構成されるアナログスイッチ２００を有するサンプルホールド回路１１０ｂの動作について説明する。
　まず、タイミングＴ１において、図示しないスイッチ信号源により“Ｈ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力され、これにより、アナログスイッチ２００がオンされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオン、スイッチ１０３はオフであり、入力端子ＶＩＮ１０４から入力される信号が出力端子ＶＯＵＴ１０５から出力される。またタイミングＴ１において、スイッチ１０７はオフ、スイッチ１０８はオンであり、サンプリング容量Ｃｓ１及びバッファアンプ１０９によって、アナログスイッチ２００からの入力信号がサンプリングされて、サンプリングされた信号が保持される。
　このタイミングＴ１で、入力端子ＶＩＮ１０４から電流が、ＮＭＯＳトランジスタ１０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ１に向かって流れ込もうとする。しかし、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高い（≒無限大）ソースフォロア回路２０６が接続されているため、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１に入力電流が流れ込むことはない。
　次に、タイミングＴ２において、図示しないスイッチ信号源により“Ｌ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力される。これにより、アナログスイッチ２００がオフされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオフ、スイッチ１０３がオンであり、スイッチ１０７がオン、スイッチ１０８がオフになる。またタイミングＴ２において、タイミングＴ１でサンプルホールド回路１１０ｂに保持された信号が、Ａ／Ｄ変換器１１２のＡ／Ｄコンバータ１１１に出力されて、Ａ／Ｄ変換が行われる。
　このタイミングＴ２で、ＮＭＯＳトランジスタ１０１には、ソースフォロア回路２０６によって、入力端子ＶＩＮ１０４から入力される信号と同位相で、基板電位が印加されるため、基板電位の印加により入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　すなわち、アナログスイッチ２００がオフ状態になった場合でも、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１にはほとんど電荷が保存されていないため、入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　よって、アナログスイッチ２００のオン動作とオフ動作が繰り返されても、入力端子ＶＩＮ１０４からの入力電流の寄生容量Ｃｐ１への充電と、寄生容量Ｃｐ１からグランドＶＳＳへの電流の放電を抑えることができる。
　以上のように、本実施の形態２に係るアナログスイッチ２００によれば、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高いソースフォロア回路２０６を備えることで、入力端子ＶＩＮ１０４からの入力電流が基板に流れるのを抑えることができる。その結果、アナログスイッチ２００に接続される回路、又は、アナログスイッチ２００と同一基板上の回路を設計する際に、入力電流の影響を考慮する必要がなくなり、回路設計を容易に行うことができる。
　また、本実施の形態２に係るアナログスイッチ２００によれば、オン状態のときに、入力端子ＶＩＮ１０４からの入力電流の流れを抑え、オフ状態のときに、グランドＶＳＳに電流が放電されないようにしたことにより、アナログスイッチ２００と同一基板上に配置され、グランド電位が共通である回路の特性の劣化を抑えることができる。
　さらに、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、ソースフォロア回路２０６を使用することにより、アナログスイッチの回路規模を小さくすることができ、コストを削減することができる。
　なお、本実施の形態２では、ソースフォロア回路２０６として、ＮＭＯＳトランジスタと電流源回路とで構成されたものについて説明したが、本発明のアナログスイッチのソースフォロア回路はこれに限るものではなく、例えば、ＰＭＯＳトランジスタで構成されるものでも良い。
（実施の形態３）
　次に、本実施の形態３に係るアナログスイッチについて図４を用いて説明する。
　図４は、本発明の実施の形態３に係るアナログスイッチ３００の構成を示す図である。図４において、アナログスイッチ３００はサンプルホールド回路１１０ｃに含まれ、サンプルホールド回路１１０ｃの出力はＡ／Ｄ変換器１１２に接続される。
　本実施の形態３に係るアナログスイッチ３００は、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、入力端子ＶＩＮ１０４とスイッチ１０２との間に、ソースフォロア回路３０６を備える。その他の構成については、アナログスイッチ２００と同様であることから、詳細な説明を省略する。また、サンプルホールド回路１１０ｃは、アナログスイッチ３００以外の構成については、サンプルホールド回路１１０ａと同様であることから、詳細な説明を省略する。
　図４において、ソースフォロア回路３０６は、電源とグランドとの間に互いに直列に接続された、ＮＭＯＳトランジスタ３０７及び電流源回路３０８と、電源とグランドとの間に互いに直列に接続された、ＰＭＯＳトランジスタ３０９及びＰＭＯＳトランジスタ３１０とを備える。なお、ＰＭＯＳトランジスタ３０９及びＰＭＯＳトランジスタ３１０は、ＮＭＯＳトランジスタ３０７及び電流源回路３０８からなるソースフォロア回路本体３１１の出力をレベルシフトするためのレベルシフト回路３１２を構成する。
　ＮＭＯＳトランジスタ３０７はドレイン（もしくはソース）が電源に接続され、ゲートが入力端子ＶＩＮ１０４に接続され、ソース（もしくはドレイン）が電流源回路３０８を介してグランドに接続される。ＰＭＯＳトランジスタ３０９はソース（もしくはドレイン）が電源に接続され、ゲートが図示しない所定の電位に接続されて電流源回路となる。ＰＭＯＳトランジスタ３１０はソース（もしくはドレイン）がＰＭＯＳトランジスタ３０９のドレイン（もしくはソース）に接続され、ゲートがＮＭＯＳトランジスタ３０７と電流源回路３０８との接続点に接続され、ドレイン（もしくはソース）がグランドに接続される。これらＰＭＯＳトランジスタ３０９とＰＭＯＳトランジスタ３１０との接続点にスイッチ１０２の一端が接続される。ソースフォロア回路３０６の入力インピーダンスは、ＮＭＯＳトランジスタ３０７のゲート端子に接続されているため非常に高い（≒無限大）。
　以上のように構成されるアナログスイッチ３００を有するサンプルホールド回路１１０ｃの動作について説明する。
　まず、タイミングＴ１において、図示しないスイッチ信号源により“Ｈ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力され、これにより、アナログスイッチ３００がオンされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオン、スイッチ１０３はオフであり、入力端子ＶＩＮ１０４から入力される入力信号が出力端子ＶＯＵＴ１０５から出力される。またタイミングＴ１において、スイッチ１０８がオンであり、サンプリング容量Ｃｓ１及びバッファアンプ１０９によって、アナログスイッチ１００からの入力信号がサンプリングされて、サンプリングされた信号が保持される。
　このタイミングＴ１で、入力端子ＶＩＮ１０４から電流が、ＮＭＯＳトランジスタ１０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ１に向かって流れ込もうとする。しかし、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高い（≒無限大）ソースフォロア回路３０６が接続されているため、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１に入力電流が流れ込むことはない。
　次に、タイミングＴ２において、図示しないスイッチ信号源により“Ｌ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力される。これにより、アナログスイッチ３００はオフされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオフ、スイッチ１０３はオンであり、スイッチ１０７がオン、スイッチ１０８がオフになる。また、タイミングＴ２において、タイミングＴ１でサンプルホールド回路１１０ｃに保持された信号が、Ａ／Ｄ変換器１１２のＡ／Ｄコンバータ１１１に出力されて、Ａ／Ｄ変換が行われる。
　このタイミングＴ２で、ＮＭＯＳトランジスタ１０１には、ソースフォロア回路３０６によって入力端子ＶＩＮ１０４から入力される信号と同位相で、基板電位が印加されるため、基板電位の印加により入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　すなわち、アナログスイッチ３００がオフ状態になった場合でも、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１にはほとんど電荷が保存されていないため、入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　よって、アナログスイッチ３００のオン動作とオフ動作が繰り返されても、入力端子ＶＩＮ１０４からの入力電流の寄生容量Ｃｐ１への充電と、寄生容量Ｃｐ１からグランドＶＳＳへの電流の放電を抑えることができる。
　また、実施の形態２に係るアナログスイッチ２００では、抑制回路としてソースフォロア回路２０６を用いるため、アナログスイッチ２００がオン状態のときに入力端子ＶＩＮ１０４にかかる電圧とＮＭＯＳトランジスタ１０１の基板電圧との差が回路構成上の理由により大きくなるという問題が生じるが、本実施の形態３に係るアナログスイッチ３００では、ソースフォロア回路３０６が、ＰＭＯＳトランジスタ３０９及びＰＭＯＳトランジスタ３１０により構成され、スイッチ１０２に接続するレベルシフト回路を有することで、上記問題を改善することができる。
　以上のように、本実施の形態３に係るアナログスイッチ３００によれば、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高いソースフォロア回路３０６を備えることで、入力端子ＶＩＮ１０４からの入力電流が基板に流れるのを抑えることができる。その結果、アナログスイッチ３００に接続される回路、又は、アナログスイッチ３００と同一基板上の回路を設計する際に、入力電流の影響を考慮する必要がなくなり、回路設計を容易に行うことができる。
　また、本実施の形態３に係るアナログスイッチ３００によれば、オン状態のときに、入力端子ＶＩＮ１０４からの入力電流の流れを抑え、オフ状態のときに、グランドＶＳＳに電流が放電されないようにしたことにより、アナログスイッチ３００と同一基板上に配置され、グランド電位が共通である回路の特性の劣化を抑えることができる。
　さらに、本実施の形態３に係るアナログスイッチ３００によれば、ソースフォロア回路３０６が、ＰＭＯＳトランジスタ３０９及びＰＭＯＳトランジスタ３１０により構成されるレベルシフト回路３１２を有することで、アナログスイッチ３００がオン状態のときに入力端子ＶＩＮ１０４にかかる電圧とＮＭＯＳトランジスタ１０１の基板電圧との差を小さくして、基板バイアス効果の影響を抑えることができる。
（実施の形態４）
　次に、本発明の実施の形態４について図５を用いて説明する。
　図５は、本発明の実施の形態４に係るアナログスイッチ４００の構成を示す図である。
　図５において、アナログスイッチ４００はサンプルホールド回路１１０ｄに含まれ、サンプルホールド回路１１０ｄの出力はＡ／Ｄ変換器１１２に接続される。
　本実施の形態４に係るアナログスイッチ４００は、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、入力端子ＶＩＮ１０４とスイッチ１０２との間に、電圧ミラー回路４０６を備える。その他の構成については、アナログスイッチ１００と同様であることから、詳細な説明を省略する。また、サンプルホールド回路１１０ｄは、アナログスイッチ４００以外の構成については、サンプルホールド回路１１０ａと同様であることから、詳細な説明を省略する。
　図５において、電圧ミラー回路４０６は、４つのＭＯＳトランジスタ、すなわち、電源とグランドとの間に互いに直列に接続された、ＰＭＯＳトランジスタ４０７及びＮＭＯＳトランジスタ４０８と、電源とグランドとの間に互いに直列に接続された、ＰＭＯＳトランジスタ４０９及びＮＭＯＳトランジスタ４１０とから構成される。
　ＰＭＯＳトランジスタ４０７はソース（もしくはドレイン）が電源に接続され、ゲートがドレイン（もしくはソース）に接続されている。ＮＭＯＳトランジスタ４０８はドレイン（もしくはソース）がＰＭＯＳトランジスタ４０７のドレイン（もしくはソース）に接続され、ゲートが入力端子ＶＩＮ１０４に接続され、ソース（もしくはドレイン）がグランドに接続されている。ＰＭＯＳトランジスタ４０９はソース（もしくはドレイン）が電源に接続され、ゲートがＰＭＯＳトランジスタ４０７のゲートに接続されている。ＮＭＯＳトランジスタ４１０はドレイン（もしくはソース）がゲートおよびスイッチ１０２の一端に接続され、ソース（もしくはドレイン）がグランドに接続される。
　電圧ミラー回路４０６の入力インピーダンスは、ＮＭＯＳトランジスタ４０８のゲート端子に接続されているため非常に高いので（≒無限大）、アナログスイッチ４００がオン状態になったときにおいても、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１に入力端子ＶＩＮ１０４からの入力電流が流れ込むことはない。また、電圧ミラー回路４０６を、図５に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成することで、入力端子ＶＩＮ１０４にかかる電圧とＮＭＯＳトランジスタ１０１の基板電圧の差はほとんど発生しない。
　以上のように構成されるアナログスイッチ４００を有するサンプルホールド回路１１０ｄの動作について説明する。
　まず、タイミングＴ１において、図示しないスイッチ信号源により“Ｈ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力され、これにより、アナログスイッチ４００がオンされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とがオン、スイッチ１０３はオフであり、入力端子ＶＩＮ１０４から入力される信号が出力端子ＶＯＵＴ１０５から出力される。またタイミングＴ１において、スイッチ１０７はオフ、スイッチ１０８はオンであり、サンプリング容量Ｃｓ１及びバッファアンプ１０９によって、アナログスイッチ１００からの入力信号がサンプリングされて、サンプリングされた信号が保持される。
　このタイミングＴ１で、入力端子ＶＩＮ１０４から電流が、ＮＭＯＳトランジスタ１０１の基板電位とグランドＶＳＳとの間にある寄生容量Ｃｐ１に向かって流れ込もうとする。しかし、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高い（≒無限大）電圧ミラー回路４０６が接続されているため、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１に入力電流が流れ込むことはない。
　次に、タイミングＴ２において、図示しないスイッチ信号源により“Ｌ”レベルのスイッチ信号がＮＭＯＳトランジスタ１０１のゲートに入力される。これにより、アナログスイッチ４００はオフされる。このとき、ＮＭＯＳトランジスタ１０１とスイッチ１０２とはオフ、スイッチ１０３がオンであり、スイッチ１０７がオン、スイッチ１０８がオフになる。またタイミングＴ２において、タイミングＴ１でサンプルホールド回路１１０ｄに保持された信号が、Ａ／Ｄ変換器１１２のＡ／Ｄコンバータ１１１に出力されて、Ａ／Ｄ変換が行われる。
　このタイミングＴ２で、ＮＭＯＳトランジスタ１０１には、電圧ミラー回路４０６によって、入力端子ＶＩＮ１０４から入力される入力信号と同位相で、基板電位が印加されるため、基板電位の印加により入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　すなわち、アナログスイッチ４００がオフ状態になった場合でも、ＮＭＯＳトランジスタ１０１の基板電位に接続される寄生容量Ｃｐ１にはほとんど電荷が保存されていないため、入力端子ＶＩＮ１０４からの入力電流がグランドＶＳＳに向かって放電されることはない。
　よって、アナログスイッチ４００のオン動作とオフ動作が繰り返されても、入力端子ＶＩＮ１０４からの入力電流の寄生容量Ｃｐ１への充電と、寄生容量Ｃｐ１からグランドＶＳＳへの電流の放電を抑えることができる。
　以上のように、本実施の形態４に係るアナログスイッチ４００によれば、入力端子ＶＩＮ１０４とスイッチ１０２との間に、入力インピーダンスが非常に高い電圧ミラー回路４０６を備えたことから、入力端子ＶＩＮ１０４からの入力電流が基板に流れるのを抑えることができる。その結果、アナログスイッチ４００に接続される回路、又は、アナログスイッチ４００と同一基板上の回路を設計する際に、入力電流の影響を考慮する必要がなくなり、回路設計を容易に行うことができる。
　また、本実施の形態４に係るアナログスイッチ４００によれば、オン状態のときに、入力端子ＶＩＮ１０４からの入力電流の流れを抑え、オフ状態のときに、グランドＶＳＳに電流が放電されないようにしたことにより、アナログスイッチ４００と同一基板上に配置され、グランド電位が共通である回路の特性の劣化を抑えることができる。
　また、本実施の形態４に係るアナログスイッチ４００によれば、入力端子ＶＩＮ１０４からの入力電流の流れを抑える抑制回路として、電圧ミラー回路４０６を使用することから、入力端子ＶＩＮ１０４にかかる電圧とＮＭＯＳトランジスタ１０１の基板電圧との差を小さくして、基板バイアス効果の影響を抑えることができる。
　なお、上記実施の形態１から４では、サンプルホールド回路１１０ａ～１１０ｄの出力をＡ／Ｄ変換器１１２で処理する場合について説明したが、サンプルホールド回路の後段の回路は、Ａ／Ｄ変換器に限るものではない。サンプルホールド回路１１０ａ～１１０ｄの後段の回路は、Ａ／Ｄ変換器以外の回路でも良い。
　また、上記実施の形態１から４では、サンプルホールド回路１１０ａ～１１０ｄの後段にＡ／Ｄ変換器１１２が設けられる場合について説明したが、サンプルホールド回路は、Ａ／Ｄ変換器内に含まれる構成であっても良い。
　さらに、上記実施の形態１から４では、スイッチ１０２、１０３と、スイッチ１０７、１０８をオン，オフする信号については特に述べなかったが、これらはアナログスイッチ内のＮＭＯＳトランジスタをオン，オフするスイッチ信号によりオン，オフするようにしてもよく、これとは別に発生したスイッチ信号によりオン，オフするようにしてもよい。
　また、上記実施の形態１から４では、アナログスイッチを含むサンプルホールド回路がシングル構成である場合のみについて説明しているが、本発明は、差動構成のサンプルホールド回路でも同様の効果が得られる。
　以上のように、本発明のアナログスイッチは、オン状態とオフ状態を高い周波数で繰り返す場合においても、基板に流れる入力電流を極めて小さく抑えることができるので、高精度で、高性能が要求される半導体集積回路、例えば、映像機器や携帯機器用の半導体集積回路、及びそれを用いたシステムなどに好適である。
　１００、２００、３００、４００、５００　アナログスイッチ
　１０１、５０１　ＮＭＯＳトランジスタ
　１０２、１０３、５０２、５０３　スイッチ
　１０４、５０４　入力端子
　１０５、５０５　出力端子
　１０６　ボルテージフォロア回路
　１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、５１０　サンプルホールド回路
　２０６、３０６　ソースフォロア回路
　２０７、３０７、４０８、４１０　ＮＭＯＳトランジスタ
　２０８、３０８　電流源回路
　３０９、３１０、４０７、４０９　ＰＭＯＳトランジスタ
　３１１　ソースフォロア回路本体
　３１２　レベルシフト回路
　４０６　電圧ミラー回路
　Ｃｐ１、Ｃｐ５　寄生容量
　Ｃｓ１　サンプリング容量
　Ｉｃｈｇ　アナログスイッチ入力電流
　Ｉｄｃｈｇ　寄生容量からの放電電流

Claims (6)

  1. 　アナログ信号を入力するためのアナログスイッチ入力端子と、
    　該アナログスイッチ入力端子に入力されたアナログ信号をオン，オフするためのＭＯＳトランジスタと、
    　前記アナログスイッチ入力端子と前記ＭＯＳトランジスタの基板電位とを接続するための第１のスイッチと、
    　前記第１のスイッチとは逆相で動作し、前記ＭＯＳトランジスタの基板電位とグランドとを接続するための第２のスイッチと、
    　入力インピーダンスが高インピーダンスであり、前記アナログスイッチ入力端子と前記前記第１のスイッチとの間に接続され、前記入力端子から入力される電流の流れを抑制する抑制回路とを有する、
    　ことを特徴とするアナログスイッチ。
  2. 　請求項１に記載のアナログスイッチにおいて、
    　前記抑制回路はボルテージフォロア回路である、
    　ことを特徴とするアナログスイッチ。
  3. 　請求項１に記載のアナログスイッチにおいて、
    　前記抑制回路はソースフォロア回路である、
    　ことを特徴とするアナログスイッチ。
  4. 　請求項３に記載のアナログスイッチにおいて、
    　前記ソースフォロア回路は、該ソースフォロワ回路の出力をレベルシフトするためのレベルシフト回路を有し、
    　前記第１のスイッチは該レベルシフト回路の出力に接続されている、
    　ことを特徴とするアナログスイッチ。
  5. 　請求項１に記載のアナログスイッチにおいて、
    　前記抑制回路は電圧ミラー回路である、
    　ことを特徴とするアナログスイッチ。
  6. 　請求項１に記載のアナログスイッチを入力スイッチとして用いることを特徴とするサンプルホールド回路。
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