JP2009016462A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。
【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。
この種の不揮発性メモリ回路部を有する半導体装置については、例えば特開２００７−１１００７３号公報（特許文献１）に記載がある。この特許文献１には、不揮発性メモリセルのデータ書き込みおよび消去用の容量部において、チャネル全面のＦＮトンネル電流によりデータの書き換え（書き込みおよび消去）を行う構成が開示されている。この特許文献１の不揮発性メモリセルには、半導体基板の主面上にゲート絶縁膜を介して単層の浮遊ゲート電極が形成されている。この浮遊ゲート電極の各平面位置に、容量部、書き込み消去用の容量部、読み出し部が配置されている。この浮遊ゲート電極は、窒化シリコン膜と、その上に堆積された酸化シリコン膜とにより覆われている。窒化シリコン膜は、酸化シリコン膜にコンタクトホールを形成する際のエッチングストッパとしての機能を有している。
また、例えば国際公開ＷＯ２００５／１０１５１９号パンフレット（特許文献２）には、上記特許文献１と同様の構成の不揮発性メモリ回路部を有する半導体装置において、上記窒化シリコン膜と上記浮遊ゲート電極との間に酸化シリコン膜を設ける構成が開示されている。
また、例えば特開２００２−１６２４９号公報（特許文献３）には、ＭＩＳ形素子のゲート絶縁膜に水素を有効に供給するため、ＭＩＳを覆う水素含有膜の上層側に、水素の外方拡散を抑制する膜として低圧ＣＶＤ法により形成されるシリコン窒化膜を設ける技術が開示されている。
特開２００７−１１００７３号公報 国際公開ＷＯ２００５／１０１５１９号パンフレット 特開２００２−１６２４９号公報
ところが、上記特許文献１，２のような不揮発性メモリ回路を有する半導体装置においては、以下の課題があることを本発明者が初めて見出した。
半導体基板上には、水分（Ｈ２Ｏ）が水素イオン（Ｈ＋）と水酸化イオン（ＯＨ−）とに分離された状態で浮遊している場合がある。この水素イオンが不揮発性メモリ回路の浮遊ゲート電極に拡散すると、浮遊ゲート電極中の情報の記憶に寄与する電子と中和してデータが消滅してしまう。
上記不揮発性メモリ回路の浮遊ゲート電極は、上記のようにエッチングストッパとして機能する窒化シリコン膜により覆われており、水分や水素イオン等から保護されているように思われている。しかし、発明者の検討によれば、この窒化シリコン膜は水素イオンに対するバリア性が低い。また、プラズマＣＶＤ法で形成される窒化シリコン膜は、浮遊ゲート電極を覆う麓の当たりにクラックが入り易く、そこから水分や水素イオンが浮遊ゲート電極側に侵入するのを許してしまう。この結果、不揮発性メモリ回路のデータ保持特性が劣化するという問題がある。
本発明の目的は、不揮発性メモリ回路のデータ保持特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本実施の形態は、不揮発性メモリを有する第１回路領域と、前記不揮発性メモリ以外の回路を有する第２回路領域とを有し、
前記第１回路領域においては、前記不揮発性メモリを構成する浮遊ゲート電極を有し、
前記第２回路領域においては、前記不揮発性メモリ以外の回路を構成するゲート電極を有し、
半導体基板の第１主面上には、前記浮遊ゲート電極および前記ゲート電極を覆うように、プラズマ化学気相成長法により形成された窒素を含有する絶縁膜と、酸素を含有する絶縁膜とが順に堆積されており、
前記第１回路領域において、前記半導体基板の主面上には、前記浮遊ゲート電極を覆うように、窒素を含有する第１絶縁膜のパターンが形成されており、前記半導体基板の主面上には、前記第１絶縁膜のパターンおよび前記ゲート電極を覆うように、窒素を含有する第２絶縁膜と、酸素を含有する第３絶縁膜とが順に堆積されており、前記第１絶縁膜は、前記第２の絶縁膜よりも緻密な膜により形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
不揮発性メモリ回路のデータ保持特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
まず、本発明者が検討した不揮発性メモリとして、フラッシュメモリを有する半導体装置の課題について説明する。
図１は本発明者が検討したフラッシュメモリを有する半導体装置の要部断面図を示している。符号ＭＲはフラッシュメモリのメモリ領域（第１回路領域）、符号Ｎは主回路領域（第２回路領域）の要部を示している。なお、ここでは、第２回路領域として主回路領域Ｎを例示しているが、ここでいう第２回路領域は、主回路領域Ｎの他に、フラッシュメモリの周辺回路の配置領域等、フラッシュメモリ以外の回路が配置される領域を含むものである。
半導体チップを構成する半導体基板（以下、基板という）１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶により形成されている。基板１Ｓは、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。この基板１Ｓの主面には分離部ＴＩが形成されている。この分離部ＴＩは、活性領域を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン膜等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。
メモリセルアレイＭＲの浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン膜のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。
メモリセルアレイＭＲの浮遊ゲート電極ＦＧの幅方向左右の基板１Ｓ（チャネルを挟んでその両側）には、半導体領域ＭＳが形成されている。この半導体領域ＭＳは、低不純物濃度の半導体領域ＭＳ１と、それよりも不純物濃度の高い高不純物濃度の半導体領域ＭＳ２とを有している。
低不純物濃度の半導体領域ＭＳ１は、高不純物濃度の半導体領域ＭＳ２よりもチャネルに近い位置に形成されている。低不純物濃度の半導体領域ＭＳ１と高不純物濃度の半導体領域ＭＳ２とは同一導電型とされ、互いに電気的に接続されている。
ただし、浮遊ゲート電極ＦＧの幅方向左右両側の半導体領域ＭＳ（ＭＳ１，ＭＳ２）の導電型は、互いに同じ導電型でも良いが、後述のように、異なる導電型にしても良い。すなわち、一方をｐ型（ｐ−型、ｐ＋型）にしたら、他方をｎ型（ｎ−型、ｎ＋型）にしても良い。その理由については後ほど具体例で説明する。
また、主回路領域Ｎのゲート電極Ｇは、主回路形成用のＭＩＳ・ＦＥＴＱのゲート電極である。このゲート電極Ｇは、例えば低抵抗な多結晶シリコン膜のような導電体膜により形成されている。
主回路領域Ｎのゲート電極Ｇの幅方向左右の基板１Ｓ（チャネルを挟んでその両側）には、半導体領域ＮＳが形成されている。この半導体領域ＮＳは、低不純物濃度の半導体領域ＮＳ１と、それよりも不純物濃度の高い高不純物濃度の半導体領域ＮＳ２とを有している。
低不純物濃度の半導体領域ＮＳ１は、高不純物濃度の半導体領域ＮＳ２よりもチャネルに近い位置に形成されている。低不純物濃度の半導体領域ＮＳ１と高不純物濃度の半導体領域ＮＳ２とは同一導電型とされ、互いに電気的に接続されている。このゲート電極Ｇの幅方向左右両側の半導体領域ＮＳ（ＮＳ１，ＮＳ２）の導電型は、互いに同じ導電型である。
このような基板１Ｓの主面上には、上記浮遊ゲート電極ＦＧおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積され、さらにその上には層間絶縁膜（絶縁膜）２ｂが、下層の絶縁膜２ａよりも厚く堆積されている。
絶縁膜２ａは、例えばプラズマ化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成された窒化シリコン膜からなり、その上の層間絶縁膜２ｂは、例えばＣＶＤ法により形成された酸化シリコン膜からなる。絶縁膜２ａおよび層間絶縁膜２ｂは、各々のエッチング時に互いにエッチング選択比を大きくとれるような材料で形成されている。すなわち、下層の絶縁膜２ａは、Ｌ−ＳＡＣ（Self Aligned Contact）用の絶縁膜であり、コンタクトホールＣＴを形成するためのエッチング時にエッチングストッパとして機能するようになっている。このような絶縁膜２ａを設けることにより、主に主回路領域Ｎの素子の寸法を縮小することが可能になっている。
また、メモリセルアレイＭＲにおいて、浮遊ゲート電極ＦＧと絶縁膜２ａとの間には、例えば酸化シリコン膜によって形成されたキャップ絶縁膜（絶縁膜）３ａが介在されている。これにより、浮遊ゲート電極ＦＧ上にシリサイド層５ａが形成されないようになっている。また、絶縁膜２ａが浮遊ゲート電極ＦＧに直接接触されないようになっている。
なお、ゲート電極Ｇの上面、高不純物濃度の半導体領域ＭＳ２，ＮＳ２の上面には、例えばコバルトシリサイド（ＣｏＳｉ２）のようなシリサイド層５ａが形成されている。また、浮遊ゲート電極ＦＧおよびゲート電極Ｇの側面には、例えば酸化シリコン膜により形成されたサイドウォールＳＷが形成されている。また、コンタクトホールＣＴ内には、導体膜により形成されたプラグＰＬＧが埋め込まれている。
ところで、基板１Ｓ上には、水分（Ｈ２Ｏ）が水素イオン（Ｈ＋）と水酸化イオン（ＯＨ−）とに分解された状態で浮遊している場合がある。この水素イオンが不揮発性メモリ回路の浮遊ゲート電極ＦＧに拡散すると、浮遊ゲート電極ＦＧ中の情報の記憶に寄与する電子と中和してデータが消滅してしまう。
上記不揮発性メモリ回路の浮遊ゲート電極ＦＧは、上記のようにエッチングストッパとして機能する窒化シリコン膜（絶縁膜２ａ）により覆われており、水素イオンから保護されているように思われているが、発明者の検討によれば、この窒化シリコン膜は水素イオンに対するバリア性が低い。また、プラズマＣＶＤ法で形成される窒化シリコン膜は、浮遊ゲート電極ＦＧを覆う麓の当たりにクラックＣＫが入り易く、そこから水素イオンが浮遊ゲート電極ＦＧに侵入するのを許してしまう。また、浮遊ゲート電極ＦＧに水分が侵入してしまうこともある。この結果、不揮発性メモリ回路のデータ保持特性が劣化するという問題がある。なお、符号のＧｏｘ１，Ｇｏｘ２はゲート絶縁膜を示している。
次に、図２は本実施の形態１のフラッシュメモリを有する半導体装置の要部断面図を示している。上記の課題を解決すべく本実施の形態１の半導体装置においては、フラッシュメモリのメモリセルアレイＭＲにおいて、絶縁膜２ａとキャップ絶縁膜３ａとの間に、浮遊ゲート電極ＦＧの上面および側面を覆うように、例えば窒化シリコン膜からなる絶縁膜４ａのパターンが形成されている。
絶縁膜４ａは、例えば低圧（減圧）ＣＶＤ法（熱ＣＶＤ法）により形成されており、上記プラズマＣＶＤ法により形成された絶縁膜２ａよりも緻密で膜質の良い膜により形成されている。すなわち、絶縁膜４ａは、単位体積当たりのシリコン（Ｓｉ）と窒素（Ｎ）とが結合している密度が、絶縁膜２ａよりも高く、水や水素イオンに対するバリア性が高い。また、絶縁膜４ａの厚さは、絶縁膜２ａよりも薄い。
このような絶縁膜４ａを設けたことにより、たとえ絶縁膜２ａの麓にクラックＣＫが生じたとしても、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができる。
図３は図１の場合（符号ＶＴ１）と図２（本実施の形態１）の場合（符号ＶＴ２）とでフラッシュメモリのデータ保持特性を比較して示したグラフ図を示している。本実施の形態１によれば、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、図４（ａ）は対策前のメモリセルのしきい値のウエハ内場所依存性を、図４（ｂ）は対策後のメモリセルのしきい値のウエハ内場所依存性をそれぞれ示している。横軸はウエハ内の場所を、縦軸はしきい値を示している。また、符号のＩｎｔは初期値を、符号のＢＡＡはベーク処理後の測定結果（例えば２５０℃、５時間放置後のしきい値）を、符号のＢＡＢはベーク処理前の測定結果をそれぞれ示している。
対策前の場合（図４（ａ））、ベーク処理後のウエハ内の各場所におけるしきい値が大きく変動しているのに対して、本実施の形態１の場合（図４（ｂ））、ベーク処理後のウエハ内の各場所におけるしきい値が安定していることが分かる。また、本実施の形態１の場合、ベーク処理前とベーク処理後とで比較しても大きな変動がないことが分かる。
また、後述のように、絶縁膜４ａを主回路領域Ｎにも設けても良い。しかし、絶縁膜４ａを主回路領域Ｎに設けることで主回路領域Ｎの素子の電気的特性が変わる場合もある。このため絶縁膜４ａを設けたことによる主回路領域Ｎの素子への影響を調べたり、主回路領域Ｎの素子の設計を変更したりする場合も生じる。これに対して、本実施の形態１においては、絶縁膜４ａをメモリセルアレイＭＲのみに形成しているので、絶縁膜４ａが原因で主回路領域Ｎの素子の電気的特性が変わることもない。したがって、絶縁膜４ａを設けたからといって、主回路領域Ｎの素子特性を調査したり、主回路領域Ｎの設計変更をしたりする必要もない。
また、シリサイド層５ａが低不純物濃度の半導体領域ＭＳ１の中まで成長してしまうと、シリサイド層５ａと基板１Ｓとの間で接合リーク電流が発生する可能性が高くなる。特に、低不純物濃度の半導体領域ＭＳ１を、主回路領域Ｎの低耐圧のＭＩＳ・ＦＥＴの低不純物濃度の半導体領域と同時に（同じ不純物濃度で）形成した場合には、その問題が発生する可能性が高くなる。そこで、本実施の形態１（図２）においては、キャップ絶縁膜３ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面を覆い、さらに基板１Ｓの主面の一部を覆うように形成した。これにより、基板１Ｓ上のシリサイド層５ａがキャップ絶縁膜３ａに整合した位置に形成されている。このため、基板１Ｓ上のシリサイド層５ａの端部を浮遊ゲート電極ＦＧの側面（すなわち、低不純物濃度の半導体領域ＭＳ１）から離すことができる。したがって、上記したシリサイド層５ａと基板１Ｓとの間での接合リークの発生を抑制または防止することができる。
ただし、後述のように、キャップ絶縁膜３ａを無くしても良い。この場合、絶縁膜４ａが浮遊ゲート電極ＦＧの上面に直接接するようになる。しかし、この場合、浮遊ゲート電極ＦＧ中のデータ用の電荷が絶縁膜４ａ，２ａを通じてプラグＰＬＧに流れ、データ保持特性が低下してしまう場合がある。したがって、キャップ絶縁膜３ａを無くすこともできるが、本実施の形態１のようにキャップ絶縁膜３ａを設けた方が、データ保持特性を向上させることができる。
次に、本実施の形態１の半導体装置の具体例について説明する。
本実施の形態１の半導体装置を構成する半導体チップには、主回路の領域（第２回路領域）と、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリの領域（不揮発性メモリ回路、第１回路領域）とが形成されている。
上記主回路には、例えばＤＲＡＭ（Dynamic Random Access Memory）、やＳＲＡＭ（Static RAM）等のようなメモリ回路がある。また、主回路には、例えばＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路がある。さらに、主回路には、上記メモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等がある。
また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。
このような半導体装置（半導体チップ、半導体基板）の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば３．３Ｖ程度である。
図５は本実施の形態１の半導体装置におけるフラッシュメモリの要部回路図を示している。このフラッシュメモリは、メモリセルアレイＭＲと周辺回路領域ＰＲとを有している。メモリセルアレイＭＲには、第１方向Ｙに延在する複数のデータ書き込み・消去用のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、データ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ１・・・）とが第２方向Ｘに沿って配置されている。また、メモリセルアレイＭＲには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、複数のソース線ＳＬと、複数の選択線ＧＳとが第１方向Ｙに沿って配置されている。
各データ書き込み・消去用のビット線ＷＢＬは、上記周辺回路領域ＰＲに配置されたデータ（０／１）入力用のインバータ回路ＩＮＶに電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域ＰＲに配置されたセンスアンプ回路ＳＡに電気的に接続されている。センスアンプ回路ＳＡは、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣが電気的に接続されている。ここでは、１ビットが２つのメモリセルＭＣで構成されている場合が例示されている。
各メモリセルＭＣは、データ書き込み・消去用の容量部（電荷注入放出部）ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃと、選択ＭＩＳ・ＦＥＴＱＳとを有している。各ビットの２つのメモリセルＭＣの各々のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥは、互いに並列になるように電気的に接続されている。その各々のデータ書き込み・消去用の容量部ＣＷＥの一方の電極は、データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。また、その各々のデータ書き込み・消去用の容量部ＣＷＥの他方の電極（浮遊ゲート電極ＦＧ）は、それぞれ別々のデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲのゲート電極（浮遊ゲート電極ＦＧ）に電気的に接続されるとともに、容量部Ｃ，Ｃの一方の電極（浮遊ゲート電極ＦＧ）に電気的に接続されている。そして、その容量部Ｃ，Ｃは他方の電極（制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、各ビットの２つのメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲは、互いに直列に電気的に接続されており、そのドレインは、選択ＭＩＳ・ＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
次に、このようなフラッシュメモリにおけるデータ書き込み動作例を図６〜図９により説明する。図６は図５のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示している。破線Ｓ１はデータ書き込み対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
データの書き込み時には、上記選択メモリセルＭＣｓの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば９Ｖ程度の正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば−９Ｖ程度の負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
次に、図７は図５のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示している。破線Ｓ２はデータ一括消去対象の複数のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ１という）を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。
データ一括消去時には、上記複数の選択メモリセルＭＣｓｅ１の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０，ＣＧ１（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択メモリセルＭＣｓｅ１の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば９Ｖ程度の負の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の選択メモリセルＭＣｓｅ１のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数の選択メモリセルＭＣｓｅ１のデータを一括消去する。
次に、図８は図５のフラッシュメモリのデータ・ビット単位消去動作時における各部への印加電圧を示している。破線Ｓ３はデータ括消去対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ２という）を示している。
データ・ビット単位消去時には、上記選択メモリセルＭＣｓｅ２の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓｅ２の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば９Ｖ程度の正の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ書き込み用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ消去対象の選択メモリセルＭＣｓｅ２のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣｓｅ２のデータを消去する。
次に、図９は図５のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示している。破線Ｓ４はデータ読み出し対象のメモリセルＭＣ（以下、選択メモリセルＭＣｒという）を示している。
データ読み出し時には、上記選択メモリセルＭＣｒの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば３Ｖ程度の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｒの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ０（ＷＢＬ）に、例えば０Ｖ程度の電圧を印加する。また、上記選択メモリセルＭＣｒの上記選択ＭＩＳ・ＦＥＴＱＳのゲート電極が電気的に接続されている選択線ＧＳに、例えば３Ｖ程度の電圧を印加する。そして、データ書き込み用のビット線ＲＢＬに、例えば１Ｖ程度の電圧を印加する。さらに、ソース線ＳＬに、例えば０Ｖを印加する。これにより、データ読み出し対象の選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
次に、図１０は本実施の形態１の半導体装置におけるフラッシュメモリの１ビット分のメモリセルＭＣの平面図、図１１は図１０のＹ１−Ｙ１線の断面図、図１２は本実施の形態１の半導体装置の主回路領域の要部断面図である。なお、図１０では図面を見易くするために一部にハッチングを付した。
本実施の形態１の半導体装置は、例えばＬＣＤドライバ回路（主回路）である。このＬＣＤドライバ回路が形成された半導体チップには、そのＬＣＤドライバ回路等に関する比較的小容量の所望の情報を記憶するフラッシュメモリが形成されている。
まず、フラッシュメモリの構成例を図１０および図１１により説明する。
ｐ型の基板１Ｓの主面（第１主面）には、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する上記溝形の分離部ＴＩが形成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
このｐ型のウエルＨＰＷ１〜ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域６ａが形成されている。ｐ＋型の半導体領域６ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域６ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域６ａは、基板１Ｓの主面上の絶縁膜２ａおよび層間絶縁膜（絶縁膜）２ｂに形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域６ａの表層一部には、例えばコバルトシリサイドのようなシリサイド層５ａが形成されている。
また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１〜ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８ａとｐ型のウエルＨＰＷ１〜ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このようなｎ＋型の半導体領域８ａは、上記絶縁膜２ａおよび層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にはシリサイド層５ａが形成されている。
本実施の形態１のフラッシュメモリのメモリセルアレイＭＲに形成されたメモリセルＭＣは、浮遊ゲート電極ＦＧと、データ書き込み・消去用の容量部ＣＷＥ（電荷注入放出部ＣＷＥ）と、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。浮遊ゲート電極ＦＧの側面には、上記サイドウォールＳＷが形成されている。
また、この浮遊ゲート電極ＦＧは、図１０に示すように、互いに隣接する上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
この浮遊ゲート電極ＦＧがｐ型のウエル（第２ウエル）ＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、上記データ書き込み・消去用の容量部ＣＷＥが配置されている。データ書き込み・消去用の容量部ＣＷＥは、容量電極（第１電極）ＦＧＣ１と、容量絶縁膜（第１絶縁膜）１０ｄと、ｐ型の半導体領域１５と、ｎ型の半導体領域１６と、ｐ型のウエルＨＰＷ２とを有している。
容量電極ＦＧＣ１は、上記浮遊ゲート電極ＦＧの一部により形成されており、容量部ＣＷＥの上記他方の電極を形成する部分である。上記容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば１０ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１の容量部ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを１０ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
容量部ＣＷＥのｐ型の半導体領域１５およびｎ型の半導体領域１６は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。この半導体領域１５は、チャネル側のｐ−型の半導体領域１５ａと、それに接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。半導体領域１６は、チャネル側のｎ−型の半導体領域１６ａと、それに接続されたｎ＋型の半導体領域１６ｂとを有している。このｎ−型の半導体領域１６ａおよびｎ＋型の半導体領域１６ｂには、例えば砒素（Ａｓ）またはリン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１６ｂの不純物濃度の方が、ｎ−型の半導体領域１６ａの不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１５、ｎ型の半導体領域１６およびｐ型のウエルＨＰＷ２は、容量部ＣＷＥの上記一方の電極を形成する部分である。このｐ型の半導体領域１５およびｎ型の半導体領域１６は、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、上記データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域１６ｂの表層一部には、シリサイド層５ａが形成されている。
上記のように本実施の形態１においては、容量部ＣＷＥの容量電極ＦＧＣ１の左右の半導体領域１５，１６の導電型を異ならせ左右非対称にしている。ここでｎ型の半導体領域１６を設けている理由について説明する。ｎ型の半導体領域１６を追加したことにより、データの書き込み動作時に、容量電極ＦＧＣ１下に反転層の形成が促進される。電子は、ｐ型半導体では少数キャリアであるのに対してｎ型半導体では多数キャリアである。このため、ｎ＋型の半導体領域１６を設けたことにより、注入電子を容量電極ＦＧＣ１の直下の反転層に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１の電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。
次に、上記浮遊ゲート電極ＦＧがｐ型のウエル（第３ウエル）ＨＰＷ３の活性領域Ｌ１に平面的に重なる第２位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極（第２電極）ＦＧＲと、ゲート絶縁膜（第２絶縁膜）１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。上記データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。この一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の一方は、上記絶縁膜２ａおよび層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、上記ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部には、シリサイド層５ａが形成されている。一方、データ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の他方は、上記選択ＭＩＳ・ＦＥＴＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
選択ＭＩＳ・ＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択ＭＩＳ・ＦＥＴＱＳのチャネルは、上記ゲート電極ＦＧＳと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
上記ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。このゲート電極ＦＧＳは、上記絶縁膜２ａおよび層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、上記選択線ＧＳに電気的に接続されている。上記ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択ＭＩＳ・ＦＥＴＱＳの一対のｎ型の半導体領域１２，１２の構成は、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのｎ型の半導体領域１２と同じである。選択ＭＩＳ・ＦＥＴＱＳの他方のｎ型の半導体領域１２は、上記絶縁膜２ａおよび層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、上記データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にはシリサイド層５ａが形成されている。
次に、上記浮遊ゲート電極ＦＧが上記ｐ型のウエル（第４ウエル）ＨＰＷ１に平面的に重なる位置には、上記容量部Ｃが形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極（第３電極）ＦＧＣ２と、容量絶縁膜（第３絶縁膜）１０ｃと、ｐ型の半導体領域１３と、ｎ型の半導体領域１４と、ｐ型のウエルＨＰＷ１とを有している。
容量電極ＦＧＣ２は、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧ部分により形成されており、上記容量部Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、容量電極ＦＧＣ２の第２方向Ｘの長さは、上記データ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート配線ＣＧＷからの電圧供給効率を向上させることが可能となっている。
上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ｂ，１０ｅ、容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。
容量部Ｃのｐ型の半導体領域１３およびｎ型の半導体領域１４は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。この半導体領域１３は、チャネル側のｐ−型の半導体領域１３ａと、それに接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。半導体領域１４は、チャネル側のｎ−型の半導体領域１４ａと、それに接続されたｎ＋型の半導体領域１４ｂとを有している。このｎ−型の半導体領域１４ａおよびｎ＋型の半導体領域１４ｂには、例えば砒素（Ａｓ）、リン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１４ｂの不純物濃度の方が、ｎ−型の半導体領域１４ａの不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１３、ｎ型の半導体領域１４およびｐ型のウエルＨＰＷ１は、容量部Ｃの制御ゲート電極ＣＧＷ（上記他方の電極）を形成する部分である。このｐ型の半導体領域１３およびｎ型の半導体領域１４は、上記絶縁膜２ａおよび層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、上記制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域１４ｂの表層一部には、シリサイド層５ａが形成されている。
上記のように本実施の形態１においては、容量部Ｃの容量電極ＦＧＣ２の左右の半導体領域１３，１４の導電型を異ならせ左右非対称にしている。ここで、ｎ型の半導体領域１４を設けている理由について説明する。ｎ型の半導体領域１４を追加したことにより、データの消去動作時に、電子を容量絶縁膜１０ｃの直下にスムーズに供給することができる。このため、容量電極ＦＧＣ２下に反転層を素早く形成することができるので、ｐ型のウエルＨＰＷ１を素早く−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ２の電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。
このように本実施の形態１によれば、電荷注入放出部ＣＷＥおよび容量部Ｃに、ｐ型の半導体領域１５，１３およびｎ型の半導体領域１６，１４の両方を設けたことにより、電荷注入放出部ＣＷＥではｎ型の半導体領域１６が電荷注入時の電子の供給源として作用し、容量部Ｃではｎ型の半導体領域１４が反転層への電子の供給源として作用するので、メモリセルＭＣのデータの書き込み速度および消去速度を向上させることができる。
基板１Ｓの主面上には、浮遊ゲート電極ＦＧの側面および上面を覆うように、絶縁膜２ａが堆積されている。絶縁膜２ａは、上記プラズマＣＶＤ法で成膜された窒化シリコン膜により形成されている。絶縁膜２ａの厚さは、例えば３０〜１００ｎｍである。この絶縁膜２ａ上には、絶縁膜２ａよりも厚い層間絶縁膜２ｂが堆積されている。
絶縁膜２ａと基板１Ｓの主面との間には、浮遊ゲート電極ＦＧを覆うようにキャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンが形成されている。すなわち、メモリセルＭＣには、キャップ絶縁膜３ａ、絶縁膜４ａおよび絶縁膜２ａが、浮遊ゲート電極ＦＧを覆うように基板１Ｓの主面上に下層から順に堆積されている。
キャップ絶縁膜３ａは、浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面を覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。このように浮遊ゲート電極ＦＧの幅方向（短方向）左右の基板１Ｓの主面部分をキャップ絶縁膜３ａによって覆うことにより、メモリセルＭＣにおいて基板１Ｓ上のシリサイド層５ａの端部を浮遊ゲート電極ＦＧの側面（すなわち、ｎ−型の半導体領域１２ａ、ｐ−型の半導体領域１３ａ、ｎ−型の半導体領域１４ａ、ｐ−型の半導体領域１５ａ、ｎ−型の半導体領域１６ａ）から離すことができる。したがって、上記したシリサイド層５ａと基板１Ｓとの間での接合リークの発生を抑制または防止することができる。
上記絶縁膜４ａは、絶縁膜２ａとキャップ絶縁膜３ａとの間に形成されている。絶縁膜４ａは、上記低圧（減圧）ＣＶＤ法により成膜された窒化シリコン膜により形成されている。絶縁膜４ａの厚さは、例えば５〜２０ｎｍである。本実施の形態１によれば、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを絶縁膜４ａにより抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
次に、ＬＣＤドライバ回路の素子の構成例を図１２により説明する。
高耐圧部および低耐圧部は、ＬＣＤドライバ回路を構成するＭＩＳ・ＦＥＴの形成領域である。
高耐圧部の分離部ＴＩに囲まれた活性領域には、高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨおよびｎチャネル型のＭＩＳ・ＦＥＴＱＮＨが配置されている。高耐圧部のＭＩＳ・ＦＥＴＱＰＨ，ＱＮＨの動作電圧は、例えば２５Ｖ程度である。
高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨは、ゲート電極ＦＧＨと、ゲート絶縁膜１０ｆと、一対のｐ型の半導体領域２１，２１とを有している。このＭＩＳ・ＦＥＴＱＰＨのチャネルは、上記ゲート電極ＦＧＨと活性領域とが平面的に重なるｎ型の埋込ウエルＤＮＷの上層に形成される。
ゲート電極ＦＧＨは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。上記ゲート絶縁膜１０ｆは、例えば酸化シリコンからなり、ゲート電極ＦＧＨと基板１Ｓ（ｎ型の埋込ウエルＤＮＷ）との間に形成されている。
高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨの一対のｐ型の半導体領域２１，２１は、ｎ型の埋込ウエルＤＮＷ内においてゲート電極ＦＧＨを挟み込む位置に形成されている。
その一対のｐ型の半導体領域２１，２１の一方は、チャネル側のｐ−型の半導体領域２１ａと、それに接続されたｐ＋型の半導体領域２１ｂとを有している。このｐ−型の半導体領域２１ａおよびｐ＋型の半導体領域２１ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２１ｂの不純物濃度の方が、ｐ−型の半導体領域２１ａの不純物濃度よりも高くなるように設定されている。
また、一対のｐ型の半導体領域２１，２１の他方は、チャネル側のｐ型の半導体領域ＰＶと、それに接続されたｐ＋型の半導体領域２１ｂとを有している。ｐ型の半導体領域ＰＶの不純物濃度は、ｐ型の埋込ウエルＤＰＷよりも高く、ｐ＋型の半導体領域２１ｂの不純物濃度よりも低く設定されている。
このような高耐圧のＭＩＳ・ＦＥＴＱＰＨの半導体領域２１，２１は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｈに電気的に接続されている。この導体部７ｈが接するｐ＋型の半導体領域２１ｂの表層一部には、シリサイド層５ａが形成されている。
高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＮＨは、ゲート電極ＦＧＨと、ゲート絶縁膜１０ｆと、一対のｐ型の半導体領域２２，２２とを有している。このＭＩＳ・ＦＥＴＱＮＨのチャネルは、上記ゲート電極ＦＧＨと活性領域とが平面的に重なるｐ型の埋込ウエルＤＰＷの上層に形成される。
高耐圧のＭＩＳ・ＦＥＴＱＮＨのゲート電極ＦＧＨは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。高耐圧のＭＩＳ・ＦＥＴＱＮＨのゲート絶縁膜１０ｆは、例えば酸化シリコンからなり、ゲート電極ＦＧＨと基板１Ｓ（ｐ型の埋込ウエルＤＰＷ）との間に形成されている。
高耐圧のＭＩＳ・ＦＥＴＱＮＨの一対のｎ型の半導体領域２２，２２は、ｐ型の埋込ウエルＤＰＷ内においてゲート電極ＦＧＨを挟み込む位置に形成されている。
その一対のｎ型の半導体領域２２，２２の一方は、チャネル側のｎ−型の半導体領域２２ａと、それに接続されたｎ＋型の半導体領域２２ｂとを有している。このｎ−型の半導体領域２２ａおよびｎ＋型の半導体領域２２ｂには、例えばリンまたはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２２ｂの不純物濃度の方が、ｎ−型の半導体領域２２ａの不純物濃度よりも高くなるように設定されている。
また、一対のｎ型の半導体領域２２，２２の他方は、チャネル側のｎ型の半導体領域ＮＶと、それに接続されたｎ＋型の半導体領域２２ｂとを有している。ｎ型の半導体領域ＮＶの不純物濃度は、ｎ型の埋込ウエルＤＮＷよりも高く、ｎ＋型の半導体領域２２ｂの不純物濃度よりも低く設定されている。
このような高耐圧のＭＩＳ・ＦＥＴＱＮＨの半導体領域２２，２２は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｉに電気的に接続されている。この導体部７ｉが接するｎ＋型の半導体領域２２ｂの表層一部には、シリサイド層５ａが形成されている。
一方、低耐圧部の分離部ＴＩに囲まれた活性領域には、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＬおよびｎチャネル型のＭＩＳ・ＦＥＴＱＮＬが配置されている。この低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬの動作電圧は、例えば６．０Ｖ程度である。低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬのゲート絶縁膜は、高耐圧のＭＩＳ・ＦＥＴＱＮＨ、ＱＰＨと比べて、その膜厚は薄く形成され、ゲート長方向のゲート電極長も小さく形成されている。
なお、低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬの中には、上記の動作電圧が６．０Ｖのものの他に、動作電圧が１．５ＶのＭＩＳ・ＦＥＴがある。この動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、動作電圧が６．０ＶのＭＩＳ・ＦＥＴよりも高速に動作する目的で設けられ、他のＭＩＳ・ＦＥＴと共に上記のＬＣＤドライバ回路を構成する。また、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、そのゲート絶縁膜が、動作電圧が６．０ＶのＭＩＳ・ＦＥＴのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。以降の図面および明細書文中では、説明の簡略化のため、主として動作電圧が２５Ｖの高耐圧部のＭＩＳ・ＦＥＴと、動作電圧が６．０Ｖの低耐圧部のＭＩＳ・ＦＥＴとを図示し、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは図示しない。
低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＬは、ゲート電極ＦＧＬと、ゲート絶縁膜１０ｇと、一対のｐ型の半導体領域２３，２３とを有している。このＭＩＳ・ＦＥＴＱＰＬのチャネルは、上記ゲート電極ＦＧＬと活性領域とが平面的に重なるｎ型のウエルＮＷの上層に形成される。
ゲート電極ＦＧＬは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。上記ゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＦＧＬと基板１Ｓ（ｎ型のウエルＮＷ）との間に形成されている。
低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＬの一対のｐ型の半導体領域２３，２３は、ｎ型のウエルＮＷ内においてゲート電極ＦＧＬを挟み込む位置に形成されている。
その一対のｐ型の半導体領域２３，２３の各々は、チャネル側のｐ−型の半導体領域２３ａと、それに接続されたｐ＋型の半導体領域２３ｂとを有している。このｐ−型の半導体領域２３ａおよびｐ＋型の半導体領域２３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２３ｂの不純物濃度の方が、ｐ−型の半導体領域２３ａの不純物濃度よりも高くなるように設定されている。
このような低耐圧のＭＩＳ・ＦＥＴＱＰＬの半導体領域２３，２３は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｊに電気的に接続されている。この導体部７ｊが接するｐ＋型の半導体領域２３ｂの表層一部には、シリサイド層５ａが形成されている。
低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬは、ゲート電極ＦＧＬと、ゲート絶縁膜１０ｇと、一対のｎ型の半導体領域２４，２４とを有している。このＭＩＳ・ＦＥＴＱＮＬのチャネルは、上記ゲート電極ＦＧＬと活性領域とが平面的に重なるｐ型のウエルＰＷの上層に形成される。
低耐圧のＭＩＳ・ＦＥＴＱＮＬのゲート電極ＦＧＬは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。低耐圧のＭＩＳ・ＦＥＴＱＮＬのゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＦＧＬと基板１Ｓ（ｐ型のウエルＰＷ）との間に形成されている。
低耐圧のＭＩＳ・ＦＥＴＱＮＬの一対のｎ型の半導体領域２４，２４は、ｐ型のウエルＰＷ内においてゲート電極ＦＧＬを挟み込む位置に形成されている。
その一対のｎ型の半導体領域２４，２４の各々は、チャネル側のｎ−型の半導体領域２４ａと、それに接続されたｎ＋型の半導体領域２４ｂとを有している。このｎ−型の半導体領域２４ａおよびｎ＋型の半導体領域２４ｂには、例えばリンまたはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２４ｂの不純物濃度の方が、ｎ−型の半導体領域２４ａの不純物濃度よりも高くなるように設定されている。
このような低耐圧のＭＩＳ・ＦＥＴＱＮＬの半導体領域２４，２４は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｋに電気的に接続されている。この導体部７ｋが接するｎ＋型の半導体領域２４ｂの表層一部には、シリサイド層５ａが形成されている。
このような本実施の形態１では、図１２に示すように、ＬＣＤドライバ回路領域やフラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域においても、絶縁膜２ａが形成されている。これにより、ＬＣＤドライバ回路領域、フラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域における素子の微細化を維持することができる。
また、本実施の形態１の半導体装置（半導体チップ、基板１Ｓ）において外部から供給される電源は、単一電源とされている。本実施の形態１では、半導体装置の外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の負電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ書き込み時に使用する電圧（例えば−９Ｖ）に変換できる。また、外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の正電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ消去時に使用する電圧（例えば９Ｖ）に変換できる。すなわち、フラッシュメモリ用に新たに内部昇圧回路を設ける必要がない。このため、半導体装置の内部の回路規模を小さく抑えることができるので、半導体装置の小型化を推進できる。
次に、図１３は本実施の形態１のフラッシュメモリのデータ書き込み動作時の上記選択メモリセルＭＣｓでの各部への印加電圧の一例を示す図１０のＹ１−Ｙ１線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖ程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖ程度の負の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥのｐ型のウエルＨＰＷ２の電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に注入し、データを書き込む。
次に、図１４は本実施の形態１のフラッシュメモリのデータ消去動作時における各部への印加電圧を示す図１０のＹ１−Ｙ１線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖ程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖ程度の正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓｅ１（ＭＣｓｅ２）のデータ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に蓄積された電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
次に、図１５は本実施の形態１のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示す図１０のＹ１−Ｙ１線の断面図である。
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖ程度の正の制御電圧を印加する。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ書き込み用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
このような本実施の形態１によれば、データ書き換え領域（容量部ＣＷＥ）、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）および容量結合領域（容量部Ｃ）をそれぞれ別々のｐ型のウエルＨＰＷ１〜ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。
データ書き換え領域（容量部ＣＷＥ）と、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）とをそれぞれ別々のｐ型のウエルＨＰＷ２，ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。
次に、本実施の形態１の半導体装置の製造方法の一例を図１６〜図２９により説明する。図１６〜図２９は、本実施の形態１の半導体装置の製造工程中における同一の基板１Ｓ（ここでは、半導体ウエハと称する平面円形状の半導体薄板）の要部断面図である。
まず、図１６および図１７に示すように、ｐ型の基板１Ｓ（半導体ウエハ）を用意し、その高耐圧部に、ｐ型の埋込ウエルＤＰＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
続いて、高耐圧部、低耐圧部およびフラッシュメモリのメモリセルアレイに、ｎ型の埋込ウエルＤＮＷをリソグラフィ工程およびイオン注入工程等により同時に形成する。その後、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。
次いで、図１８および図１９に示すように、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型の半導体領域ＮＶをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型の半導体領域ＮＶはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域である。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型の半導体領域ＰＶをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型の半導体領域ＰＶはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域である。
続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型のウエルＰＷをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型のウエルＰＷはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶよりも高い不純物濃度を有する領域である。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型のウエルＮＷをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型のウエルＮＷはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域であり、ｎ型の半導体領域ＮＶよりも高い不純物濃度を有する領域である。
続いて、フラッシュメモリのメモリセルアレイに、ｐ型のウエルＨＰＷ１〜ＨＰＷ３をリソグラフィ工程およびイオン注入工程等により同時に形成する。このｐ型のウエルＨＰＷ１〜ＨＰＷ３はｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶと同程度の不純物濃度を有する領域である。
また、これらｎ型の埋込ウエルＤＮＷ、ｐ型の埋込ウエルＤＰＷ、ｎ型の半導体領域ＮＶ、ｐ型の半導体領域ＰＶ、ｎ型のウエルＮＷ、ｐ型のウエルＰＷ、ｐ型のウエルＨＰＷ１〜ＨＰＷ３の不純物濃度の大小関係は、後述の実施の形態においても同様である。
その後、ゲート絶縁膜１０ｂ，１０ｅ，１０ｆ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウエハ）の主面（第１主面）上に、例えば低抵抗な多結晶シリコン膜からなる導体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。このとき、高耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆは、２５Ｖの耐圧に耐えられるように、低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇよりも厚い膜厚のゲート絶縁膜で形成する。高耐圧のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆの厚さは、例えば５０〜１００ｎｍである。上記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることも出来る。
また、本実施の形態１においては、不揮発性メモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄは、低耐圧部のＭＩＳ・ＦＥＴ（ここでは動作電圧が、例えば６．０ＶのＭＩＳ・ＦＥＴ）のゲート絶縁膜１０ｇと同じ工程によって形成されている。このため、フラッシュメモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄの厚さは、上記低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇと同じ厚さで形成されている。前述の絶縁膜１０ａ等と同様の理由から、ゲート絶縁膜１０ｂ，１０ｅ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄの膜厚は１０ｎｍ以上であって２０ｎｍ以下が好ましく、例えば１３．５ｎｍで形成されている。
次いで、上記した導体膜２０を、図２０および図２１に示すように、リソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＳおよび浮遊ゲートＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）を同時に形成する。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域、容量部Ｃの形成領域およびデータ書き込み・消去用の容量部ＣＷＥの形成領域に、ｐ−型の半導体領域２１ａ，１３ａ，１６ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域、データ読み出し用のＭＩＳ・ＦＥＴＱＲの形成領域、容量部Ｃの形成領域、データ書き込み・消去用の容量部ＣＷＥの形成領域および選択ＭＩＳ・ＦＥＴＱＳの形成領域に、ｎ−型の半導体領域２２ａ，１２ａ，１４ａ，１５ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ−型の半導体領域２３ａをリソグラフィ工程およびイオン注入法等によりに形成する。続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ−型の半導体領域２４ａをリソグラフィ工程およびイオン注入法等により形成する。
次いで、図２２および図２３に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＲ，ＦＧＳおよび容量電極ＦＧＣ１，ＦＧＣ２の側面にサイドウォールＳＷを形成する。
続いて、高耐圧部および低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域と、容量部および書き込み・消去用容量部形成領域と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域２１ｂ，２３ｂ，１３ｂ，１５ｂ，６ａをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２１を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２３を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＬを形成する。また、容量部形成領域に、ｐ型の半導体領域１３を形成する。また、書き込み・消去用容量部形成領域に、ｐ型の半導体領域１５を形成する。
続いて、高耐圧部、低耐圧部、読み出し部、容量部、書き込み・消去用容量部形成領域および選択部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ＋型の半導体領域２２ｂ，２４ｂ，１２ｂ，１４ｂ，１６ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２２を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２４を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＬを形成する。また、読み出し部および選択部に、ｎ型の半導体領域１２を形成し、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳを形成する。また、容量部形成領域に、ｎ型の半導体領域１４を形成する。また、書き込み・消去用容量部形成領域に、ｎ型の半導体領域１６を形成する。
次いで、図２４および図２５に示すように、基板１Ｓの主面上に、例えば酸化シリコン膜からなるキャップ絶縁膜をＣＶＤ法によって堆積し、さらにその上に、例えば窒化シリコン膜からなる絶縁膜を低圧ＣＶＤ法によって堆積した後、これをリソグラフィ工程およびエッチング工程によりパターニングすることにより、キャップ絶縁膜３ａおよび絶縁膜４ａのパターンを形成する。キャップ絶縁膜３ａおよび絶縁膜４ａは、メモリセルＭＣの浮遊ゲート電極ＦＧを覆うようにパターン形成され、それ以外の領域には形成されていない。
絶縁膜４ａは、上記のようにプラズマの無い低圧（減圧）ＣＶＤ（ＬＰＣＶＤ）法により形成した。低圧ＣＶＤ法により窒化シリコン膜（絶縁膜４ａ）を成膜する場合、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との熱反応で生成する。また、処理温度は、例えば６５０〜８００℃である。
低圧ＣＶＤ法の場合、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積することができる。また、膜厚や膜質の均一性も良い。
キャップ絶縁膜３ａおよび絶縁膜４ａのパターンは、浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面を覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。このように絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、低圧ＣＶＤ法の場合、プラズマＣＶＤ法に比べて成膜時間がかかるものの、低圧ＣＶＤ法による絶縁膜４ａの厚さは、例えば５〜２０ｎｍであり、プラズマＣＶＤ法による絶縁膜２ａよりも薄くて良いので絶縁膜４ａを形成したからといって半導体装置の製造時間が大幅に増大することもない。
また、キャップ絶縁膜３ａおよび絶縁膜４ａのパターンは、シリサイド層５ａを形成しない箇所にマスクパターン（絶縁膜のパターン）を形成するためのフォトリソグラフィ工程およびエッチング工程と同時に形成する。これにより、キャップ絶縁膜３ａおよび絶縁膜４ａのパターンを形成するからといって半導体装置の製造工程や製造時間が増大することもない。
次いで、図２６および図２７に示すように、シリサイド層５ａを選択的に形成する。キャップ絶縁膜３ａおよび絶縁膜４ａを上記のように形成したことにより、メモリセルＭＣにおいて基板１Ｓ上のシリサイド層５ａの端部を浮遊ゲート電極ＦＧの側面（すなわち、ｎ−型の半導体領域１２ａ、ｐ−型の半導体領域１３ａ、ｎ−型の半導体領域１４ａ、ｐ−型の半導体領域１５ａ、ｎ−型の半導体領域１６ａ）から離すことができるので、シリサイド層５ａと基板１Ｓとの間での接合リークの発生を抑制または防止することができる。
続いて、図２８および図２９に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば窒化シリコン膜からなる絶縁膜２ａを浮遊ゲート電極ＦＧおよびゲート電極ＦＧＨ，ＦＧＬを覆うようにＣＶＤ法等により堆積する。これにより、メモリセルアレイおよびＬＣＤドライバ回路領域の両方ともに絶縁膜２ａが堆積される。絶縁膜２ａの厚さは、例えば３０〜１００ｎｍである。
絶縁膜２ａは、上記のようにプラズマＣＶＤ法により形成した。
プラズマＣＶＤ法により窒化シリコン膜（絶縁膜２ａ）を成膜する場合、例えばシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガスを用いた。プラズマ中では、ガス分子が解離し化学反応（ラジカル反応）が促進されることで成膜が行われるので、低圧ＣＶＤ法に比べて低い温度で成膜が可能である。処理温度は、例えば２５０〜４００℃である。プラズマＣＶＤ法で用いられる圧力は、例えば３０〜５００Ｐａである。プラズマＣＶＤ法では高周波電源が用いられている。プラズマＣＶＤ法により形成された絶縁膜は、耐湿性、機械的な強度が、リンガラス膜に比べて優れている。
次いで、図１１および図１２に示したように、基板１Ｓの主面上に、例えば酸化シリコン膜からなる絶縁膜２ｂを、下層の絶縁膜２ａよりも厚くＣＶＤ法等により堆積し、さらに絶縁膜２ｂの上面に対して化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し絶縁膜２ｂの上面を平坦化する。
続いて、メモリセルアレイおよびＬＣＤドライバ回路領域の絶縁膜２ａ，２ｂにコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成した後、基板１Ｓ（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積し、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ〜７ｋを形成する。
このとき、絶縁膜２ａは、コンタクトホールＣＴを形成するためのエッチング時にエッチングストッパとして機能するようになっている。このような絶縁膜２ａを設けることにより、主に主回路領域Ｎの素子の寸法を縮小することが可能になっている。
これ以降は、通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
このような本実施の形態１の半導体装置の製造方法によれば、ＬＣＤドライバ回路用のＭＩＳ・ＦＥＴＱＰＨ，ＱＮＨ，ＱＰＬ，ＱＮＬの構成部と、メモリセルＭＣの容量部Ｃ，ＣＷＥおよびＭＩＳ・ＦＥＴＱＲ，ＱＳの構成部とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。
（実施の形態２）
図３０は、本実施の形態２のフラッシュメモリを有する半導体装置の要部断面図を示している。本実施の形態２においては、上記キャップ絶縁膜３ａと絶縁膜４ａとの積層順が逆になっている。すなわち、絶縁膜４ａのパターン上にキャップ絶縁膜３ａのパターンが形成されている。
絶縁膜４ａのパターンは、浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。キャップ絶縁膜３ａのパターンは、上記絶縁膜４ａ上に重なって形成されている。さらに、基板１Ｓの主面上全面には、キャップ絶縁膜３ａのパターンおよびゲート電極Ｇを覆うように、絶縁膜２ａが堆積されている。
これ以外は、前記実施の形態１と同じである。また、フラッシュメモリの具体例についても本実施の形態２の特徴部分を除いて前記実施の形態１で説明したのと同じである。
本実施の形態２においても絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
（実施の形態３）
図３１は、本実施の形態３のフラッシュメモリを有する半導体装置の要部断面図を示している。本実施の形態３においては、上記絶縁膜４ａがパターニングされず、基板１Ｓの主面上全面に堆積されている。
メモリセルアレイＭＲにおいては、絶縁膜４ａが絶縁膜２ａとキャップ絶縁膜３ａとの間に形成されている。すなわち、メモリセルアレイＭＲにおいては、キャップ絶縁膜３ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。また、メモリセルアレイＭＲにおいては、絶縁膜４ａがキャップ絶縁膜３ａの表面に接した状態でこれを覆うように堆積されている。さらに、メモリセルアレイＭＲにおいては、絶縁膜２ａが絶縁膜４ａの表面に接した状態でこれを覆うように堆積されている。
主回路領域Ｎにおいては、絶縁膜４ａがゲート電極Ｇの上面およびゲート電極Ｇの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆うように堆積されている。また、主回路領域Ｎにおいては、絶縁膜２ａが絶縁膜４ａの表面に接した状態でこれを覆うように堆積されている。
これ以外は、前記実施の形態１と同じである。また、フラッシュメモリの具体例についても本実施の形態３の特徴部分を除いて前記実施の形態１で説明したのと同じである。
本実施の形態３においても絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、本実施の形態３においては、絶縁膜４ａをパターニングしなくて良いので、その分、半導体装置の製造工程を簡略化できる。このため、半導体装置の製造時間を低減できる。
（実施の形態４）
図３２は、本実施の形態４のフラッシュメモリを有する半導体装置の要部断面図を示している。本実施の形態４においては、上記絶縁膜４ａがパターニングされず、絶縁膜２ａ上（基板１Ｓの主面上全面）に堆積されている。
メモリセルアレイＭＲにおいては、キャップ絶縁膜３ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。
また、メモリセルアレイＭＲにおいては、絶縁膜２ａがキャップ絶縁膜３ａのパターンを覆うように堆積され、さらに、その絶縁膜２ａ上にはその表面を覆うように絶縁膜４ａが堆積されている。上記のように低圧ＣＶＤ法により形成された絶縁膜４ａはステップカバレッジが良いので、浮遊ゲート電極ＦＧを覆う絶縁膜２ａの麓の部分のクラックＣＫは絶縁膜４ａにより良好に覆われている。
主回路領域Ｎにおいては、絶縁膜２ａがゲート電極Ｇの上面およびゲート電極Ｇの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆うように形成されている。また、主回路領域Ｎにおいては、絶縁膜４ａが絶縁膜２ａの表面に接した状態でこれを覆うように形成されている。
これ以外は、前記実施の形態１と同じである。また、フラッシュメモリの具体例についても本実施の形態４の特徴部分を除いて前記実施の形態１で説明したのと同じである。
本実施の形態４においても絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、本実施の形態４においても、絶縁膜４ａをパターニングしなくて良いので、その分、半導体装置の製造工程を簡略化でき、半導体装置の製造時間を短縮できる。
（実施の形態５）
図３３は、本実施の形態５のフラッシュメモリを有する半導体装置の要部断面図を示している。本実施の形態５においては、上記キャップ絶縁膜３ａが形成されていない上、上記絶縁膜４ａがパターニングされず基板１Ｓの主面上全面に堆積されている。
メモリセルアレイＭＲにおいては、絶縁膜４ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆い、さらに基板１Ｓの主面を覆うように堆積されている。また、メモリセルアレイＭＲにおいては、絶縁膜２ａが絶縁膜４ａの表面に接した状態でこれを覆うように堆積されている。ゲート電極ＦＧの上部にはシリサイド層５ａが形成されている。
主回路領域Ｎにおいては、絶縁膜４ａがゲート電極Ｇの上面およびゲート電極Ｇの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆うように堆積されている。また、主回路領域Ｎにおいては、絶縁膜２ａが絶縁膜４ａの表面に接した状態でこれを覆うように堆積されている。
これ以外は、前記実施の形態１と同じである。また、フラッシュメモリの具体例についても本実施の形態５の特徴部分を除いて前記実施の形態１で説明したのと同じである。
本実施の形態５においても絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、本実施の形態５においても、絶縁膜４ａをパターニングしなくて良いので、その分、半導体装置の製造工程を簡略化でき、半導体装置の製造時間を短縮できる。
（実施の形態６）
図３４は、本実施の形態６のフラッシュメモリを有する半導体装置の要部断面図を示している。本実施の形態６においては、上記キャップ絶縁膜３ａが形成されていない上、上記絶縁膜４ａがパターニングされず絶縁膜２ａ上（基板１Ｓの主面上全面）に堆積されている。
メモリセルアレイＭＲにおいては、絶縁膜２ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆い、さらに基板１Ｓの主面を覆うように堆積されている。
また、メモリセルアレイＭＲにおいては、絶縁膜４ａが絶縁膜２ａの表面に接した状態でこれを覆うように堆積されている。上記のように低圧ＣＶＤ法により形成された絶縁膜４ａはステップカバレッジが良いので、浮遊ゲート電極ＦＧを覆う絶縁膜２ａの麓の部分のクラックＣＫは絶縁膜４ａにより良好に覆われている。
主回路領域Ｎにおいては、絶縁膜２ａがゲート電極Ｇの上面およびゲート電極Ｇの側面のサイドウォールＳＷの表面に直接接した状態でこれを覆うように堆積されている。また、主回路領域Ｎにおいては、絶縁膜４ａが絶縁膜２ａの表面に接した状態で絶縁膜２ａの表面を覆うように堆積されている。
これ以外は、前記実施の形態１と同じである。また、フラッシュメモリの具体例についても本実施の形態６の特徴部分を除いて前記実施の形態１で説明したのと同じである。
本実施の形態６においても絶縁膜４ａを設けたことにより、水や水素イオンが浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができるので、フラッシュメモリのデータ保持特性を向上させることができる。
また、本実施の形態６においても、絶縁膜４ａをパターニングしなくて良いので、その分、半導体装置の製造工程を簡略化でき、半導体装置の製造時間を短縮できる。
（実施の形態７）
図３５は、本実施の形態７の半導体装置のフラッシュメモリのメモリセルアレイＭＲの要部平面図を示している。なお、本実施の形態７の半導体装置の断面構成は前記実施の形態１〜６で説明したものと同じなので図示および説明を省略する。絶縁膜２ａ，４ａおよびキャップ絶縁膜３ａの配置構成も前記実施の形態１〜６で説明したのと同じなので説明を省略する。
本実施の形態７においては、半導体チップを構成する基板１Ｓの主面（第１主面）のフラッシュメモリのメモリセルアレイＭＲに、例えば８×２ビット構成の複数の上記メモリセルＭＣがアレイ状（行列状）に規則的に並んで配置されている。
ｐ型のウエルＨＰＷ１〜ＨＰＷ２は、第２方向Ｘに延びて形成されている。ｐ型のウエルＨＰＷ１には、複数のビット分の容量部Ｃが配置されている。また、ｐ型のウエルＨＰＷ２には、複数のビット分のデータ書き込み・消去用の容量部ＣＷＥが配置されている。また、ｐ型のウエルＨＰＷ３には、複数のビット分のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳが配置されている。
このようなアレイ構成にすることにより、フラッシュメモリの占有領域を縮小することができるので、半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
また、本実施の形態７においては、メモリセルアレイＭＲの基板１Ｓの空き領域にダミーゲート電極ＤＧが配置されている。このダミーゲート電極ＤＧは、層間絶縁膜２ｂの平坦性やパターンの繰り返し配置を考慮したもので、他の部分とは特に電気的に接続されることのないパターンである。
このようなダミーゲート電極ＤＧを設けることにより、層間絶縁膜２ｂの平坦性を向上させることができる。このため、例えば層間絶縁膜２ｂ上に形成される配線や層間絶縁膜２ｂに形成されるコンタクトホールＣＴの加工精度を向上させることができる。
ダミーゲート電極ＤＧの構成は、上記浮遊ゲート電極ＦＧの構成と同じであり、同工程で形成されている。これにより、特に製造工程の追加無しに、メモリセルアレイＭＲ内にダミーゲート電極ＤＧを配置することができる。
（実施の形態８）
図３６は、本実施の形態８の半導体装置におけるフラッシュメモリの平面図である。なお、本実施の形態８の半導体装置の断面構成は前記実施の形態１〜６で説明したものと同じなので図示および説明を省略する。絶縁膜２ａ，４ａおよびキャップ絶縁膜３ａの配置構成も前記実施の形態１〜６で説明したのと同じなので説明を省略する。
本実施の形態８においては、メモリセルアレイＭＲの基板１Ｓの空き領域にダミー活性領域ＤＬが配置されている。このダミー活性領域ＤＬは、分離部ＴＩの平坦性を考慮したもので、半導体素子が形成されない領域である。
このようなダミー活性領域ＤＬを設けることにより、分離部ＴＩの上面の平坦性を向上させることができる。このため、例えば分離部ＴＩ上に形成される層間絶縁膜２ｂや配線の平坦性を向上させることができる。
ダミー活性領域ＤＬの構成は、上記活性領域Ｌと同じである。また、ダミー活性領域ＤＬは、活性領域Ｌと同時に形成される。これにより、ダミー活性領域ＤＬを設けたからといって半導体装置の製造工程が増大することもない。
なお、ここでは、平面正方形状の複数のダミー活性領域ＤＬが配置されている場合が例示されているが、これに限定されるものではなく、例えばダミー活性領域ＤＬの平面形状を長方形状や帯状にしても良い。
また、本実施の形態８のダミー活性領域ＤＬと、前記実施の形態７のダミーゲート電極ＤＧとを組み合わせることもできる。この場合、層間絶縁膜２ｂの平坦性を更に向上させることが可能となる。
（実施の形態９）
図３７は、本実施の形態９の半導体装置におけるフラッシュメモリの要部回路図であり、データ書き込み動作時における各部への印加電圧を示す回路図である。ここで、図３７に示される破線Ｓ１で囲まれたメモリセルＭＣｓは、データ書き込み対象のメモリセル（以下、選択メモリセルＭＣｓと記す）である。選択メモリセルＭＣｓの書き込み動作については、前述の実施の形態１の図６および図１３で説明したものと同様に、選択制御ゲート配線ＣＧ０に９Ｖ、選択ビット線ＷＢＬ０に−９Ｖが印加されている。
また、破線Ｓ２で囲まれたメモリセルＭＣ０１および破線Ｓ３で囲まれたメモリセルＭＣ０２は、それぞれデータ書き込み非対象のメモリセル（以下、非選択メモリセルと記す）である。非選択メモリセルＭＣ０１においては、非選択制御ゲート配線ＣＧ１に−３Ｖ、選択ビット線ＷＢＬ０に−９Ｖが印加されている。非選択メモリセルＭＣ０２においては、選択制御ゲート配線ＣＧ０に９Ｖ、非選択ビット線ＷＢＬ０に０Ｖが印加されている。
すなわち、前述の実施の形態１〜８とは、選択メモリセルＭＣｓの書き込み動作時に、非選択制御ゲート配線ＣＧ１に−３Ｖを印加している点が異なっている。
このように、非選択制御ゲート配線ＣＧ１に−３Ｖを印加している理由について、下記に図３８および図３９を用いて説明する。図３８は、非選択メモリセルＭＣ０１に印加される電圧を、前述の実施の形態１〜８でのデータ書き込み時の印加電圧で行った場合の状態を示しており、図３９は、非選択メモリセルＭＣ０１に印加される電圧を、本実施の形態９でのデータ書き込み時の印加電圧で行った場合の状態を示している。また、図３８、図３９および後述の図４０は、前述の図１３等と同様に、図１０のＹ１−Ｙ１線の断面図を用いて説明する。
図３８に示すように、前述の実施の形態１〜８の非選択メモリセルＭＣ０１においては、非選択制御ゲート配線ＣＧ１に０Ｖ、選択ビット線ＷＢＬ０に−９Ｖが印加されているため、電荷注入放出部ＣＷＥの容量絶縁膜１０ｄ下のｐ型ウエルＨＰＷ２に強い電界が発生し、誤って電子が容量電極ＦＧＣ１に注入されてしまう恐れがある。
従って、図３９に示すように、本実施の形態９の非選択メモリセルＭＣ０１においては、非選択制御ゲート配線ＣＧ１に印加される電圧を−３Ｖとしているため、容量絶縁膜１０ｄ下のｐ型ウエルＨＰＷ２に強い電界が緩和され、誤って電子が容量電極ＦＧＣ１に注入されることを防止することができる。すなわち、選択メモリセルＭＣｓのデータ書きこみ動作時に、非選択メモリセルＭＣ０１が誤って書き込み状態となることを防ぐことができる。
また、図４０に示すように、本実施の形態９の非選択メモリセルＭＣ０２においては、前述の実施の形態１〜８と同様に、選択制御ゲート配線ＣＧ０に９Ｖが印加されている。これにより、非選択メモリセルＭＣ０２の容量絶縁膜１０ｄ下のｐ型ウエルＨＰＷ２に電界が発生するが、読み出し部のｐ型ウエルＨＰＷＬ３の電位も０Ｖであることから、ｐ型ウエル２に発生する電界は、容量結合比の関係からメモリセルＭＣ０１で発生する電界より弱くなる。従って、非選択メモリセルＭＣ０２では、選択メモリセルＭＣｓのデータ書きこみ動作時に、電子が容量電極ＦＧＣ１に注入され、誤って書き込み状態となることはない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態１〜９では、１ビットを２つのメモリセルＭＣで構成（１ビット／２セル構成）した場合について説明したが、これに限定されるものではなく、１ビットを１つのメモリセルＭＣで構成（１ビット／１セル構成）しても良い。前記実施の形態のように、１ビットを２つのメモリセルＭＣで構成した場合は、一方のメモリセルＭＣに不具合が発生し、データを保持できなくなった場合でも、他方のメモリセルＭＣによって補償されるため、データ保持の信頼性を更に向上させることができる。また、１ビットを１つのメモリセルＭＣで構成した場合は、１ビットを２つのメモリセルＭＣで構成した場合に比べて、１ビット当たりのメモリセルの占有面積を減らすことができるので、半導体装置の微細化を促進することができる。
また、浮遊ゲート電極ＦＧ（容量電極ＦＧＣ１，ＦＧＣ２、ゲート電極ＦＧＲ等）の上面および選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳの上面のみを覆うようにキャップ絶縁膜３ｂを形成しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。この場合、マイクロマシンが形成された基板に上記フラッシュメモリを形成することでマイクロマシンの簡単な情報を記憶することができる。
本発明は、不揮発性メモリを有する半導体装置の製造業に適用できる。
本発明者が検討したフラッシュメモリを有する半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 図１および図２の半導体装置のフラッシュメモリのデータ保持特性を比較して示したグラフ図である。 （ａ）は対策前のメモリセルのしきい値のウエハ内場所依存性を示すグラフ図、（ｂ）は対策後のメモリセルのしきい値のウエハ内場所依存性を示すグラフ図である。 本発明の一実施の形態である半導体装置におけるフラッシュメモリの要部回路図である。 図５の不揮発性メモリのデータ書き込み動作時における各部への印加電圧を示す回路図である。 図５の不揮発性メモリのデータ一括消去動作時における各部への印加電圧を示す回路図である。 図５の不揮発性メモリのデータ・ビット単位消去動作時における各部への印加電圧を示す回路図である。 図５の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す回路図である。 本発明の一実施の形態である半導体装置における不揮発性メモリの１ビット分のメモリセルの平面図である。 図１０のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態である半導体装置における主回路形成領域の要部断面図である。 本発明の一実施の形態である半導体装置における不揮発性メモリのデータ書き込み動作時のメモリセルでの各部への印加電圧の一例を示す図１０のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ消去動作時における各部への印加電圧を示す図１０のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す図１０のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図１６と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図１６および図１７に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図１８と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図１８および図１９に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２０と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２０および図２１に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２２と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２２および図２３に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２４と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２４および図２５に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２６と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 図２６および図２７に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。 図２８と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。 本発明の他の実施の形態（実施の形態２）の不揮発性メモリを有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態３）の不揮発性メモリを有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態４）の不揮発性メモリを有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態５）の不揮発性メモリを有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態６）の不揮発性メモリを有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態７）の半導体装置におけるフラッシュメモリの平面図である。 本発明の他の実施の形態（実施の形態８）の半導体装置におけるフラッシュメモリの平面図である。 本発明の他の実施の形態（実施の形態９）の半導体装置におけるフラッシュメモリの要部回路図である。 本発明の一実施の形態（実施の形態１〜８）の不揮発性メモリのデータ書き込み動作時における、非選択メモリセルＭＣ０１への印加電圧の一例を示す図１０のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態（実施の形態９）の不揮発性メモリのデータ書き込み動作時における、非選択メモリセルＭＣ０１への印加電圧の一例を示す図１０のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態（実施の形態９）の不揮発性メモリのデータ書き込み動作時における、非選択メモリセルＭＣ０２への印加電圧の一例を示す図１０のＹ１−Ｙ１線の断面図である。
符号の説明
１Ｓ 半導体基板
２ａ 絶縁膜
２ｂ 層間絶縁膜
３ａ キャップ絶縁膜
４ａ 絶縁膜
５ａ シリサイド層
６ａ ｐ＋型の半導体領域
７ａ〜７ｋ 導体部
８ａ ｎ＋型の半導体領域
１０ａ ゲート絶縁膜
１０ｂ ゲート絶縁膜（第２絶縁膜）
１０ｃ 容量絶縁膜（第３絶縁膜）
１０ｄ 容量絶縁膜（第１絶縁膜）
１０ｅ，１０ｆ，１０ｇ ゲート絶縁膜
１２ ｎ型の半導体領域
１２ａ ｎ−型の半導体領域
１２ｂ ｎ＋型の半導体領域
１３ ｐ型の半導体領域
１３ａ ｐ−型の半導体領域
１３ｂ ｐ＋型の半導体領域
１４ ｎ型の半導体領域
１４ａ ｎ−型の半導体領域
１４ｂ ｎ＋型の半導体領域
１５ ｐ型の半導体領域
１５ａ ｐ−型の半導体領域
１５ｂ ｐ＋型の半導体領域
１６ ｎ型の半導体領域
１６ａ ｎ−型の半導体領域
１６ｂ ｎ＋型の半導体領域
２０ 導体膜
２１ ｐ型の半導体領域
２１ａ ｐ−型の半導体領域
２１ｂ ｐ＋型の半導体領域
２２ ｎ型の半導体領域
２２ａ ｎ−型の半導体領域
２２ｂ ｎ＋型の半導体領域
２３ ｐ型の半導体領域
２３ａ ｐ−型の半導体領域
２３ｂ ｐ＋型の半導体領域
２４ ｎ型の半導体領域
２４ａ ｎ−型の半導体領域
２４ｂ ｎ＋型の半導体領域
ＴＩ 分離部
ＤＮＷ ｎ型の埋込ウエル（第１ウエル）
ＨＰＷ１ ｐ型のウエル（第４ウエル）
ＨＰＷ２ ｐ型のウエル（第２ウエル）
ＨＰＷ３ ｐ型のウエル（第３ウエル）
ＨＮＷ ｎ型のウエル
ＣＴ コンタクトホール
Ｌ，Ｌ１〜Ｌ５ 活性領域
ＭＣ メモリセル
ＱＲ データ読み出し用のＭＩＳ・ＦＥＴ
ＦＧＲ ゲート電極（第２電極）
Ｃ 容量部
ＣＷＥ データ書き込み・消去用の容量部
ＦＧＣ１ 容量電極（第１電極）
ＦＧＣ２ 容量電極（第３電極）
ＭＲ メモリセルアレイ（第１回路領域）
ＰＲ 周辺回路領域
ＷＢＬ，ＷＢＬ０，ＷＢＬ１ データ書き込み・消去用のビット線
ＲＢＬ，ＲＢＬ０，ＲＢＬ１ データ読み出し用のビット線
ＣＧ，ＣＧ０，ＣＧ１ 制御ゲート配線
ＳＬ ソース線
ＧＳ 選択線
ＱＳ 選択ＭＩＳ・ＦＥＴ
ＦＧＳ ゲート電極
ＤＰＷ ｐ型の埋込ウエル
ＰＶ ｐ型の半導体領域
ＮＶ ｎ型の半導体領域
ＰＷ ｐ型のウエル
ＮＷ ｎ型のウエル
ＦＧＨ ゲート電極
ＦＧＬ ゲート電極
ＱＰＨ ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＰＬ ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＮＨ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＮＬ ｎチャネル型のＭＩＳ・ＦＥＴ
ＳＷ サイドウォール
ＦＧ 浮遊ゲート電極
ＭＳ 半導体領域
ＭＳ１ 低不純物濃度の半導体領域
ＭＳ２ 高不純物濃度の半導体領域
Ｎ 主回路領域（第２回路領域）
Ｇ ゲート電極
ＮＳ 半導体領域
ＮＳ１ 低不純物濃度の半導体領域
ＮＳ２ 高不純物濃度の半導体領域
Ｇｏｘ１，Ｇｏｘ２ ゲート絶縁膜
Ｑ ＭＩＳ・ＦＥＴ
ＰＬＧ プラグ
ＤＧ ダミーゲート電極
ＤＬ ダミー活性領域
ＣＫ クラック
ＭＣｓ 選択メモリセル
ＭＣ０１，ＭＣ０２ 非選択メモリセル

Claims (13)

  1. 厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を備え、
    前記半導体基板の第１主面には、不揮発性メモリが配置された第１回路領域と、前記不揮発性メモリ以外の回路が配置された第２回路領域とが形成されており、
    前記第１回路領域には、
    前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとが形成されており、
    前記不揮発性メモリセルは、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有しており、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される半導体領域と、前記第２ウエルとを有しており、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有しており、
    前記容量素子は、
    前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される半導体領域と、前記第４ウエルとを有しており、
    前記第２回路領域には、ゲート電極が形成されており、
    前記第１回路領域において、前記半導体基板の第１主面上には、前記浮遊ゲート電極を覆うように、窒素を含有する第１絶縁膜のパターンが形成されており、
    前記半導体基板の第１主面上には、前記第１絶縁膜のパターンおよび前記ゲート電極を覆うように、窒素を含有する第２絶縁膜と、酸素を含有する第３絶縁膜とが順に堆積されており、
    前記第１絶縁膜は、前記第２絶縁膜よりも緻密な膜により形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子でのデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第３電極の前記第１方向に交差する第２方向の長さは、前記第１電極および前記第２電極の前記第２方向の長さよりも長いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第１回路領域において、前記第１絶縁膜のパターンと前記半導体基板の第１主面との間には、前記浮遊ゲート電極を覆うように、酸素を含有するキャップ絶縁膜が形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記キャップ絶縁膜は、前記半導体基板の第１主面に形成されるシリサイド層を前記浮遊ゲート電極の側面から離間させるように、前記半導体基板の第１主面の一部を覆うように形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記第１絶縁膜は、前記第２絶縁膜よりも薄いことを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１絶縁膜は熱化学気相成長法により形成された窒化シリコン膜からなり、
    前記第２絶縁膜はプラズマ化学気相成長法により形成された窒化シリコン膜からなり、
    前記第３絶縁膜は酸化シリコン膜からなることを特徴とする半導体装置。
  8. 厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を備え、
    前記半導体基板の第１主面には、不揮発性メモリが配置された第１回路領域と、前記不揮発性メモリ以外の回路が配置された第２回路領域とが形成されており、
    前記第１回路領域の前記半導体基板の主面上には絶縁膜を介して前記不揮発性メモリの浮遊ゲート電極が形成されており、
    前記第２回路領域の前記半導体基板の主面上には絶縁膜を介してゲート電極が形成されており、
    前記第１回路領域において、前記半導体基板の第１主面上には、前記浮遊ゲート電極を覆うように、窒素を含有する第１絶縁膜のパターンが形成されており、
    前記半導体基板の第１主面上には、前記第１絶縁膜のパターンおよび前記ゲート電極を覆うように、窒素を含有する第２絶縁膜と、酸素を含有する絶縁膜とが順に堆積されており、
    前記第１絶縁膜のパターンは、前記第２絶縁膜よりも緻密な膜により形成されていることを特徴とする半導体装置。
  9. （ａ）厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を用意する工程、
    （ｂ）前記半導体基板の第１主面上に絶縁膜を介して導体膜を堆積する工程、
    （ｃ）前記導体膜をパターニングすることにより、前記半導体基板の第１主面の第１回路領域に不揮発性メモリ用の浮遊ゲート電極を形成するとともに、前記半導体基板の第１主面の前記第１回路領域以外の第２回路領域にゲート電極を形成する工程、
    （ｄ）前記半導体基板の第１主面上に、前記浮遊ゲート電極および前記ゲート電極を覆うように、窒素を含有する第１絶縁膜を熱化学気相成長法により堆積する工程、
    （ｅ）前記（ｄ）工程後、前記第１絶縁膜に対してエッチング処理を施すことにより、前記第２回路領域の前記第１絶縁膜を除去し、前記第１回路領域の前記浮遊ゲート電極を覆うように前記第１絶縁膜のパターンを形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板の第１主面上に、前記第１絶縁膜のパターンおよび前記ゲート電極を覆うように、窒素を含有する第２絶縁膜をプラズマ化学気相成長法により堆積する工程、
    （ｇ）前記（ｆ）工程後、前記第２絶縁膜上に、酸素を含有する第３絶縁膜を堆積する工程、
    （ｈ）前記（ｇ）工程後、前記第１回路領域および前記第２回路領域の前記第３絶縁膜および前記第２絶縁膜に接続孔を形成する工程を有することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１回路領域には、
    前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとが形成されており、
    前記不揮発性メモリセルは、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された前記浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有しており、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される半導体領域と、前記第２ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
    前記容量素子は、
    前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される半導体領域と、前記第４ウエルとを有することを特徴とする半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、前記（ｃ）工程後、前記（ｄ）工程前に、前記第１回路領域の前記浮遊ゲート電極を覆うように、酸素を含有するキャップ絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記キャップ絶縁膜を形成した後、前記半導体基板の第１主面にシリサイド層を形成する工程を有し、
    前記キャップ絶縁膜の形成工程においては、前記キャップ絶縁膜の一部が前記半導体基板の第１主面の一部を覆い、前記シリサイド層が前記浮遊ゲート電極の側面から離間するように前記キャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記第１絶縁膜は熱化学気相成長法により形成された窒化シリコン膜からなり、
    前記第２絶縁膜はプラズマ化学気相成長法により形成された窒化シリコン膜からなり、
    前記第３絶縁膜は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
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