JP6560933B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
たとえばメモリセルなどの複数種の回路パターンを含む半導体装置が知られている。このような半導体装置には、半導体基板の主表面に対して凸状に設けられている段差部（各種電極など）が複数形成されている。半導体装置における段差部の配置は回路パターン毎に異なっている。一般的に、半導体装置は、当該段差部が相対的に密に形成されている領域（以下、第１領域という）と、当該段差部が相対的に疎に形成されている領域または段差部が形成されていない領域（以下、第２領域という）とを含んでいる。このような半導体装置の製造方法は、半導体基板上に形成される上記段差部上および上記段差部間に各種膜を成膜し、また加工する工程（フォトリソグラフィ工程またはエッチバック処理工程など）を備えている。
フォトリソグラフィ工程は、たとえば特開２０１０−２４５１６０号公報（特許文献１）、米国特許出願公開第２００４／００６５９１７号明細書（特許文献２）に開示されている。特許文献１には、段差の高い領域に塗布されている反射防止膜が段差の低い領域に流れて消失することに伴う問題点を解決するための半導体装置の製造方法が開示されている。具体的には、特許文献１においては、段差部としてダミー電極とポリシリコン膜とがギャップ溝を挟んで形成されている。これにより、これらを覆うように成膜されたポリシリコン膜上に流動性の高い反射防止膜が塗布された場合に、段差の高い領域における反射防止膜の消失が抑制されている。
米国特許出願公開第２００４／００６５９１７号明細書（特許文献２）には、上記特許文献１と異なるトランジスタ構造を有するメモリセルおよびその製造方法が開示されている。特許文献２に記載のメモリセルの製造方法においても、上記第１領域と上記第２領域とが形成される。
特開２０１０−２４５１６０号公報 米国特許出願公開第２００４／００６５９１７号明細書
しかしながら、上記の半導体装置の製造方法において、上記段差部により形成される凹凸を埋め込むために流動性のある塗布膜を半導体基板の主表面上に形成する場合、流動性の高い材料は上記第１領域から上記第２領域に流れ込みやすい。そのため、上記第２領域の近くに位置する上記第１領域の周辺領域上に形成された塗布膜の上面は、当該周辺領域よりも上記第２領域から離れた領域に形成された塗布膜の上面よりも上記主表面に対する高さが低くなる。つまり、上記第１領域において塗布膜の上面は主表面に対して傾斜した面を含み、十分に平坦化されていない。そのため、このような塗布膜を用いて上記第１領域上の被処理膜に対しエッチバック処理等の加工を行う従来の半導体装置の製造方法では、高さが均一な被処理膜を備える半導体装置を得ることが困難であった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置の製造方法では、主表面上に複数の第１段差部が形成された第１領域と、複数の第１段差部よりも疎に配置された複数の第２段差部が形成された、または段差部が形成されていない第２領域とを含む半導体基板が準備される。平面視において第１領域の周囲を取り囲むように少なくとも第２領域の一部上に感光体膜が形成される。第１領域と感光体膜とを覆うように流動性のある塗布膜が形成される。
前記一実施の形態によれば、高さが均一な被処理膜を備える半導体装置を得ることができる。
実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第４工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第５工程を示す断面図である。 具体例に係る半導体チップのレイアウトを示す平面図である。 具体例に係る半導体装置の製造方法の第１工程を示す断面図である。 具体例に係る半導体装置の製造方法の第１工程を示す断面図である。 具体例に係る半導体装置の製造方法の第２工程を示す断面図である。 具体例に係る半導体装置の製造方法の第３工程を示す断面図である。 具体例に係る半導体装置の製造方法の第４工程を示す断面図である。 具体例に係る半導体装置の製造方法の第５工程を示す断面図である。 具体例に係る半導体装置の製造方法の第６工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第４工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第５工程を示す断面図である。 実施の形態１および実施の形態２に係る半導体装置の製造方法の変形例を示す平面図である。 実施の形態１および実施の形態２に係る半導体装置の製造方法の変形例を示す平面図である。 実施の形態１および実施の形態２に係る半導体装置の製造方法の変形例を示す平面図である。 実施の形態１および実施の形態２に係る半導体装置の製造方法の変形例を示す平面図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
図１〜図５を参照して、実施の形態１に係る半導体装置の製造方法について説明する。はじめに、図１に示されるように、主表面Ｓ１を有し、主表面Ｓ１上に第１領域Ｒ１と第２領域Ｒ２とを含む半導体基板ＳＵＢが準備される。第１領域Ｒ１は、複数の第１段差部ＯＨ１が形成されている。第２領域Ｒ２は、複数の第１段差部ＯＨ１よりも疎に配置された複数の第２段差部ＯＨ２が形成された第３領域Ｒ３と、段差部が形成されていない第４領域Ｒ４とを有している。第１領域Ｒ１と第２領域Ｒ２とは隣接している。第２領域Ｒ２は、平面視においてたとえば第１領域Ｒ１の周囲を取り囲むように形成されている（図２（ｂ）参照）。ここで平面視とは、主表面Ｓ１に直交する方向の上方から主表面Ｓ１を視ることを意味する。第２領域Ｒ２において、第３領域Ｒ３および第４領域Ｒ４はそれぞれ任意の位置に形成されていればよい。図１に示されるように、たとえば第３領域Ｒ３が第１領域Ｒ１と隣接し、第４領域Ｒ４は第３領域Ｒ３よりも第１領域Ｒ１から離れた位置に形成されている。第１領域Ｒ１および第２領域Ｒ２の各外周端部は、主表面Ｓ１上において第１段差部ＯＨ１および第２段差部ＯＨ２が形成されていない部分であって、後述する被覆膜ＣＭの表面Ｓ２が第１段差部ＯＨ１および第２段差部ＯＨ２上に形成されている部分よりも平坦な部分に位置している。
なお、第２領域Ｒ２は、第３領域Ｒ３および第４領域Ｒ４の少なくともいずれか１つを含んでいればよい。第２領域Ｒ２は第４領域Ｒ４のみからなり、第２領域Ｒ２には段差部が形成されていなくてもよい（詳細は後述する）。
複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２は、主表面Ｓ１に対して凸状に形成されている部分であり、たとえば互いに同一の構造を有している。なお、複数の第１段差部ＯＨ１および複数の第２段差部ＯＨ２は、互いに異なる構造を有していてもよい。
隣り合う第１段差部ＯＨ１間の最短の間隔は、隣り合う第２段差部ＯＨ２間の最短の間隔と比べて短い。また、第１領域Ｒ１と第２領域Ｒ２との境界を挟んで隣り合う第１段差部ＯＨ１と第２段差部ＯＨ２との間隔は、第１領域Ｒ１において隣り合う第１段差部ＯＨ１間の間隔よりも長い。
図１に示されるように、半導体基板ＳＵＢの主表面Ｓ１上には被覆膜ＣＭが形成されている。被覆膜ＣＭは、第１段差部ＯＨ１および第２段差部ＯＨ２を覆うように形成されている。第１領域Ｒ１に形成された被覆膜ＣＭには第１段差部ＯＨ１に応じた凹凸が形成されている。第２領域Ｒ２の第３領域Ｒ３に形成された被覆膜ＣＭには第２段差部ＯＨ２に応じた凹凸が形成されている。被覆膜ＣＭは、任意の方法により形成されていればよいが、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されている。
次に、図２（ａ）および（ｂ）に示されるように、平面視において第１領域Ｒ１の周囲を取り囲むように、感光体膜ＰＳＦが被覆膜ＣＭ上に形成される。なお、図２（ｂ）は、図２（ａ）に示される半導体基板ＳＵＢにおいて感光体膜ＰＳＦが形成される領域を説明するための平面図である。感光体膜ＰＳＦは、平面視において第１領域Ｒ１の全周を連続的に取り囲むように、第２領域Ｒ２上に形成される。言い換ると、感光体膜ＰＳＦは、平面視において第１領域Ｒ１と重なる領域に開口部を有するように形成される。図２（ａ）に示されるように、感光体膜ＰＳＦの開口端部ＯＥは、第１領域Ｒ１において第２領域Ｒ２との境界に最も近い第１段差部ＯＨ１と第２領域Ｒ２において当該境界に最も近い第２段差部ＯＨ２との間を通るように形成される。感光体膜ＰＳＦを構成する材料は感光性を有する材料である。感光体膜ＰＳＦは、たとえばスピナーにより半導体基板ＳＵＢの主表面Ｓ１上に塗布され、露光現像されることにより形成される。
感光体膜ＰＳＦの上面Ｓ３は、第１領域Ｒ１内に形成されている被覆膜ＣＭの表面Ｓ２よりも高い。言い換えると、感光体膜ＰＳＦの膜厚Ｈ２は、被覆膜ＣＭの最大段差Ｈ１よりも厚い。感光体膜ＰＳＦの膜厚は、後述する塗布膜ＬＱＦの膜厚の１倍以上２倍以下である。好ましくは、感光体膜ＰＳＦの膜厚は、後述する塗布膜ＬＱＦの膜厚の１倍以上１．５倍以下である。ここで、感光体膜ＰＳＦの膜厚Ｈ２は、平坦な表面Ｓ２を有する被覆膜ＣＭ上に形成されている感光体膜ＰＳＦの上面Ｓ３と当該表面Ｓ２との主表面Ｓ１に垂直な方向での距離をいう。被覆膜ＣＭの最大段差Ｈ１は、被覆膜ＣＭの表面Ｓ２において、上記平坦な部分と第１段差部ＯＨ１上に位置する部分との上記垂直な方向での距離をいう。
なお、感光体膜ＰＳＦは、少なくとも第２領域Ｒ２の一部上に形成されていればよい（詳細は後述する）。また、感光体膜ＰＳＦは、平面視において第１領域Ｒ１の周囲を断続的に取り囲むように形成されていてもよい（詳細は後述する）。また、感光体膜ＰＳＦは、第３領域Ｒ３において、第１領域Ｒ１および第２領域Ｒ２に形成されている複数の段差部ＯＨ１，ＯＨ２を囲むように形成されてもよい（詳細は後述する）。
次に、図３に示されるように、半導体基板ＳＵＢの主表面Ｓ１上に塗布膜ＬＱＦが形成される。塗布膜ＬＱＦは、第１領域Ｒ１において被覆膜ＣＭを覆うように形成され、第２領域Ｒ２において感光体膜ＰＳＦを覆うように形成される。
塗布膜ＬＱＦは、第１領域Ｒ１において被覆膜ＣＭに形成されている凹凸を埋め込んで平坦な上面Ｓ４を形成可能な程度の流動性を有する材料で構成されている。また、塗布膜ＬＱＦは、後述するエッチバック処理において被覆膜ＣＭのエッチングレートと同等のエッチングレートでエッチングされ得る材料で構成される。塗布膜ＬＱＦは、粘度が１００ｃＰ以下であり、好ましくは１０ｃＰ以下である。塗布膜ＬＱＦは、半導体装置の製造方法の他の工程において他の用途で使用されている材料で構成されていてもよい。塗布膜ＬＱＦは、たとえばポリイミドを主成分とするポリイミド系樹脂組成物（たとえばポリイミド膜として使用されているもの）を含んでいてもよい。塗布膜ＬＱＦは、たとえばポリビニルカルバゾール、フルオレンフェノールノボラック樹脂、またはフルオレンナフトールノボラック樹脂などを含むとする樹脂組成物（たとえば反射防止膜（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ、ＢＡＲＣ）として使用されているもの）を含んでいてもよい。塗布膜ＬＱＦは、たとえばノボラック樹脂、ナフトキノンジアジド化合物などを含む感光性樹脂組成物（たとえばフォトレジスト膜として使用されるもの）を含んでいてもよい。塗布膜ＬＱＦは、たとえば、アクリル系ポリマーまたはメタクリル系ポリマーなどを含む組成物（たとえばギャップフィル材として使用されるもの）を含んでいてもよい。塗布膜ＬＱＦを構成する材料は、上記組成物からなる群から選択される少なくとも１つを含んでいればよい。塗布膜ＬＱＦは、たとえば上記反射防止膜のみで構成されていてもよいし、上記反射防止膜とフォトレジスト膜との積層膜として構成されていてもよい。塗布膜ＬＱＦは、たとえばスピナーにより半導体基板ＳＵＢの主表面Ｓ１上に塗布される。このようにして、図３に示されるように、塗布膜ＬＱＦの上面Ｓ４は第１領域Ｒ１において平坦に形成される。
塗布膜ＬＱＦの膜厚Ｈ３は、塗布膜ＬＱＦの上面Ｓ４が第１領域Ｒ１において平坦に形成されるために必要な膜厚以上であり、上述のように感光体膜ＰＳＦの膜厚Ｈ２（図２参照）よりも薄い。ここで、塗布膜ＬＱＦの膜厚Ｈ３は、第１領域Ｒ１において、被覆膜ＣＭの表面Ｓ２が平坦な部分上に形成されている塗布膜ＬＱＦの上面Ｓ４と当該表面Ｓ２との上記垂直な方向での距離をいう。塗布膜ＬＱＦの膜厚Ｈ３は、たとえば塗布膜ＬＱＦの粘度が１００ｃＰ以下である場合には３μｍ以下であり、塗布膜ＬＱＦの粘度が１０ｃＰ以下である場合には０．３μｍ以下である。第１領域Ｒ１における塗布膜ＬＱＦの上面Ｓ４は、主表面Ｓ１に対する高さが第２領域Ｒ２における塗布膜ＬＱＦの上面Ｓ４よりも低い。
なお、塗布膜ＬＱＦと感光体膜ＰＳＦとは、同一材料で構成されていてもよい（詳細は後述する）。
次に、図４に示されるように、被覆膜ＣＭおよび塗布膜ＬＱＦの少なくとも一部が除去される。たとえば、半導体基板ＳＵＢの主表面Ｓ１に対してプラズマエッチング（エッチバック処理）を行う。プラズマエッチングは、被覆膜ＣＭのエッチングレートと塗布膜ＬＱＦのエッチングレートとが等しく、感光体膜ＰＳＦのエッチングレートが塗布膜ＬＱＦおよび被覆膜ＣＭのエッチングレートよりも低い条件で行われる。プラズマエッチングは、被覆膜ＣＭ上に第１段差部ＯＨ１の一部が露出するまで行われる。このようにして形成される被覆膜ＣＭの表面Ｓ５は、図３に示される塗布膜ＬＱＦの上面Ｓ４の形状に沿った面となる。被覆膜ＣＭは、第１領域Ｒ１において、半導体基板ＳＵＢの主表面Ｓ１および第１段差部ＯＨ１の一部を覆っており、かつ高さが均一な（平坦な）膜に加工される。
次に、図５に示されるように、上記エッチバック処理後に主表面Ｓ１上に残存している感光体膜ＰＳＦおよび塗布膜ＬＱＦが除去される。このようにして、第１段差部ＯＨ１と、半導体基板ＳＵＢの主表面Ｓ１および第１段差部ＯＨ１の一部を覆う平坦な被覆膜ＣＭとを備える半導体装置を得ることができる。
次に、実施の形態１に係る半導体装置の製造方法の作用効果について説明する。実施の形態１に係る半導体装置の製造方法は、第１領域Ｒ１上に高さが均一な（平坦化された）被覆膜ＣＭを備える半導体装置を得るためのものである。実施の形態１では、平面視において段差部が密に配置されている第１領域Ｒ１の周囲を取り囲むように感光体膜ＰＳＦが形成される。その後、第１領域Ｒ１と感光体膜ＰＳＦとを覆うように流動性のある塗布膜ＬＱＦが形成される。
このようにすれば、感光体膜ＰＳＦが第１領域Ｒ１の周囲を取り囲むように形成されているため、流動性のある塗布膜ＬＱＦは第１領域Ｒ１から第２領域Ｒ２へ流れ込みにくい。そのため、第１領域Ｒ１上において塗布膜ＬＱＦの上面Ｓ４は平坦に形成される。その結果、当該塗布膜ＬＱＦと被覆膜ＣＭとをエッチバック処理することにより、第１領域Ｒ１において被覆膜ＣＭ（被処理膜）の高さを均一にすることができる。
また、感光体膜ＰＳＦは、エッチバック処理後に半導体基板ＳＵＢ上から容易に除去することができる。そのため、実施の形態１に係る半導体装置の製造方法によれば、第１領域Ｒ１から第２領域Ｒ２への塗布膜ＬＱＦの流出を抑制するための構造物が最終的に得られる半導体装置上に残存するように形成される場合と比べて、当該構造物を形成するための領域を不要とすることができ、半導体装置を小型化できる。また、実施の形態１に係る半導体装置の製造方法において、感光体膜ＰＳＦは容易に除去され得るため、感光体膜ＰＳＦの形成領域は特に制限されるものではない。そのため、実施の形態１に係る半導体装置の製造方法によれば、主表面Ｓ１上での第１領域Ｒ１および第２領域Ｒ２の配置パターンなどに関わらず適用され得る。たとえば、実施の形態１に係る半導体装置の製造方法は、既存の半導体装置の設計変更など行うことなく、当該既存の半導体装置を製造するための製造方法に容易に適用され得る。
また、上述のような塗布膜ＬＱＦの流出を抑制しなくても、塗布膜ＬＱＦの膜厚を被覆膜ＣＭの最大段差Ｈ１よりも十分に厚くすることによって１つの第１領域Ｒ１内での塗布膜ＬＱＦの平坦性を向上させることは可能である。しかしこの場合には、塗布膜ＬＱＦのエッチング時間が長くなるため、半導体装置の製造コストが増大するという問題がある。また、複数の第１領域Ｒ１間での塗布膜ＬＱＦの膜厚のバラつきが大きくなるため、当該塗布膜ＬＱＦを用いてエッチバック処理がされた被覆膜ＣＭは、複数の第１領域Ｒ１間での膜厚のバラつきが大きいという問題がある。これに対し、実施の形態１に係る半導体装置の製造方法では、感光体膜ＰＳＦにより塗布膜ＬＱＦの流出を抑制することができるため、塗布膜ＬＱＦの膜厚が被覆膜ＣＭの最大段差Ｈ１よりも十分に厚くすること無く塗布膜ＬＱＦの平坦性を向上することができる。そのため、実施の形態１に係る半導体装置の製造方法によれば、製造コストを増大させることなく平坦性の高い被覆膜ＣＭを備える半導体装置を得ることができる。また、実施の形態１に係る半導体装置の製造方法によれば、１つの半導体基板ＳＵＢ上に形成される複数の半導体装置間（複数の第１領域Ｒ１間）での被覆膜ＣＭの膜厚のバラつきを抑制することができる。
上記半導体装置の製造方法において、感光体膜ＰＳＦの膜厚は、塗布膜ＬＱＦの膜厚の１倍以上２倍以下である。
感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の１倍以上であれば、感光体膜ＰＳＦは第１領域Ｒ１から第２領域Ｒ２への塗布膜ＬＱＦの流出を抑制することができる。そのため、第１領域Ｒ１において第２領域Ｒ２と比較的近い位置にある領域（第１領域Ｒ１の外周領域）において塗布膜ＬＱＦの膜減りが抑制される。その結果、塗布膜ＬＱＦは第１領域Ｒ１において上記膜厚で十分に平坦化され得る。一方、感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の２倍超えであると、塗布膜ＬＱＦが感光体膜ＰＳＦ上に塗り広がることが困難となる。そのため、第１領域Ｒ１内での塗布膜ＬＱＦの膜厚ムラまたは第２領域Ｒ２内でのはじきなどの異常が発生するという問題が生じる。感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の２倍以下であれば、感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の２倍超えの場合と比べて、上記異常の発生を効果的に抑制することができる。
上記感光体膜ＰＳＦの膜厚は、塗布膜ＬＱＦの膜厚の１倍以上１．５倍以下であるのが好ましい。このようにすれば、感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の１．５倍超えの場合と比べて、塗布膜ＬＱＦは第１領域Ｒ１において感光体膜ＰＳＦと比較的近い位置にある領域においてもより十分に平坦化され得る。
上記感光体膜ＰＳＦを形成する工程において、感光体膜ＰＳＦは、第１領域Ｒ１の全周を囲むように形成される。このようにすれば、感光体膜ＰＳＦは、塗布膜ＬＱＦの第１領域Ｒ１から第２領域Ｒ２への流出をより制限することができる。この場合、感光体膜ＰＳＦと塗布膜ＬＱＦとはそれぞれの膜厚差が小さく設けられているのが好ましい。感光体膜ＰＳＦの膜厚は、たとえば塗布膜ＬＱＦの膜厚の１倍以上１．３倍以下であるのが好ましい。このようにすれば、当該膜厚差が大きい場合（たとえば感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の２倍程度の場合）と比べて、感光体膜ＰＳＦの開口部と比較的近い位置にある領域での塗布膜ＬＱＦの異常（膜厚ムラ、はじきなど）を抑制することができる。
上記塗布膜ＬＱＦの粘度は１００ｃＰ以下である。このようにすれば、塗布膜ＬＱＦは、複数の第１段差部ＯＨ１により形成された凹凸を埋め込むことができ、かつ、その上面Ｓ４を平坦な面とすることができる。そのため、このような塗布膜ＬＱＦは、エッチバック処理のマスク膜に好適である。上記塗布膜ＬＱＦの粘度が１０ｃＰ以下であるのが好ましい。このようにすれば、塗布膜ＬＱＦは、複数の第１段差部ＯＨ１により形成された凹凸を容易に埋め込むことができ、かつ、その上面Ｓ４をより平坦な面とすることができる。そのため、このような塗布膜ＬＱＦを用いて被覆膜ＣＭに対しエッチバック処理することにより、高さが均一な平坦性の高い被覆膜ＣＭを形成することができる。
上記感光体膜ＰＳＦを形成する工程において、感光体膜ＰＳＦは、第２領域Ｒ２上に形成される。感光体膜ＰＳＦの膜厚は、塗布膜ＬＱＦの膜厚の１倍以上である。感光体膜ＰＳＦのエッチングレートが塗布膜ＬＱＦのエッチングレートと同等またはそれ以下となる条件でエッチバック処理が行われる。これにより、第２領域Ｒ２においては感光体膜ＰＳＦがエッチバック処理に対するマスクとして作用するため、第２領域Ｒ２に形成された被覆膜ＣＭはエッチングされることなく維持され得る。または第２領域Ｒ２に形成された被覆膜ＣＭのエッチング量は第１領域Ｒ１に形成された被覆膜ＣＭのエッチング量よりも少なく制限され得る。
＜具体例＞
次に、図６〜図１３を参照して、実施の形態１に係る半導体装置の製造方法の具体例について説明する。本具体例は、フラッシュメモリを備える半導体装置の製造方法である。図６は、本具体例における半導体チップＣＨＰのレイアウト構成を示す平面図である。図７〜図９（ａ）、図１０〜図１３は、本具体例の半導体装置の製造方法を示す断面図である。図９（ｂ）は、図９（ａ）に示される半導体基板ＳＵＢの上面図である。
図６に示されるように、半導体チップＣＨＰは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、アナログ回路ＡＣ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリＦＬＡＳＨおよびＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路を有している。半導体チップＣＨＰは、図７〜図１３に示される半導体装置の製造方法によって半導体基板ＳＵＢ上に複数形成される。以下、半導体基板ＳＵＢ上において、最終的にフラッシュメモリＦＬＡＳＨが形成される領域をメモリセル形成領域ＭＣＲとし、それ以外の領域であってたとえばトランジスタが形成される領域を周辺領域ＰＲとする。
まず、図７に示されるように、上記第１領域Ｒ１（図１〜図５参照）としてのメモリセル形成領域ＭＣＲに、複数のメモリセルが形成された半導体基板ＳＵＢが準備される。１つのメモリセルは、第１段差部ＯＨ１としての１対のゲート電極構造体を有している。半導体基板ＳＵＢには、１対のゲート電極構造体が複数形成されている。
半導体基板ＳＵＢは、たとえばシリコン（Ｓｉ）の単結晶からなる基板ＳＢと、基板ＳＢにｐ型不純物が注入されることによって主表面Ｓ１から所定の深さにまで形成されたｐ型ウェルＰＷとを含んでいる。半導体基板ＳＵＢの主表面Ｓ１には、各メモリセル毎に１つのメモリソース領域ＭＳが形成されている。ゲート電極構造体は、第１ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、側壁ゲート絶縁膜ＧＩ３，ＧＩ４、およびトンネル絶縁膜ＴＦを有している。１対のゲート電極構造体は、メモリソース領域ＭＳを挟んで主表面Ｓ１上に配置された２つの上記ゲート電極構造体により構成されている。
具体的には、メモリセル形成領域ＭＣＲにおいて、複数のフローティングゲート電極ＦＧが主表面Ｓ１上に第１ゲート絶縁膜ＧＩ１を介して形成されている。各フローティングゲート電極ＦＧは、２つで１つのメモリソース領域ＭＳを挟むように配置されている。第１ゲート絶縁膜ＧＩ１は、たとえばシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）などの単体、またはこれらの任意の組み合わせからなっている。フローティングゲート電極ＦＧは、導電性材料よりなっている。フローティングゲート電極ＦＧは、たとえば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
各フローティングゲート電極ＦＧの一部上には、第２ゲート絶縁膜ＧＩ２を介してコントロールゲート電極ＣＧが形成されている。第２ゲート絶縁膜ＧＩ２は、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。コントロールゲート電極ＣＧは、導電性材料よりなっている。コントロールゲート電極ＣＧは、たとえばドープドポリシリコンよりなっている。
各コントロールゲート電極ＣＧ上には、ハードマスク層ＨＭが形成されている。ハードマスク層ＨＭは、たとえばシリコン窒化膜よりなっている。
各フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧの側壁を覆うように側壁ゲート絶縁膜ＧＩ３，ＧＩ４が形成されている。側壁ゲート絶縁膜ＧＩ３，ＧＩ４は、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
メモリソース領域ＭＳ、およびメモリソース領域ＭＳを挟むように形成された１対のフローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、側壁ゲート絶縁膜ＧＩ４上には、トンネル絶縁膜ＴＭが形成されている。トンネル絶縁膜ＴＭは、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
さらに、一対のゲート電極構造体（第１段差部ＯＨ１）間には、主表面Ｓ１を覆うように絶縁膜ＩＦが形成されている。絶縁膜ＩＦは、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
半導体基板ＳＵＢの周辺領域ＰＲには、上記ゲート電極構造体（第１段差部ＯＨ１）のような高段差が形成されていない。周辺領域ＰＲは、上記第２領域Ｒ２（図１〜図５参照）の第３領域Ｒ３（図１〜図５参照）として構成されている。周辺領域ＰＲには第３ゲート絶縁膜ＧＩ５が形成されている。なお、周辺領域ＰＲには、上記第２段差部ＯＨ２（図１〜図５参照）が形成されていてもよいし、上記ゲート電極構造体よりも低い段差が形成されていてもよい。
次に、図８に示されるように、ポリシリコン膜ＧＰが半導体基板ＳＵＢの全面上に形成される。メモリセル形成領域ＭＣＲにおいて、ポリシリコン膜ＧＰは上記ゲート電極構造体（第１段差部ＯＨ１）を覆うように形成される。ポリシリコン膜ＧＰは、たとえばＣＶＤ法などにより成膜されており、上記第１段差部ＯＨ１上に付きまわり良く形成されている。ポリシリコン膜ＧＰは、メモリセル形成領域ＭＣＲにおいて第１段差部ＯＨ１に応じた比較的大きな凹凸形状を有している。一方、ポリシリコン膜ＧＰは、周辺領域ＰＲにおいて第３ゲート絶縁膜ＧＩ５に応じた比較的小さな凹凸形状を有している。
次に、図９（ａ）および図９（ｂ）に示されるように、メモリセル形成領域ＭＣＲの周囲に感光体膜ＰＳＦを形成する。感光体膜ＰＳＦは、たとえばノボラック樹脂、ナフトキノンジアジド化合物などを含む感光性樹脂組成物であるフォトレジスト膜、またはポリイミド系樹脂組成物であり感光剤を含む感光性ポリイミド膜である。感光体膜ＰＳＦは、まず、スピナーなどによって半導体基板ＳＵＢの主表面Ｓ１上に塗布される。塗布された感光体膜ＰＳＦは、写真製版によりメモリセル形成領域ＭＣＲと重なる領域に開口部を有するように形成される。感光体膜ＰＳＦの開口端部ＯＥは、メモリセル形成領域ＭＣＲの周囲に連なるように形成される。感光体膜ＰＳＦは、周辺領域ＰＲの大部分においてポリシリコン膜ＧＰを覆っている。感光体膜ＰＳＦの膜厚は、塗布膜ＬＱＦの膜厚の１倍以上２倍以下であり、好ましくは塗布膜ＬＱＦの膜厚の１倍以上１．５倍以下である。
感光体膜ＰＳＦは、さらに熱処理または紫外線硬化処理（ＵＶキュア）が施されるのが好ましい。感光体膜ＰＳＦは、熱処理または紫外線硬化処理（ＵＶキュア）が施されることによって硬化される。さらに、感光体膜ＰＳＦは、熱処理または紫外線硬化処理（ＵＶキュア）が施されることによって、開口端部ＯＥがテーパー状に形成され、かつ開口端部ＯＥと上面Ｓ３とを接続する角部が丸みを帯びるように変形される。これにより、この後の工程において塗布膜ＬＱＦが塗布される際に、塗布膜ＬＱＦは感光体膜ＰＳＦの上面Ｓ３上にも容易に塗り広げられる。その結果、メモリセル形成領域ＭＣＲにおいて塗布膜ＬＱＦの塗りムラなどの発生が抑制され得る。
次に、図１０に示されるように、流動性を有する材料からなる塗布膜ＬＱＦが半導体基板ＳＵＢの主表面Ｓ１上に形成される。塗布膜ＬＱＦを構成する材料は、たとえば感光体膜ＰＳＦを構成する材料と同じである。塗布膜ＬＱＦは、スピナーなどによって半導体基板ＳＵＢの主表面Ｓ１上に塗布される。このとき、メモリセル形成領域ＭＣＲの周囲は感光体膜ＰＳＦにより取り囲まれているため、メモリセル形成領域ＭＣＲから周辺領域ＰＲへの塗布膜ＬＱＦの流出が抑制されている。また、塗布膜ＬＱＦは塗布膜ＬＱＦの膜厚の１倍以上２倍以下の膜厚を有する感光体膜ＰＳＦ上に塗布されるため、塗布膜ＬＱＦの膜厚ムラおよびはじきなどの異常の発生が抑制されている。その結果、塗布膜ＬＱＦの上面Ｓ４は、少なくともメモリセル形成領域ＭＣＲにおいて高い平坦性を有している。
次に、図１１に示されるように、半導体基板ＳＵＢの主表面Ｓ１の全面に対しプラズマエッチング処理が実施される。プラズマエッチング処理の条件は、塗布膜ＬＱＦとポリシリコン膜ＧＰとを同等のエッチングレートでエッチング可能な条件であり、かつ塗布膜ＬＱＦおよびポリシリコン膜ＧＰのエッチングレートがゲート電極構造体（第１段差部ＯＨ１）を構成する各材料のエッチングレートよりも速い条件である。これにより、メモリセル形成領域ＭＣＲでは、ポリシリコン膜ＧＰがエッチバック処理される。このとき、塗布膜ＬＱＦの上面Ｓ４は平坦に形成されているため、当該エッチバック処理により形成されるポリシリコン膜ＧＰの表面は塗布膜ＬＱＦの上面Ｓ４の形状と同等の平坦性を有する。つまり、第１領域Ｒ１において周辺領域ＰＲに隣接する位置に形成されたポリシリコン膜ＧＰの膜厚（主表面Ｓ１に対する高さ）と、当該位置よりも周辺領域ＰＲから離れた位置に形成されたポリシリコン膜ＧＰの膜厚（高さ）とは等しい。上記エッチバック処理により形成されるポリシリコン膜ＧＰの表面は、たとえば当該１対の第１段差部ＯＨ１を構成する２つのハードマスク層ＨＭの間に形成される。
このとき、感光体膜ＰＳＦが塗布膜ＬＱＦと同一材料で構成されており、周辺領域ＰＲに形成されている塗布膜ＬＱＦと感光体膜ＰＳＦとの合計の膜厚はメモリセル形成領域ＭＣＲに形成されている塗布膜ＬＱＦの膜厚よりも厚い。そのため、メモリセル形成領域ＭＣＲにおいて塗布膜ＬＱＦおよびポリシリコン膜ＧＰが上記のようにエッチバック処理されるときに、周辺領域ＰＲにおいては塗布膜ＬＱＦおよび感光体膜ＰＳＦが主にエッチングされる。これにより、図１１に示されるように、周辺領域ＰＲに形成されたポリシリコン膜ＧＰに対するエッチングを抑制することができ、たとえば周辺領域ＰＲにおいてはポリシリコン膜ＧＰの一部のみがエッチバック処理され得る。なお、感光体膜ＰＳＦの膜厚、プラズマエッチング処理の条件などを適宜選択することにより、周辺領域ＰＲに形成されたポリシリコン膜ＧＰがエッチバック処理されることを完全に防止することもできる。周辺領域ＰＲに形成されたポリシリコン膜ＧＰは、たとえば後述するゲート電極ＧＥ（図１３参照）として必要な膜厚未満にエッチングされることが抑制されていればよい。
次に、図１２に示されるように、メモリセル形成領域ＭＣＲおよび周辺領域ＰＲにおいて残存している塗布膜ＬＱＦおよび感光体膜ＰＳＦを選択的に除去する。塗布膜ＬＱＦおよび感光体膜ＰＳＦは、たとえばウエットエッチング処理により除去される。ウエットエッチング処理の条件は、塗布膜ＬＱＦおよび感光体膜ＰＳＦのエッチングレートが第１段差部ＯＨ１およびポリシリコン膜ＧＰのエッチングレートよりも速い条件である。
その後、上記のようにして平坦化されたポリシリコン膜ＧＰが加工される。具体的には、メモリセル形成領域ＭＣＲにおいてメモリドレイン領域ＭＤ（図１３参照）となるべき領域および周辺領域ＰＲにおいてソース領域ＳＲ（図１３参照）およびドレイン領域ＤＲ（図１３参照）となるべき領域上に位置するポリシリコン膜ＧＰが除去される。その後、半導体基板ＳＵＢの主表面Ｓ１側からポリシリコン膜ＧＰ等をマスクとして不純物をイオン注入する。これにより、メモリセル形成領域ＭＣＴにいわゆるＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域（図１３参照）が形成される。また、周辺領域ＰＲに低濃度ソース領域ＳＲ１および低濃度ドレイン領域ＤＲ１が形成される。その後、選択ゲート電極ＳＧにおいてフローティングゲート電極ＦＧと対向する側壁とは反対側の側壁を覆うように、サイドウォール絶縁膜ＳＷ（図１３参照）が形成される。また、ゲート電極ＧＥの側壁を覆うように、サイドウォール絶縁膜ＳＷ（図１３参照）が形成される。サイドウォール絶縁膜ＳＷは、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。さらに、半導体基板ＳＵＢの主表面Ｓ１側からサイドウォール絶縁膜ＳＷ等をマスクとして不純物をイオン注入する。これにより、メモリセル形成領域ＭＣＴにおいてＬＤＤ領域よりも高い不純物濃度を有するメモリドレイン領域ＭＤ（図１３参照）が形成される。さらに、周辺領域ＰＲにおいて低濃度ソース領域ＳＲ１の不純物濃度よりも高い高濃度ソース領域ＳＲ２（図１３参照）、および低濃度ドレイン領域ＤＲ１の不純物濃度よりも高い高濃度ドレイン領域ＤＲ２（図１３参照）が形成される。このようにして、図１３に示されるように、メモリセル形成領域ＭＣＲおよび周辺領域ＰＲにおいて半導体装置の主要部分が形成される。なお、実施の形態１に係る半導体装置の製造方法は、上記具体例に示されるようにフラッシュメモリを備える半導体装置の製造方法に好適であるが、第１領域Ｒ１および第２領域Ｒ２を備える任意の半導体装置の製造方法にも好適である。
（実施の形態２）
次に、図１４〜図１８を参照して、実施の形態２に係る半導体装置の製造方法について説明する。実施の形態２に係る半導体装置の製造方法は、基本的には実施の形態１に係る半導体装置の製造方法と同様の構成を備えるが、エッチバック処理の被処理膜が被覆膜ＣＭ（図１〜図５参照）ではなく、第１段差部ＯＨ１（および第２段差部ＯＨ２）である点で異なる。
はじめに、図１４に示されるように、第１段差部ＯＨ１および第２段差部ＯＨ２を有する半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、基本的には実施の形態１と同様の構成を備えるが、複数の段差部ＯＨ１，ＯＨ２が主表面Ｓ１に対する高さにばらつきが有している点、および被覆膜ＣＭが形成されていない点で異なっている。
次に、図１５に示されるように、感光体膜ＰＳＦが、第１領域Ｒ１の周囲を囲むように形成される。感光体膜ＰＳＦは、基本的には実施の形態１と同様の構成を備えるが、第２領域Ｒ２に形成されている複数の第２段差部ＯＨ２が感光体膜ＰＳＦの開口部内に表出するように形成されている点で異なっている。
次に、図１６に示されるように、半導体基板ＳＵＢの主表面Ｓ１上に塗布膜ＬＱＦが形成される。塗布膜ＬＱＦは、基本的には実施の形態１と同様の構成を備えるが、感光体膜ＰＳＦの開口部内に表出している第１領域Ｒ１および第２領域Ｒ２の一部上で平坦化されている点で異なっている。塗布膜ＬＱＦの上面Ｓ４は、第２領域Ｒ２に形成されている段差部ＯＨ２上において平坦に形成されている。
次に、図１７に示されるように、段差部ＯＨ１，ＯＨ２および塗布膜ＬＱＦの一部が除去される。たとえば、半導体基板ＳＵＢの主表面Ｓ１に対してプラズマエッチング（エッチバック処理）を行う。プラズマエッチングは、段差部ＯＨ１，ＯＨ２のエッチングレートと塗布膜ＬＱＦのエッチングレートとが等しい条件で行われる。プラズマエッチングは、被処理膜としての複数の段差部ＯＨ１，ＯＨ２が主表面Ｓ１に対して所定の高さになるまで行われる。このようにして形成される段差部ＯＨ１，ＯＨ２の上面は、塗布膜ＬＱＦの上面Ｓ４の形状に沿った面となる。そのため、複数の段差部ＯＨ１，ＯＨ２は、エッチバック処理により、第１領域Ｒ１および第２領域Ｒ２において主表面Ｓ１に対する高さが均一化される。
次に、図１８に示されるように、上記エッチバック後に残存している感光体膜ＰＳＦおよび塗布膜ＬＱＦが除去される。このようにして、上記高さが均一化された複数の段差部ＯＨ１，ＯＨ２（被処理膜）を備える半導体装置を得ることができる。
なお、実施の形態２において、エッチバック処理の被処理膜を第１段差部ＯＨ１のみとしてもよい。この場合、感光体膜ＰＳＦは、主表面Ｓ１上において実施の形態１の感光体膜ＰＳＦと同様に、平面視において第１領域Ｒ１と重なる領域に開口部を有するように形成されている。
＜変形例＞
次に、実施の形態１および実施の形態２に係る半導体装置の製造方法の変形例について説明する。
図１９に示されるように、感光体膜ＰＳＦは、第２領域Ｒ２の一部分にのみ形成されていてもよい。感光体膜ＰＳＦは、第２領域Ｒ２において第１領域Ｒ１と比較的近い位置にある領域にのみ形成されていてもよい。このようにしても、感光体膜ＰＳＦの開口部内に表出している第１領域Ｒ１上において塗布膜ＬＱＦが十分に平坦化され得るため、実施の形態１および実施の形態２に係る半導体装置の製造方法と同様の効果を奏することができる。
図２０〜図２２に示されるように、感光体膜ＰＳＦは、平面視において第１領域Ｒ１の周囲を断続的に取り囲むように形成されていてもよい。
図２０に示されるように、感光体膜ＰＳＦは、平面視において、第１領域Ｒ１の周方向に沿って断続的に形成されており、かつ、当該周方向に対して公差する方向に沿って断続的に形成されていてもよい。断続的に形成された各感光体膜ＰＳＦの上記周方向および上記公差する方向における間隔は、たとえば一定に形成されている。図２１に示されるように、感光体膜ＰＳＦは、平面視において市松模様状に形成されていてもよい。
図２２に示されるように、感光体膜ＰＳＦは、平面視において、第１領域Ｒ１の周方向に沿って断続的に形成されており、かつ、第１領域Ｒ１の周方向に対して９０°未満の角度で傾斜する方向に延びるように形成されていてもよい。このとき、隣り合う一方の感光体膜ＰＳＦの第１領域Ｒ１側に位置する一端ＯＥ１と、隣り合う他方の感光体膜ＰＳＦの第１領域Ｒ１から離れた側に位置する他端ＯＥ２とは、紙面に沿った方向であって上記周方向に対し垂直な方向において重なる位置に形成されていてもよい。
図２０〜図２２に示される感光体膜ＰＳＦの膜厚は、塗布膜ＬＱＦの膜厚の１.０倍以上である限りにおいて、任意の厚みであればよく、塗布膜ＬＱＦの膜厚の２．０倍超えであってもよい。上述のように、感光体膜ＰＳＦが第１領域Ｒ１の全周を取り囲むように形成されている場合（図２（ｂ）、図９（ｂ）、図１９参照）には、上記異常の発生を抑制するため、感光体膜ＰＳＦの膜厚は塗布膜ＬＱＦの膜厚の２倍以下である必要がある。これに対し、図２０〜図２２に示されるような感光体膜ＰＳＦは、感光体膜ＰＳＦの膜厚が塗布膜ＬＱＦの膜厚の１倍以上である限りにおいて、感光体膜ＰＳＦが形成されていない場合と比べて第１領域Ｒ１から第２領域Ｒ２への塗布膜ＬＱＦの流出を抑制することができる。さらに、図２０〜図２２に示されるような感光体膜ＰＳＦは、膜厚が塗布膜ＬＱＦの膜厚の２倍超えであっても塗布膜ＬＱＦの一部を第１領域Ｒ１から第２領域Ｒ２へ流出させることができる。そのため、上記異常の発生を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、段差部が相対的に密に形成された領域と、相対的に疎に形成された領域または段差部が形成されていない領域とを含む半導体装置の製造方法に特に有利に適用される。
ＡＣ アナログ回路、ＣＧ コントロールゲート電極、ＨＭ ハードマスク層、ＣＨＰ 半導体チップ、ＣＭ 被覆膜、ＤＲ ドレイン領域、ＥＧ 消去ゲート電極、ＦＬＡＳＨ フラッシュメモリ、ＧＩ１ 第１ゲート絶縁膜、ＧＩ２ 第２ゲート絶縁膜，ＧＩ３，ＧＩ４ 側壁ゲート絶縁膜、ＧＩ５ 第３ゲート絶縁膜、ＧＭ ゲート電極、ＧＰ ポリシリコン膜、ＩＦ 絶縁膜、ＬＱＦ 塗布膜、ＭＣＲ メモリセル形成領域、ＭＤ メモリドレイン領域、ＭＳ メモリソース領域、ＯＨ１ 第１段差部、ＯＨ２ 第２段差部、ＰＲ 周辺領域、ＰＳＦ 感光体膜、ＰＷ ｐ型ウェル、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 第３領域、Ｒ４ 第４領域、ＳＢ 基板、ＳＧ 選択ゲート電極、ＳＲ ソース領域、ＳＵＢ 半導体基板、ＳＷ サイドウォール絶縁膜、ＴＦ トンネル絶縁膜。

Claims (10)

  1. 主表面を有し、前記主表面上に複数の第１段差部が形成された第１領域と、前記複数の第１段差部よりも疎に配置された複数の第２段差部が形成された、または段差部が形成されていない第２領域とを含む半導体基板を準備する工程と、
    平面視において前記第１領域の周囲を取り囲むように少なくとも前記第２領域の一部上に感光体膜を形成する工程と、
    前記第１領域と前記感光体膜とを覆うように流動性のある塗布膜を形成する工程と、
    少なくとも前記第１領域上の前記塗布膜の一部を除去する工程とを備え、
    前記塗布膜を形成する工程では、少なくとも前記第１段差部を覆うように前記塗布膜を形成し、
    前記塗布膜を除去する工程では、前記塗布膜および前記第１段差部の少なくとも一部を除去する、半導体装置の製造方法。
  2. 前記感光体膜を形成する工程において、前記感光体膜は加熱処理または紫外線硬化処理により硬化される、請求項１に記載の半導体装置の製造方法。
  3. 前記塗布膜を除去する工程の後に、前記半導体基板の前記主表面上に残存している前記感光体膜および前記塗布膜を除去する工程をさらに備える、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記感光体膜を形成する工程において、前記感光体膜は、平面視において前記第１領域の全周を連続的に取り囲むように形成される、請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記感光体膜を形成する工程において、前記感光体膜は、前記第２領域上に形成される、請求項４に記載の半導体装置の製造方法。
  6. 前記感光体膜を形成する工程において、前記感光体膜は、平面視において前記第１領域の周囲を断続的に取り囲むように形成される、請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
  7. 前記感光体膜の膜厚は、前記塗布膜の膜厚の１倍以上２倍以下である、請求項１〜請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記感光体膜の膜厚は、前記塗布膜の膜厚の１倍以上１．５倍以下である、請求項７に記載の半導体装置の製造方法。
  9. 前記塗布膜は粘度が１００ｃＰ以下である、請求項１〜請求項８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記塗布膜は粘度が１０ｃＰ以下である、請求項９に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555958B2 (ja) * 1993-11-17 1996-11-20 日本電気株式会社 半導体装置の製造方法
JPH098007A (ja) * 1995-06-16 1997-01-10 Sony Corp 絶縁膜の平坦化方法
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JPWO2004025342A1 (ja) * 2002-09-11 2006-01-12 富士通株式会社 デバイス製造方法
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
KR100607326B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN101326635B (zh) * 2005-12-14 2010-08-18 富士通微电子株式会社 半导体器件及其制造方法
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
US8119449B2 (en) * 2006-03-14 2012-02-21 Panasonic Corporation Method of manufacturing an electronic part mounting structure
US20080085609A1 (en) * 2006-07-31 2008-04-10 Vasek James E Method for protecting high-topography regions during patterning of low-topography regions
JP2009016462A (ja) * 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置およびその製造方法
US7875516B2 (en) * 2007-09-14 2011-01-25 Qimonda Ag Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing
EP2211373A1 (en) * 2007-10-31 2010-07-28 Mitsubishi Chemical Corporation Etching method and method for manufacturing optical/electronic device using the same
JP5119865B2 (ja) * 2007-11-02 2013-01-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置、電子機器
KR101450137B1 (ko) * 2008-01-25 2014-10-13 삼성전자주식회사 유기반도체용 공중합체 및 이를 이용한 유기박막트랜지스터 및 유기 전자소자
JP2009289974A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
JP2010245160A (ja) * 2009-04-02 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法
KR20110138343A (ko) * 2009-04-10 2011-12-27 미쓰비시 가가꾸 가부시키가이샤 전계 효과 트랜지스터, 그 제조 방법 및 그것을 사용한 전자 디바이스
KR101450727B1 (ko) * 2010-05-20 2014-10-16 주식회사 엘지화학 언더-필용 댐을 포함하는 인쇄 회로 기판 및 이의 제조 방법
FR2972298B1 (fr) * 2011-03-04 2015-07-31 Commissariat Energie Atomique Procede de metallisation de surfaces texturees
JP6406931B2 (ja) * 2013-10-15 2018-10-17 キヤノン株式会社 電子写真感光体、その製造方法、電子写真装置およびプロセスカートリッジ
JP6478741B2 (ja) * 2015-03-20 2019-03-06 キヤノン株式会社 液体吐出ヘッドの製造方法

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