以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタをMIS・FET(Metal Insulator Semiconductor Field Effect Transistor)と記す。また、以下の実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1による半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとが形成されているものである。上記主回路には、例えばDRAM(Dynamic Random Access Memory)やSRAM(Static RAM)等のようなメモリ回路、CPU(Central Processing Unite)やMPU(Micro Processing Unite)等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはLCD(Liquid Crystal Device)ドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効(使用)素子の配置アドレス情報、メモリやLCDの救済の際に使用する有効メモリセル(不良のないメモリセル)や有効LCD素子の配置アドレス情報、LCD画像調整時に使用する調整電圧のトリミングタップ情報、あるいは半導体装置の製造番号等がある。この半導体装置(半導体チップ、半導体基板)の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば3.3V程度である。
図1〜図3は本実施の形態1の半導体装置における不揮発性メモリの要部回路図を示している。図1は不揮発性メモリの書き込み動作を説明する回路図、図2は不揮発性メモリの消去動作を説明する回路図、図3は不揮発性メモリの読み出し動作を説明する回路図である。
この不揮発性メモリは、メモリセルアレイと周辺回路領域とを有している。メモリセルアレイには、第1方向Yに延在する複数のデータ書き込み・消去用のビット線WBL(WBL0,WBL1・・・)と、第1方向Yに延在するデータ読み出し用のビット線RBL(RBL0,RBL1・・・)とが配置されている。また、メモリセルアレイには、上記ビット線WBL,RBLに対して直交する第2方向Xに沿って延在する複数の制御ゲート配線(ワード線)CG(CG0,CG1・・・)と、第2方向Xに沿って延在する複数の選択線GSとが配置されている。
各データ書き込み・消去用のビット線WBLは、上記周辺回路領域に配置されたデータ(0/1)入力用のインバータ回路に電気的に接続されている。また、各データ読み出し用のビット線RBLは、上記周辺回路領域に配置されたセンスアンプ回路に電気的に接続されている。センスアンプ回路は、例えばカレントミラー形とされている。そして、このようなビット線WBL,RBLと、制御ゲート配線CG、ソース線および選択線GSとの格子状交点の近傍に、1ビット分のメモリセルMCが電気的に接続されている。ここでは、1ビットが1つのメモリセルMCで構成されている場合が例示されている。
各メモリセルMCは、容量素子で構成されるデータ書き込み・消去用の容量部(電荷注入放出部、データ書き込み・消去用素子)CWEと、データ読み出し用のMIS・FET(データ読み出し用素子)QRと、容量部(容量素子)Cと、選択用MIS・FET(選択MISトランジスタ)QSとを有している。データ書き込み・消去用の容量部CWEの一方の電極は、データ書き込み・消去用のビット線WBLに電気的に接続されている。また、そのデータ書き込み・消去用の容量部CWEの他方の電極(浮遊ゲート電極)は、データ読み出し用のMIS・FETQRのゲート電極(浮遊ゲート電極)に電気的に接続されるとともに、容量部Cの一方の電極(浮遊ゲート電極)に電気的に接続されている。そして、その容量部Cの他方の電極(後述する図5に示す制御ゲート電極CGW)は制御ゲート配線CGに電気的に接続されている。一方、データ読み出し用のMIS・FETQRのドレインは、選択用MIS・FETQSを介してデータ読み出し用のビット線RBLに電気的に接続され、選択用MIS・FETQSのゲート電極は、選択線GSに電気的に接続されている。
このような結線のメモリアレイにおけるデータ書き込み動作の一例を、図1を参照して説明する。図1には、データ書き込み動作時における各部への印加電圧を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
データの書き込み時には、選択メモリセルの容量部Cの電極が接続されている制御ゲート配線CG0に、例えば9Vの正の制御電圧を印加する。それ以外の制御ゲート配線CG1には、例えば−3Vの電圧を印加する。また、選択メモリセルのデータ書き込み・消去用の容量部CWEの電極が電気的に接続されているデータ書き込み・消去用のビット線WBL0に、例えば−9Vの負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線WBL1には、例えば0Vの電圧を印加する。また、選択線GSおよびデータ読み出し用のビット線RBL0,RBL1に、例えば0Vを印加する。これにより、選択メモリセルのデータ書き込み・消去用の容量部CWEの浮遊ゲート電極にチャネル全面のFNトンネル電流により電子を注入し、データを書き込む。
このように、本実施の形態1におけるデータの書き込みは、制御ゲート配線CGに9Vの制御電圧を印加することによって容量部Cのウエル(後述する図4および図5に示すp型のウエルHPW1)を9Vとし、かつ、データ書き込み・消去用のビット線WBLに−9Vの負の電圧を印加することによって、データ書き込み・消去用の容量部CWEのウエル(後述する図4および図5に示すp型のウエルHPW2)を−9Vとして、電位差18VでFNトンネル電流を発生させて書き込みを行うものである。
次に、データ消去動作の一例を、図2を参照して説明する。図2には、データ一括消去動作時における各部への印加電圧を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。
データ一括消去時には、複数のメモリセルMCの容量部Cの電極が接続されている制御ゲート配線CG0に、例えば−9Vの負の制御電圧を印加する。また、メモリセルMCのデータ書き込み・消去用の容量部CWEの電極が電気的に接続されているデータ書き込み・消去用のビット線WBL0に、例えば9Vの正の電圧を印加する。また、選択線GSおよびデータ読み出し用のビット線RBL0,RBL1に、例えば0Vを印加する。これにより、データ一括消去を行う複数のメモリセルMCのデータ書き込み・消去用の容量部CWEの浮遊ゲート電極に蓄積された電子をチャネル全面のFNトンネル電流により放出し、複数のメモリセルMCのデータを一括消去する。
次に、データ読み出し動作の一例を、図3を参照して説明する。図3には、データ読み出し動作時における各部への印加電圧を示している。
データ読み出し時には、選択メモリセルの容量部Cの電極が接続されている制御ゲート配線CG0に、例えば3Vの正電圧を印加する。それ以外の制御ゲート配線CG1には、例えば0Vの電圧を印加する。また、選択メモリセルのデータ書き込み・消去用の容量部CWEの電極が電気的に接続されているデータ書き込み・消去用のビット線WBL0,WBL1に、例えば0Vの電圧を印加する。また、選択メモリセルの選択用MIS・FETQSのゲート電極が電気的に接続されている選択線GS0に、例えばVcc電源の3Vの電圧を印加する。そして、データ読み出し用のビット線RBL0,RBL1に、例えば0〜3Vの電圧を印加する。これにより、データ読み出し対象の選択メモリセルのデータ読み出し用のMIF・FETQRをオン条件とし、そのデータ読み出し用のMIS・FETQRのチャネルにドレイン電流が流れるか否かにより、選択メモリセルに記憶されているデータが0/1のいずれなのかを読み出す。
このような本実施の形態1によれば、容量部C、データ書き込み・消去用の容量部CWE、およびデータ読み出し用のMIS・FETQRをそれぞれ別々のp型のウエル(後述する図4および図5に示すp型のウエルHPW1,HPW2,HPW3)内に形成し、それぞれをn型の埋込ウエル(後述する図4および図5に示すn型の埋込ウエルDNW)により分離している。これにより、データ書き換えを安定化させることができる。このため、不揮発性メモリの動作信頼性を向上させることができる。
次に、本実施の形態1による不揮発性メモリのメモリセルの構成を図4および図5を用いて説明する。図4は6ビット分のメモリセルMCの平面図、図5は図4のY1−Y1線の断面図である。図4中の符号のYは第1方向でローカルデータ線の延在方向、符号のXは第1方向に直交する第2方向でワード線の延在方向を示している。また、図4では図面を見易くするためにキャップ電極CAPにハッチングを付している。なお、本実施の形態1では、1ビットを構成する2つの浮遊ゲート電極FGは上記第1方向Yおよび上記第2方向Xに沿って対称的に配置した一例を示したが、上記第2方向Xに沿って対称的に配置しても良い。
半導体チップを構成する半導体基板(以下、単に基板という)1Sは、例えばp型(第2導電型)のシリコン(Si)単結晶により形成されている。この基板1Sの主面には分離部TIが配置されている。この分離部TIは、活性領域L(L1,L2,L3,L4,L5)を規定する部分である。ここでは分離部TIが、例えば基板1Sの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるSGI(Shallow Groove Isolation)またはSTI(Shallow Trench Isolation)と称する溝形分離部とされている。
上記基板1Sには、その主面から所望の深さに渡ってn型(第1導電型)の埋込ウエル(第1ウエル)DNWが形成されている。この埋込ウエルDNWには、p型のウエルHPW1,HPW2,HPW3およびn型のウエルHNWが形成されている。p型のウエルHPW1,HPW2,HPW3は、埋込ウエルDNWおよびn型のウエルHNWにより互いに電気的に分離された状態で埋込ウエルDNWに内包されている。
このp型のウエルHPW1,HPW2,HPW3には、例えばホウ素(B)等のようなp型を示す不純物が含有されている。このp型のウエルHPW3の上層一部には、p+型の半導体領域4aが形成されている。p+型の半導体領域4aには、p型のウエルHPW3と同じ不純物が含有されているが、p+型の半導体領域4aの不純物濃度の方が、p型のウエルHPW3の不純物濃度よりも高くなるように設定されている。このp+型の半導体領域4aは、基板1Sの主面上の絶縁層6に形成されたコンタクトホールCT内の導体部7aに電気的に接続されている。
また、絶縁層6は、例えば酸化シリコンなどの層間絶縁膜6bと、窒化シリコンなどの絶縁膜6aとの積層構造からなる。絶縁膜6aは、層間絶縁膜6bにコンタクトホールCTを形成する際のエッチングストッパ膜として機能する。また、この導体部7aが接するp+型の半導体領域4aの表層一部にシリサイド層SLを形成しても良い。
また、上記n型のウエルHNWには、例えばリン(P)またはヒ素(As)等のようなn型を示す不純物が含有されている。このn型のウエルHNWの上層一部には、n+型の半導体領域8aが形成されている。n+型の半導体領域8aには、n型のウエルHNWと同じ不純物が含有されているが、n+型の半導体領域8aの不純物濃度の方が、n型のウエルHNWの不純物濃度よりも高くなるように設定されている。n+型の半導体領域8aは、上記p型のウエルHPW1,HPW2,HPW3に接触しないように、p型のウエルHPW1,HPW2,HPW3から離れている。すなわち、n+型の半導体領域8aとp型のウエルHPW1,HPW2,HPW3との間にはn型の埋込ウエルDNWの一部が介在されている。このようなn+型の半導体領域8aは、上記絶縁層6に形成されたコンタクトホールCT内の導体部7bに電気的に接続されている。この導体部7bが接するn+型の半導体領域8aの表層一部にシリサイド層SLを形成しても良い。
本実施の形態1による不揮発性メモリのメモリセルMCは、浮遊ゲート電極FGと、データ書き込み・消去用の容量部CWEと、データ読み出し用のMIS・FETQRと、容量部Cとを有している。
浮遊ゲート電極FGは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極FGは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態(他の導体と絶縁された状態)で形成されている。また、この浮遊ゲート電極FGは、図4に示すように、互いに隣接する上記p型のウエルHPW1,HPW2,HPW3に平面的に重なるように第1方向Yに沿って延在した状態で形成されている。
この浮遊ゲート電極FGがp型のウエル(第2ウエル)HPW2の活性領域L2に平面的に重なる第1位置には、上記データ書き込み・消去用の容量部CWEが配置されている。データ書き込み・消去用の容量部CWEは、容量電極(第1電極)FGC1と、容量絶縁膜(第1絶縁膜)10dと、p型の半導体領域15,15と、p型のウエルHPW2とを有している。
また、メモリセルMCの領域においては、浮遊ゲート電極FG(FGC1,FGC2,FGR)の上面に保護絶縁膜SRを形成することで、その部分にシリサイド層SLが形成されないようにしている。これは、メモリ素子の浮遊ゲート電極FGは自己整合性のコンタクトを形成するために窒化シリコン膜(絶縁膜6a)で覆われている。この膜はプロセスの低温化のため、プラズマCVD(Chemical Vapor Deposition)法で生成される。本来窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比やプラズマの立ち上がり具合によっては、僅かに伝導性を有することがある。そのような場合、浮遊ゲート電極FGに蓄えられた電荷はこの窒化シリコン膜(絶縁膜6a)を伝わって基板に流出する。このためメモリ素子のデータ保持ができない不具合を起こすことがある。上記の問題を解決すべく、浮遊ゲート電極FGと窒化シリコン膜(絶縁膜6a)との間に、保護絶縁膜SR、例えば酸化シリコン膜を挟む構造としており、浮遊ゲート電極FGから窒化シリコン膜(絶縁膜6a)への電荷の移動を防止している。
また、この保護絶縁膜SRは各浮遊ゲート電極FGのサイドウォールSW端部から、ゲート長方向に延在するように形成されている。これにより、メモリセルMCのシリサイド層SLは保護絶縁膜SRに対して自己整合的に形成されることになる。このように保護絶縁膜SRを形成している理由を、メモリセルMCの容量部Cを例にして説明する。保護絶縁膜SRを形成せずに、シリサイド層SLをサイドウォールSWに対して自己整合的に形成した場合、シリサイド層SLの端部がp+型の半導体領域13bと基板との接合面に近づいてしまう。さらに、p−型の半導体領域13aは接合深さが非常に浅い領域であるので、シリサイド層SLがp−型の半導体領域13aを超えて基板に達してしまう場合もある。すなわち、保護絶縁膜SRが形成されていない場合には、p+型の半導体領域13bの上面に形成されたシリサイド層SLの端部から、p−型の半導体領域13aの下の基板に向かってリーク電流が流れ易い構成となってしまう。従って、本実施の形態1によるメモリセルMCでは、保護絶縁膜SRを形成し、シリサイド層SLをp+型の半導体領域13bから離した構造としているので、リーク電流が流れにくい構造とすることができる。
容量電極FGC1は、上記浮遊ゲート電極FGの一部により形成されており、容量部CWEの上記他方の電極を形成する部分である。容量絶縁膜10dは、例えば酸化シリコンからなり、容量電極FGC1と基板1S(p型のウエルHPW2)との間に形成されている。容量絶縁膜10dの厚さは、例えば7nm以上、20nm以下とされている。ただし、本実施の形態1の容量部CWEでは、データの書き換えにおいて、電子をp型のウエルHPW2から容量絶縁膜10dを介して容量電極FGC1に注入したり、容量電極FGC1の電子を容量絶縁膜10dを介してp型のウエルHPW2に放出したりするので、容量絶縁膜10dの厚さは薄く、具体的には、例えば13.5nm程度の厚さに設定されている。容量絶縁膜10dの厚さを7nm以上とする理由は、それより薄いと容量絶縁膜10dの信頼性を確保できないからである。また、容量絶縁膜10dの厚さを20nm以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
容量部CWEのp型の半導体領域15は、p型のウエルHPW2内において容量電極FGC1を挟み込む位置に容量電極FGC1に対して自己整合的に形成されている。この半導体領域15は、それぞれチャネル側のp−型の半導体領域15aと、その各々に接続されたp+型の半導体領域15bとを有している。このp−型の半導体領域15aおよびp+型の半導体領域15bには、例えばホウ素(B)等のような同一導電型の不純物が含有されているが、p+型の半導体領域15bの不純物濃度の方が、p−型の半導体領域15aの不純物濃度よりも高くなるように設定されている。このp型の半導体領域15は、p型のウエルHPW2と電気的に接続されている。p型の半導体領域15およびp型のウエルHPW2は、容量部CWEの上記一方の電極を形成する部分である。このp型の半導体領域15は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7cに電気的に接続されている。この導体部7cは、上記データ書き込み・消去用のビット線WBLに電気的に接続されている。この導体部7cが接するp+型の半導体領域15bの表層一部にシリサイド層SLを形成しても良い。
また、上記浮遊ゲート電極FGがp型のウエル(第3ウエル)HPW3の活性領域L1に平面的に重なる第2位置には、上記データ読み出し用のMIS・FETQRが配置されている。データ読み出し用のMIS・FETQRは、ゲート電極(第2電極)FGRと、ゲート絶縁膜(第2絶縁膜)10bと、一対のn型の半導体領域12,12とを有している。データ読み出し用のMIS・FETQRのチャネルは、上記ゲート電極FGRと活性領域L1とが平面的に重なる上記p型のウエルHPW3の上層に形成される。
ゲート電極FGRは、上記浮遊ゲート電極FGの一部により形成されている。上記ゲート絶縁膜10bは、例えば酸化シリコンからなり、ゲート電極FGRと基板1S(p型のウエルHPW3)との間に形成されている。ゲート絶縁膜10bの厚さは、例えば13.5nm程度である。上記データ読み出し用のMIS・FETQR一対のn型の半導体領域12,12は、p型のウエルHPW3内においてゲート電極FGRを挟み込む位置にゲート電極FGRに対して自己整合的に形成されている。データ読み出し用のMIS・FETQRの一対のn型の半導体領域12,12は、それぞれチャネル側のn−型の半導体領域12aと、その各々に接続されたn+型の半導体領域12bとを有している。このn−型の半導体領域12aおよびn+型の半導体領域12bには、例えばリン(P)またはヒ素(As)等のような同一導電型の不純物が含有されているが、n+型の半導体領域の不純物濃度12bの方が、n−型の半導体領域12aの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のMIS・FETQRの半導体領域12,12の一方は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7dに電気的に接続されている。この導体部7dは、上記ソース線に電気的に接続されている。この導体部7dが接するn+型の半導体領域12bの表層一部にシリサイド層SLを形成しても良い。一方、データ読み出し用のMIS・FETQRの半導体領域12,12の他方は、上記選択用MIS・FETQSのソース・ドレイン用のn型の半導体領域12の一方と共有とされている。
選択用MIS・FETQSは、ゲート電極FGSと、ゲート絶縁膜10eと、ソース・ドレイン用の一対のn型の半導体領域12,12とを有している。選択用MIS・FETQSのチャネルは、上記ゲート電極FGSと活性領域L1とが平面的に重なる上記p型のウエルHPW3の上層に形成される。
上記ゲート電極FGSは、例えば低抵抗な多結晶シリコンにより形成されている。このゲート電極FGSは、上記絶縁層6に形成されたコンタクトホールCT内の導体部7fに電気的に接続されている。この導体部7fは、上記選択線GSに電気的に接続されている。上記ゲート絶縁膜10eは、例えば酸化シリコンからなり、ゲート電極FGSと基板1S(p型のウエルHPW3)との間に形成されている。このゲート絶縁膜10eの厚さは、例えば13.5nm程度である。選択用MIS・FETQSの一対のn型の半導体領域12,12の構成は、上記データ読み出し用のMIS・FETQRのn型の半導体領域12と同じである。選択用MIS・FETQSの他方のn型の半導体領域12は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7gに電気的に接続されている。この導体部7gには、上記データ読み出し用のビット線RBLに電気的に接続されている。この導体部7gが接するn+型の半導体領域12bの表層一部にシリサイド層SLを形成しても良い。
また、上記浮遊ゲート電極FGが上記p型のウエル(第4ウエル)HPW1に平面的に重なる第3位置には、上記容量部Cが形成されている。この容量部Cは、制御ゲート電極CGWと、容量電極(第3電極)FGC2と、容量絶縁膜(第3絶縁膜)10cと、p型の半導体領域13、p型のウエルHPW1と、キャップ電極CAPとを有している。
容量電極FGC2は、上記制御ゲート電極CGWに対向する浮遊ゲート電極FG部分により形成されており、上記容量部Cの一方の電極を形成する部分である。このようにメモリセルMCのゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルMCと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
また、容量電極FGC2の第2方向Xの長さは、上記データ書き込み・消去用の容量部CWEの容量電極FGC1や上記データ読み出し用のMIS・FETQRのゲート電極FGRの第2方向Xの長さよりも長くなるように形成されている。これにより、容量電極FGCの平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート電極CGWからの電圧供給効率を向上させることが可能となっている。
上記容量絶縁膜10cは、例えば酸化シリコンからなり、容量電極FGC2と基板1S(p型のウエルHPW1)との間に形成されている。容量絶縁膜10cは、上記ゲート絶縁膜10b,10e、容量絶縁膜10dを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば13.5nm程度である。
容量部Cのp型の半導体領域13は、p型のウエルHPW1内において容量電極FGC2を挟み込む位置に容量電極FGC2に対して自己整合的に形成されている。この半導体領域13は、それぞれチャネル側のp−型の半導体領域13aと、その各々に接続されたp+型の半導体領域13bとを有している。このp−型の半導体領域13aおよびp+型の半導体領域13bには、例えばホウ素(B)等のような同一導電型の不純物が含有されているが、p+型の半導体領域13bの不純物濃度の方が、p−型の半導体領域13aの不純物濃度よりも高くなるように設定されている。この半導体領域13は、p型のウエルHPW1と電気的に接続されている。p型の半導体領域13およびp型のウエルHPW1は、容量部Cの制御ゲート電極CGW(上記他方の電極)を形成する部分である。このp型の半導体領域13は、上記絶縁層6に形成されたコンタクトホールCT内の導体部7eに電気的に接続されている。この導体部7eは、第1層目の金属配線からなるキャップ電極CAPに電気的に接続されており、さらにこのキャップ電極CAPは上記制御ゲート配線CGに電気的に接続されている。第1層目の金属配線は、例えばアルミニウム(Al)を主導電材料とする金属からなる。この導体部7eが接するp+型の半導体領域13bの表層一部にシリサイド層SLを形成しても良い。
キャップ電極CAPは、容量部Cの容量電極FGC2の上方に形成され、絶縁層6を介して容量電極FGC2の全面と平面的に重なるように形成されている。このキャップ電極CAPは、容量部Cの容量電極FGC2の上方にのみ形成されており、データ書き込み・消去用容量部CWEおよびデータ読み出し用のMIS・FETQRの上方には形成されていない。また、キャップ電極CAPは第2方向Xに延びるように形成され、第2方向Xに隣接する各々のメモリセルMCの容量部Cの容量電極FGC2の上方に形成されたキャップ電極CAPと繋がっている。ここでは、容量電極FGC2の全面と平面的に重なる位置にキャップ電極CAPを形成したが、容量電極FGC2の一部と平面的に重なる位置にキャップ電極CAPを形成しても良い。
図6にメモリセルMCのカップリング比を説明する模式図を示す。容量部Cの制御ゲート電極CGWと容量部CWEのチャネル(p型のウエルHPW2)との間のデータ書き込みおよびデータ消去動作時のカップリング比αpならびに読み出し時のカップリング比αrは以下のように算出される。
αp=((C1+Cm)+0.5Cr)/((C1+Cm)+C2+Cr)
αr=(C1+Cm)/((C1+Cm)+C2+Cr)
ここで、C1は容量部Cの制御ゲート電極CGW(p型のウエルHPW1)と容量電極FGC2(浮遊ゲートFG)との間の容量、Cmは容量部Cのキャップ電極CAPと容量電極FGC2(浮遊ゲートFG)との間の容量、C2は容量部CWEのp型のウエルHPW2と容量電極FGC1(浮遊ゲートFG)との間の容量、Crはデータ読み出し用のMIS・FETQRのp型のウエルHPW3とゲート電極FGR(第2電極)との間の容量である。
容量部Cにキャップ電極CAPを形成しない場合は、容量部Cのゲート容量Ctは容量C1のみとなる。これに対して、容量部Cにキャップ電極CAPを形成した場合は、キャップ電極CAPと容量電極FGC2との間に容量Cmが発生する。キャップ電極CAPは導体部7eおよびp型の半導体領域13を通じて制御ゲート電極CGWと電気的に接続されているので、キャップ電極CAPを形成することにより、容量部Cのゲート容量Ctは容量C1に容量Cmが並列に加算された値(Ct=C1+Cm)となる。これにより、キャップ電極CAPを形成しない場合よりもカップリング比が高くなり、電位が自動的に昇圧されるので、制御ゲート電極CGWからの電圧供給効率を向上させることが可能となる。
例えばキャップ電極CAPを形成することにより、データ書き込み動作時では容量部CWEにおいてチャネル(p型のウエルHPW2)から容量電極FGC1(浮遊ゲートFG)への電子の注入速度が速くなり、データ消去動作時では容量部CWEにおいて容量電極FGC1(浮遊ゲートFG)からチャネル(p型のウエルHPW2)への電子の引き抜き速度が速くなる。また、データ読み出し動作時ではデータ読み出し用のMIS・FETQRのチャネルに流れるドレイン電流が増加する。
容量部Cの容量電極FGC2とキャップ電極CAPとの間の絶縁層6の厚さは100〜350nmの範囲が望ましい。絶縁層6の厚さが350nmよりも厚くなると、キャップ電極CAPを形成したことによる容量部Cのゲート容量Ctへの容量Cmの追加の効果が得られなくなる。また、絶縁層6の厚さが100nmよりも薄くなると、容量電極FGC2とキャップ電極CAPとの間の絶縁耐圧が確保できなくなり、また外部からの電荷(正電荷)の侵入に起因したリテンション不良が発生し易くなる。
図7にメモリセルMCのデータ書き込み動作時およびデータ消去動作時のしきい値電圧(Vth)とパルス印加時間との関係を説明するグラフ図を示す。図7には、キャップ電極CAPを形成した場合とキャップ電極CAPを形成しない場合のそれぞれの特性を示している。データ書き込み動作時に容量部Cの制御ゲート電極CGWに印加される制御電圧(Vcg)は+9V、容量部CWEのp型のウエルHPW2に印加される電圧(Vpt)は−9Vである。また、データ消去動作時に容量部Cの制御ゲート電極CGWに印加される制御電圧(Vcg)は−9V、容量部CWEのp型のウエルHPW2に印加される電圧(Vpt)は+9Vである。
データ書き込み動作時およびデータ消去動作時ともに、キャップ電極CAPを形成しない場合よりもキャップ電極CAPを形成した場合の方が、短いパルス印加時間で同じしきい値電圧(Vth)が得られている。キャップ電極CAPを形成した場合は、キャップ電極CAPを形成しない場合よりもデータ書き込み速度は約1.5〜2倍程度速く、データ消去速度は約3〜4倍程度速くなる。
図8にキャップ電極CAPに印加される電圧(Vm)をパラメータとしたメモリセルMCのデータ読み出し動作時のデータ読み出し用のMIS・FETQRのチャネルに流れるドレイン電流(Id)と制御電圧(Vcg)との関係を説明するグラフ図を示す。
データ読み出し用のMIS・FETQRのドレイン電流(Id)はキャップ電極CAPに印加される電圧(Vm)が高くなると増加しており、キャップ電極CAPからの電界がデータ読み出し用のMIS・FETQRの読み出し特性にも影響を及ぼしていると考えられる。
次に、本実施の形態1による不揮発性メモリのデータの書き込み動作、データ消去動作およびデータ読み出し動作について説明する。
図9は本実施の形態1による不揮発性メモリのデータ書き込み動作時における選択メモリセルMCsの各部へ印加される電圧の一例を示す図4のY1−Y1線の断面図である。
ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば9V程度の電圧を印加して基板1Sとp型のウエルHPW1,HPW2,HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば9V程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極(p型の半導体領域15およびp型のウエルHPW2)に、例えば−9V程度の負の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7gを通じて選択用MIS・FETQSのゲート電極FGSに、例えば0Vを印加する。また、上記ソース線から導体部7dを通じてデータ読み出し用のMIS・FETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ読み出し用のビット線RBLから導体部7fを通じて、選択用MIS・FETQSの一方のn型の半導体領域12に、例えば0Vを印加する。これにより、選択メモリセルMCsのデータ書き込み・消去用の容量部CWEのp型のウエルHPW2の電子を、チャネル全面のFNトンネル電流により容量絶縁膜10dを通じて容量電極FGC1(浮遊ゲート電極FG)に注入し、データを書き込む。
図10は本実施の形態1による不揮発性メモリのデータ消去動作時における選択メモリセルMCsの各部への印加される電圧の一例を示す図4のY1−Y1線の断面図である。
ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば9V程度の電圧を印加して基板1Sとp型のウエルHPW1,HPW2,HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば−9V程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極(p型の半導体領域15およびp型のウエルHPW2)に、例えば9V程度の正の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7gを通じて選択用MIS・FETQSのゲート電極FGSに、例えば0Vを印加する。また、上記ソース線から導体部7dを通じてデータ読み出し用のMIS・FETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ読み出し用のビット線RBLから導体部7fを通じて、選択用MIS・FETQSの一方のn型の半導体領域12に、例えば0Vを印加する。これにより、選択メモリセルMCsのデータ書き込み・消去用の容量部CWEの容量電極FGC1(浮遊ゲート電極FG)に蓄積された電子を、チャネル全面のFNトンネル電流により容量絶縁膜10dを通じてp型のウエルHPW2に放出し、データを消去する。
図11は本実施の形態1による不揮発性メモリのデータ読み出し動作時における選択メモリセルMCsの各部へ印加される電圧の一例を示す図4のY1−Y1線の断面図である。
ここでは導体部7bを通じてn型のウエルHNWおよびn型の埋込ウエルDNWに、例えば3V程度の電圧を印加して基板1Sとp型のウエルHPW1,HPW2,HPW3との電気的な分離を行う。また、上記制御ゲート配線CGから導体部7eを通じて容量部Cの制御ゲート電極CGWに、例えば3V程度の正の制御電圧を印加する。これにより、データ読み出し用のMIS・FETQRのゲート電極FGRに正の電圧を印加する。また、導体部7aを通じて、p型のウエルHPW3に、例えば0Vを印加する。また、上記選択線GSから導体部7gを通じて選択用MIS・FETQSのゲート電極FGSに、例えば3Vを印加する。また、上記ソース線から導体部7dを通じてデータ読み出し用のMIS・FETQRの一方のn型の半導体領域12に、例えば0Vを印加する。また、データ読み出し用のビット線RBLから導体部7fを通じて、選択用MIS・FETQSの一方のn型の半導体領域12に、例えば1Vを印加する。また、上記データ書き込み・消去用のビット線WBLから導体部7cを通じて容量部CWEの一方の電極(p型の半導体領域15およびp型のウエルHPW2)に、例えば0Vの電圧を印加する。これにより、選択メモリセルMCsのデータ読み出し用のMIS・FETQRをオン条件とし、そのデータ読み出し用のMIS・FETQRのチャネルにドレイン電流が流れるか否かにより、選択メモリセルMCsに記憶されているデータが0/1のいずれなのかを読み出す。
このように、本実施の形態1によれば、容量部Cの容量電極FGC2の上方に、絶縁層6を介して容量電極FGC2の全面と平面的に重なるようにキャップ電極CAPを形成し、このキャップ電極CAPを制御ゲート電極CGWと電気的に接続することにより、容量部Cの面積を増加させることなく容量部Cのゲート容量Ctを容量C1から容量(C1+Cm)へ増加させることができる。これにより、キャップ電極CAPを形成しない場合と比してカップリング比が高くなるので、制御ゲート電極CGWからの電圧供給効率を向上させることが可能となり、データ書き込み速度およびデータ消去速度を向上させることができる。
(実施の形態2)
本実施の形態2では、前述した実施の形態1による不揮発性メモリのメモリセルMCの変形例について説明する。前述した実施の形態1によるメモリセルMCと本実施の形態2によるメモリセルMC2とが相違する点はキャップ電極の構造であり、他の部分の構造は前述した実施の形態1によるメモリセルMCとほぼ同じである。よって、ここでは、キャップ電極以外の上記他の部分の構造の説明は省略する。
図12は本実施の形態2による半導体装置における不揮発性メモリのメモリセルMC2の一例の平面図、図13は図12のキャップ電極CAP2の平面図、図14は図12のY2−Y2線の断面図である。なお、図12では図面を見易くするためにキャップ電極CAP2にハッチングを付しており、また、図13では浮遊ゲート電極FGを一点破線で示している。
前述した実施の形態1においては、容量電極FGC2の全面を覆うように、キャップ電極CAPを容量電極FGC2の全面と平面的に重なる位置に形成している。例えば絶縁層6上にアルミニウム(Al)を主導電材料とする金属膜を堆積した後、この金属膜をフォトリソグラフィ法およびドライエッチング法を用いて加工して、面パターンのキャップ電極CAPを形成している。
これに対して、本実施の形態2においては、第1層目の金属配線をダマシン配線により形成している。ダマシン配線では、配線幅を広くとるとディッシングと呼ばれる配線断面が皿状に窪む現象が生じることから、キャップ電極CAP2を前述した実施の形態1に示したような面積の広い面パターンで形成することができない。そのため、キャップ電極CAP2をダマシン配線により形成される複数の線パターンにより構成している。キャップ電極CAP2の第1方向Yに沿って配置される線パターンのライン・アンド・スペース(Ly/Sy)として、例えば0.2μm/0.2μm程度を例示することができる。また、キャップ電極CAP2の第2方向Xに沿って配置される線パターンのライン・アンド・スペース(Lx/Sx)として、例えば0.3μm/2.1μm程度を例示することができる。
次に、上記キャップ電極CAP2の形成方法の一例を説明する。図14に示すように、まず、絶縁層6上に第1厚さのストッパ絶縁層20aおよび第2厚さの配線形成用の絶縁層20bを順次形成する。ストッパ絶縁層20aは絶縁層20bへの溝加工の際にエッチングストッパとなる膜であり、絶縁層20bに対してエッチング選択比を有する材料を用いる。ストッパ絶縁層20aは、例えばプラズマCVD法により形成される窒化シリコンからなり、絶縁層20bは、例えばプラズマCVD法により形成される酸化シリコンからなる。
次に、フォトリソグラフィ法によりレジストパターンを形成し、このレジストパターンをマスクとしたドライエッチング法によってストッパ絶縁層20aおよび絶縁層20bの所定の領域に配線溝21を形成した後、基板1Sの主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン(TiN)、タンタル(Ta)または窒化タンタル(TaN)などからなる。続いてこのバリアメタル膜上にCVD法またはスパッタリング法により銅(Cu)のシード層を形成し、さらにシード層上に電解メッキ法により銅メッキ膜を形成する。銅メッキ膜により配線溝21の内部を埋め込む。続いて配線溝21以外の領域の銅メッキ膜、シード層およびバリアメタル膜をCMP法により除去して、銅(Cu)を主導電材料とするキャップ電極CAP2(第1層目の金属配線)を形成する。
このように、第1層目の金属配線をダマシン配線により形成した場合でも、ダマシン配線からなる複数の線パターンによってキャップ電極CAP2を形成することができる。このキャップ電極CAP2を制御ゲート電極CGWと電気的に接続することにより、前述した実施の形態1と同様に、容量部Cの面積を増加させることなく容量部Cのゲート容量Ctを容量C1から容量(C1+Cm)へ増加させることができる。これにより、前述した実施の形態1と同様の効果を得ることができる。
(実施の形態3)
本実施の形態3では、前述した実施の形態1による不揮発性メモリのメモリセルMCの他の変形例について説明する。
図15は本実施の形態3による半導体装置における不揮発性メモリのメモリセルMC3の一例の平面図、図16は図15のY3−Y3線の断面図である。なお、図15では図面を見易くするためにキャップ電極CAPにハッチングを付している。
本実施の形態3においては、データ書き込み・消去用の容量部CWEに、p型の半導体領域15とn型の半導体領域30との異なる導電型の半導体領域が形成されている。すなわち、データ書き込み・消去用の容量部CWEにおいては、容量電極FGC1の左右の半導体領域の導電型が非対称になっている。
n型の半導体領域30は、互いに電気的に接続されたn−型の半導体領域30aとn+型の半導体領域30bとを有している。n−型の半導体領域30aは、容量電極FGC1の一方の端部辺りから基板1Sの主面に沿ってサイドウォールSWの幅分程度延びて終端している。n+型の半導体領域30bは、上記n−型の半導体領域30aの終端で一部重なり、その重なり位置から基板1Sの主面に沿って所望の長さ分だけ延びて分離部TIで終端している。
このn−型の半導体領域30aおよびn+型の半導体領域30bには、例えばリン(P)またはヒ素(As)等のような同一導電型の不純物が含有されているが、n+型の半導体領域30bの不純物濃度の方が、n−型の半導体領域30aよりも不純物濃度が高くなっている。
本実施の形態3では、上記n型の半導体領域30が、図15に示すように、互いに隣接する2つの浮遊ゲート電極FGの隣接間に形成されている。すなわち、n型の半導体領域30は、2つのデータ書き込み・消去用の容量部CWEの共有領域になっている。
また、本実施の形態3においては、容量部Cに、p型の半導体領域13とn型の半導体領域31との異なる導電型の半導体領域が形成されている。すなわち、容量部Cにおいては、容量電極FGC2の左右の半導体領域の導電型が非対称になっている。
n型の半導体領域31は、互いに電気的に接続されたn−型の半導体領域31aとn+型の半導体領域31bとを有している。n−型の半導体領域31aは、容量電極FGC2の一方の端部辺りから基板1Sの主面に沿ってサイドウォールSWの幅分程度延びて終端している。n+型の半導体領域31bは、上記n−型の半導体領域31aの終端で一部重なり、その重なり位置から基板1Sの主面に沿って所望の長さ分だけ延びて分離部TIで終端している。
このn−型の半導体領域31aおよびn+型の半導体領域31bには、例えばリン(P)またはヒ素(As)等のような同一導電型の不純物が含有されているが、n+型の半導体領域31bの不純物濃度の方が、n−型の半導体領域31aよりも不純物濃度が高くなっている。
本実施の形態3では、上記n型の半導体領域31が、図15に示すように、互いに隣接する2つの浮遊ゲート電極FGの隣接間に形成されている。すなわち、n型の半導体領域31は、2つの容量部Cの共有領域になっている。
上記したn−型の半導体領域30a,31aは、上記データ読み出し用のMIS・FETQRおよび選択用MIS・FETQSのn−型の半導体領域12aの形成工程時に同時に形成されている。また、上記したn+型の半導体領域30b,31bは、上記データ読み出し用のMIS・FETQRおよび選択用MIS・FETQSのn+型の半導体領域12bの形成工程時に同時に形成されている。
このように、データ書き込み・消去用の容量部CWEおよび容量部Cに、p+型の半導体領域15b,13bおよびn+型の半導体領域30b,31bの両方を設けたことにより、データ書き込み・消去用の容量部CWEではn+型の半導体領域30bが電荷注入時の電子の供給源として作用し、容量部Cではn+型の半導体領域31bが反転層への電子の供給源として作用するので、データの書き込み速度および消去速度を向上させることができる。なお、このメモリセルMC3の詳細な構成および効果については、例えば特開2007−110073号公報に詳細に記載されているので、ここでの説明は省略する。
次に、上記n型の半導体領域30,31の形成方法の一例を図17〜図19により説明する。
図17は本実施の形態3による半導体装置の不揮発性メモリにおけるメモリセルMC3にn型の半導体領域30,31およびp型の半導体領域13,15形成する際のマスクを示したメモリセルMC3の平面図を示している。
図17に示す開口部NA,NBは、本実施の形態3による半導体装置の製造工程中において基板1S(この段階ではウエハと称する平面円形状の半導体薄板)の主面上に堆積された第1レジスト膜(マスク)に形成された平面四角形状の開口部である。この開口部NA,NBは、それぞれ上記n型の半導体領域30,31を形成するためのn型不純物の導入領域になる。
また、2つの開口部PAおよび2つの開口部PBは、本実施の形態3による半導体装置の製造工程中において基板1S(この段階では上記ウエハ)の主面上に堆積された第2レジスト膜(マスク)に形成された平面四角形状の開口部である。この開口部PA,PBは、それぞれ上記p型の半導体領域15,13を形成するためのp型不純物の導入領域になる。
なお、上記第1レジスト膜および上記第2レジスト膜はそれぞれ別々に塗布された別々のレジスト膜であるが、ここでは開口部NA,NB,PA,PBの相対的な平面位置関係を示すため同一の図に示した。
上記データ書き込み・消去用の容量部CWEに配置される上記開口部NAは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC1(浮遊ゲート電極FG)の一部に重なった状態で、互いに隣接する2つの容量電極FGC1(浮遊ゲート電極FG)の間に配置されている。
この開口部NAは、互いに隣接する2つの容量電極FGC1の間の活性領域L2部分を内包するように配置されている。開口部NAの第2方向Xの長さは、互いに隣接する2つの容量電極FGC1のうち、一方の容量電極FGC1の第2方向X(短方向)の中央から他方の容量電極FGC1の第2方向X(短方向)の中央まで延在している。また、開口部NAの第1方向Yの長さは、p型のウエルHPW2の第1方向Yの長さとほぼ一致する程度となっている。
このため、開口部NAからは、互いに隣接する容量電極FGC1の間の活性領域L2部分の全体と、2つの容量電極FGC1の各々の第2方向X(短方向)の半分の部分とが露出される。
一方、上記データ書き込み・消去用の容量部CWEに配置される上記2つの開口部PAの各々は、その第2方向Xの一端部が、互いに隣接する2つの容量電極FGC1(浮遊ゲート電極FG)の各々の一部に重なるように配置されている。この2つの開口部PAの各々の第2方向Xの一端は、互いに隣接する2つの容量電極FGC1の各々の第2方向X(短方向)の中央で終端している。このため、2つの開口部PAの各々からは、p型の半導体領域15の形成領域(活性領域L2)の他、2つの容量電極FGC1の各々の第2方向X(短方向)の半分の部分が露出される。
このため、互いに隣接する2つの容量電極FGC1の各々には、開口部NAからのn型不純物の導入により形成されるn型の半導体領域と、開口部PAからのp型不純物の導入により形成されるp型の半導体領域とが第2方向X(短方向)に沿って半分ずつ並んで形成されている。
ただし、この容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面(境界面)が、浮遊ゲート電極FGの長手方向(第1方向Y)に対して交差することのないように形成されている。すなわち、この容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面は、浮遊ゲート電極FGの長手方向(第1方向Y)に対して沿うように配置される。
これは、仮に容量電極FGC1のn型の半導体領域と、p型の半導体領域との接合面が、浮遊ゲート電極FGの長手方向(第1方向Y)に対して交差するように形成されると、そのpn接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。
ここで、浮遊ゲート電極FGの上面にシリサイド層が形成されている場合は、容量電極FGC1の長手方向に対して交差するように上記pn接合面が形成されていたとしてもシリサイド層を通じて電位の供給ができる。これに対して、本実施の形態3の場合、上記のように浮遊ゲート電極FGの上面にシリサイド層が形成されていないので、上記pn接合面が容量電極FGC1の長手方向に対して交差するように形成されていると、上記電位の伝達の劣化が生じ易い。従って、本実施の形態3の場合は、特に容量電極FGC1に形成される上記pn接合面が容量電極FGC1の長手方向に交差しないように配置することが好ましい。なお、浮遊ゲート電極FGは、上記開口部NA,PAからの不純物導入工程前は、n+型の多結晶シリコンにより形成されている。
上記容量部Cに配置される上記開口部NBは、その第2方向Xの両端部が、互いに隣接する2つの容量電極FGC2(浮遊ゲート電極FG)の一部に重なった状態で、互いに隣接する2つの容量電極FGC2(浮遊ゲート電極FG)の間に配置されている。
この開口部NBは、互いに隣接する2つの容量電極FGC2の間の活性領域L3部分を内包するように配置されている。開口部NBの第2方向Xの長さは、互いに隣接する2つの容量電極FGC2のうち、一方の容量電極FGC2の第2方向X(短方向)の中央から他方の容量電極FGC2の第2方向X(短方向)の中央まで延在していることである。また、開口部NBの第1方向Yの長さは、p型のウエルHPW1の第1方向Yの長さとほぼ一致する程度となっている。
このため、開口部NBからは、互いに隣接する容量電極FGC2の間の活性領域L3部分の全体と、2つの容量電極FGC2の各々の第2方向X(短方向)の半分の部分とが露出される。ここでは、浮遊ゲート電極FGのネック部分FA(くびれ部分、浮遊ゲート電極FGの幅広の部分(容量電極FGC2)と、幅の狭い部分との境界部分)も開口部NBから露出される。
一方、上記容量部Cに配置される上記2つの開口部PBの各々は、その第2方向Xの一端部が、互いに隣接する2つの容量電極FGC2(浮遊ゲート電極FG)の各々の一部に重なるように配置されている。2つの開口部PBの各々からは、p型の半導体領域13の形成領域(活性領域L3)の他、2つの容量電極FGC2の各々の第2方向X(短方向)の一部分が露出される。
このため、互いに隣接する2つの容量電極FGC2の各々には、開口部NBからのn型不純物の導入により形成されるn型の半導体領域と、開口部PBからのp型不純物の導入により形成されるp型の半導体領域とが第2方向X(短方向)に沿って隣接した状態で並んで形成されている。なお、この容量電極FGC2のn型の半導体領域とp型の半導体領域との接合面は、浮遊ゲート電極FGの長手方向(第2方向Y)に対して沿うように容量電極FGC2に形成される。
ただし、本実施の形態3においては、浮遊ゲート電極FGの上記ネック部分FAにn型の半導体領域とp型の半導体領域との接合面(境界面)が形成されないようにしている。このため、開口部NBは、その長辺(浮遊ゲート電極FGの長手方向に交差する第2方向Xに沿う辺)が浮遊ゲート電極FGの幅の細いところで横切るように形成される。
これは、仮に浮遊ゲート電極FGのネック部分FAにおいて、n型の半導体領域とp型の半導体領域との接合面が、浮遊ゲート電極FGの長手方向(第1方向Y)に対して交差するように形成されてしまうと、そのpn接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。
図18は本実施の形態3による半導体装置の不揮発性メモリにおけるメモリセルMC3のデータ書き込み・消去用の容量部CWEの第2方向Xに沿った要部断面図、図19は本実施の形態3による半導体装置の不揮発性メモリにおけるメモリセルMC3の容量部Cの第2方向Xに沿った要部断面図である。
図18および図19に示すように、容量部CWE,Cの容量電極FGC1,FGC2の各々には、n+型の半導体領域40a,40bとp+型の半導体領域41a,41bとが第2方向Xに沿って半分ずつ並んで形成されている。なお、浮遊ゲート電極FGにおいて、容量部CWE,C以外の部分はn+型となっている。
このような構成にした理由は、容量電極FGC1,FGC2の導電型が単一であると、p型のウエルHPW1,HPW2に印加される電圧によって、容量電極FGC1,FGC2の下部全面が空乏化してしまう場合が生じるからである。例えば容量電極FGC1,FGC2の全体がn+型の場合、p型のウエルHPW1,HPW2に正の電圧が印加される場合は良いが、p型のウエルHPW1,HPW2に負の電圧が印加されると、容量電極FGC1,FGC2の下部(容量絶縁膜10c,10dに接する部分側)全体に空乏層が形成されてしまう。この結果、実効的なカップリング容量が低下するので、容量電極FGC1,FGC2(浮遊ゲート電極FG)の電位の制御効率が低下する。従って、データの書き込み速度および消去速度が遅くなる。また、データ書き込み速度および消去速度にバラツキが生じる。
これに対して、本実施の形態3によれば、容量電極FGC1,FGC2にp型とn型との両方の導電型の半導体領域を形成したことにより、p型のウエルHPW1,HPW2に正負いずれの電圧が印加されても、容量電極FGC1,FGC2の下部の半分のいずれか一方は空乏化されずに済む。これにより、実効的なカップリング容量を増大させることができるので、容量電極FGC1,FGC2(浮遊ゲート電極FG)の電位を効率的にコントロールすることができる。従って、データの書き込み速度および消去速度を向上させることができる。また、データ書き込み速度および消去速度のバラツキも低減できる。
なお、このメモリセルMC3のデータ書き込み動作および消去動作については、例えば特開2007−110073号公報に詳細に記載されているので、ここでの説明は省略する。
本実施の形態3においても、前述した実施の形態1と同様に、容量部Cにおいてキャップ電極CAPが形成されている。すなわち、容量部Cの制御ゲート電極CGW(上記他方の電極)を形成する部分であるp型の半導体領域13およびp型のウエルHPW1は、絶縁層6に形成されたコンタクトホールCT内の導体部7eに電気的に接続されており、さらにこの導体部7eは、第1層目の金属配線からなるキャップ電極CAPに電気的に接続されている。これにより、キャップ電極CAPを形成しない場合よりもカップリング比が高くなり、電位が自動的に昇圧されるので、制御ゲート電極CGWの電圧供給効率を向上させることが可能となる。
なお、本実施の形態3では、キャップ電極CAPは、容量電極FGC2の全面と平面的に重なる面パターンであり、キャップ電極CAPを容量電極FGC2と平面的に重なる位置に形成している。しかし、前述した実施の形態2において説明したように、キャップ電極CAPをダマシン配線により形成した線パターンで構成することもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者らによってなされた発明をその背景となった利用分野である半導体装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンにも適用できる。この場合、マイクロマシンが形成された半導体基板に上記不揮発性メモリを形成することでマイクロマシンの簡単な情報を記憶することができる。